DE3214566A1

DE3214566A1 - Integrierte halbleiteranordnung

Info

Publication number: DE3214566A1
Application number: DE19823214566
Authority: DE
Inventors: Tadahiko Hamamatsu Shizuoka Hotta; Terumoto Nonaka
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1981-04-21
Filing date: 1982-04-20
Publication date: 1983-01-27
Also published as: JPS57173978A; US4807011A

Description

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Integrierte Halbleiteranordnung

Die Erfindung betrifft eine integrierte Halbleiteranordnung auf einem gemeinsamen Halbleitersubstrat, wobei eine Vielzahl von Transistoren Verwendung finden, von denen zumindest einer für eine funktioneile Hardwareschaltung und zumindest ein weiterer für eine periphere Schaltung, z. B. eine Interfaceschaltung zum Anschließen externer Geräte benutzt werden.

Es ist bekannt, integrierte Halbleiteranordnungen für eine Vielzahl elektronischer Einrichtungen zu benutzen, wobei die Tendenz zu immer größeren Packungsdichten und zur Verwirklichung größerer Schaltungen besteht. Entsprechend dieser Entwicklung werden rasche Fortschritte bei der Fabrikation solcher integrierter Halbleiteranordnungen und insbesondere bei Großschaltkreisen gemacht, für welche hohe Grenzfrequenzen und große Kapazitäten von Funktionsschaltungen, z. B. logischen Schaltungen, Steuerschaltungen oder Speicherschaltungen angestrebt werden. Es ist jedoch bisher schwierig, derartige integrierte Anordnungen aufzubauen, bei denen die funktioneile Hardwareschaltung, z. B. logische Schaltungen, mit hoher Grenzfrequenz oder Umschaltfrequenz arbeiten, wobei jedoch die Halbleiteranordnung auch peripherieschaltungen umfaßt, die mit den Hardwareschaltungen zusammenarbeiten

KY 8 P - 2472 und für

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und für den Anschluß externer Geräte dienen. So kann z. B. eine derartige Großschaltung für einen Rechner eine Vielzahl von Logikschaltungen und Speicherschaltungen umfassen, die eine möglichst hohe Betriebsfrequenz bzw. Grenzfrequenz bei niederer Durchbruchspannung haben sollen, wogegen die Peripherieschaltung bzw. die sog. Interfaceschaltung davon abweichende Charakteristiken, z. B. eine wesentlich höhere Durchbruchspannung aufweisen soll. Für den Fall, daß für diese beiden Schaltungsarten die integrierte Halbleiteranordnung mit bipolaren Transistoren verwirklicht wird, ergeben sich widerstreitende charakteristische Betriebseigenschaften, und zwar bezüglich der hohen Betriebsfrequenz einerseits und der Anforderung an die Interfaceschaltung andererseits. Aus diesem Grund muß bei der Verwirklichung der integrierten Halbleiteranordnung mit bipolaren Transistoren einer der beiden Aspekte geopfert werden. Um die Anforderung einer hohen Grenzfrequenz zu erfüllen, ist es notwendig, daß der hierfür ausgewählte bipolare Transistor eine verhältnismäßig geringe Basisbreite hat, da die Frequenzcharakteristik des bipolaren Transistors hauptsächlich von der Breite des Basisbereiches abhängt. Obwohl ein bipolarer Transistor mit verhältnismäßig schmaler Basis die Grenzfrequenzanforderungen für die Hardewareschaltung erfüllt, ergibt sich für den gleichzeitig hergestellten Transistor der Peripherieschaltung wogen der geringen Basisbreite ein sog. Durchgriffseffekt (punch-through-Effekt), aufgrund dessen die Durchbruchsspannung verringert wird. Für die funktionelle Hardwareschaltung kann die Durchbruchsspannung niedrig sein, da in der Regel mit geringen Betriebsspannungen gearbeitet wird. Im Gegensatz dazu sind die Betriebsspannungen für die Peripherieschaltung in der Regel höher, so daß eine höhere Durchbruchsspannung für den bipolaren Transistor

KY 8 P - 24 72 der Peripherieschaltung

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der Peripherieschaltung benötigt wird. Aus dieser Erläuterung ergibt sich die Schwierigkeit für einen Kompromiß.

In der praktischen Verwirklichung einer integrierten Halbleiteranordnung mit einer funktioneilen Hardwareschaltung und einer Peripherieschaltung ist es daher notwendig, den Aufbau derart auszulegen, daß die Durchbruchsspannung größer als die Betriebsspannung ist, welche für die Peripherieschaltung benötigt wird. Daraus ergibt sich zwangsläufig eine Verringerung der Grenzfrequenz für die Hardwareschaltung. Bei Halbleiteranordnungen, wie sie für eine Schottky-Transistorlogik (STL), eine integrierte Schottky-Logik (ISL) und eine integrierte Injektionslogik (IIL) zur Verwirklichung von Logikschaltungen bei integrierten Halbleiteranordnungen verwendet werden, liegt die Spannungsversorgung üblicherweise in der Größenordnung 1 bis 2 Volt für die Hardwareschaltung, wogegen im Gegensatz dazu die Spannungsversorgung für die Peripherieschaltung in der Größenordnung von etwa 5 Volt liegt. Für den Entwurf einer Peripherieschaltung mit einer Durchbruchsspannung von etwa 5 Volt ist erforderlich, daß die bipolaren Transistoren eine Durchbruchsspannung von etwa 6 bis 7 Volt haben. Aus diesem Grund kann für die gleichzeitig mit den bipolaren Transistoren der Peripherieschaltung hergestellten bipolaren Transistoren der Hardwareschaltung keine zufriedenstellende Betriebsgeschwindigkeit mehr erwartet werden.

Um derartige Halbleiteranordnungen bisher mit zufriedenstellenden Eigenschaften herstellen zu können, bot sich eine Fabrikation in separaten Schritten für die Hardwareschaltung und die Peripherieschaltung an. Dadurch wird die Herstellung der Halbleiteranordnung äußerst kompliziert und zeitaufwendig, was wegen der damit verbundenen

KY 8 P - 2 472 geringeren Produktionsausbeute

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geringeren Produktionsausbeute auch eine wesentliche Vergrößerung der Herstellungskosten mit sich brachte. Dies ist insbesondere für die Herstellung mit bipolaren Transistoren der Fall. Bipolare Transistoren werden mit Hilfe einer sogenannten Planartechnik hergestellt, wobei die Basisbreite durch zwei selektive Diffusionsschritte festgelegt ist, mit welchen der Basisbereich einerseits und der Emitterbereich andererseits eindiffundiert wird. Durch diese zwei Diffusionsschritte wird das Herstellungsverfahren noch komplizierter.

Der Erfindung liegt deshalb die Aufgabe zugrunde, Maßnahmen zu schaffen, um eine integrierte Halbleiteranordnung mit funktionellen Hardwareschaltungen und Peripherieschaltungen derart aufzubauen, daß sie in einem einfachen Herstellungsverfahren die Ausbildung der Hardwareschaltung mit einer hohen Grenzfrequenz und einer entsprechend niedrigeren Durchbruchsspannung und die Peripherieschaltung mit einer wesentlich höheren Durchbruchsspannung möglich macht.

Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Weitere Ausgestaltungen der Erfindung sind Gegenstand von weiteren Ansprüchen.

Die Erfindung mit ihren Vorteilen und Merkmalen wird anhand eines auf die Zeichnung bezugnehmenden Ausführungsbeispiels näher erläutert. Es zeigen

Fig. 1 den prinzipiellen Aufbau eines statischen Induktionstransistors ,

Fig. 2 ein Diagramm der elektrischen Potentialverteilung in der Kanalstrecke zwischen dem Source- und

KY 3 P - 2472 dem Drainbereich,

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dem Drainbereich, wenn in der Kanalstrecke eine Potentialsperre ausgebildet ist,

Fig. 3 eine schematische Darstellung eines vereinfachten integrierten Halbleiteraufbaus gemäß der Erfindung,

Fig. 4 ein Diagramm, aus welchem die Beziehung zwischen der Kanalbreite und der Durchbruchsspannung hervorgeht, welche zwischen dem Source- und Drainbereich des statischen Induktionstransistors wirkt,

Der integrierte Halbleiteraufbau gemäß der Erfindung charakterisiert die Verwendung einer Vielzahl von vertikal ausgebildeten statischen Induktionstransistoren in der Oberfläche eines Halbleitersubstrats und ferner die Ausgestaltung derartiger Transistoren mit unterschiedlich dimensionierten Kanalstrecken, d. h. mit Kanalstrecken, die unterschiedlich breit sind.

Vor der Beschreibung der Erfindung wird ein statischer Induktionstransistor zur Verbesserung des Verständnisses der Erfindung näher erläutert. Der grundsätzliche Aufbau eines solchen Transistors geht aus Fig. 1 hervor. Aus der Darstellung kann man entnehmen, daß der Aufbau Ähnlichkeit mit dem Aufbau eines sog. Feldeffekttransistors hat. Für die nachfolgende Beschreibung wird der statische Induktionstransistor mit SIT und der Feldeffektitransistor mit FET abgekürzt. Ein SIT umfaßt einen n⁺-leitenden Sourcebereich 1, einen η -leitenden Drainbereich 2, einen ρ -leitenden Gatebereich 3 und eine η -leitende Kanal-Strecke 4. Die mit 5, 6 und 7 gekennzeichneten Bereiche stellen ohmische Kontaktelektroden für den Source-Drain- und Gatebereich dar. Ein SIT unterscheidet sich von einem

KY 8 P - 2472 FET sowohl

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FET sowohl bezüglich der Größe als auch der Störstellenkonzentration der einzelnen Bereiche, wobei insbesondere die Störstellenkonzentration der η -leitenden Kanalstrecke 4 wesentlich geringer als bei einem FET ist. Für die Wirkungsweise des SIT ergibt sich, daß die η -leitende Kanalstrecke 4 verarmt und einen Raumladungsbereich präsentiert, selbst wenn die an den η -leitenden Source-Bereich 1 und\ den ρ -leitenden Gatebereich 3 angeregte Sperrspannung klein ist und selbst wenn sich das Wachstum der Verarmungsschicht nur durch das aufgrund eines Übergangs erzeugte eingebaute Potential ergibt. Die Kanalbreite kann in derselben Weise wie bei einem FET mit d bezeichnet werden. ^:Es ist jedoch nicht angebracht, die Vorstellung der Kanallänge, welche die I/V-Charakteristik eines FET beeinflußt, in derselben Weise für einen FET anzuwenden. Wie bereits erwähnt wird das Potential in der Kanalstrecke, d. h. der Raumladungsbereich eines SIT durch die Vorspannung bestimmt, welche am Gatebereich wirksam ist, wodurch nämlich der Ladungsfluß von dem Sourcebereich zum Drainbereich gesteuert wird. Dementsprechend verarmt die Kanalstrecke völlig und präsentiert einen Raumladungsbereich, indem die Kanalstrecke hochohmig gemacht wird, entweder durch eine Verringerung der Kanalbreite oder durch eina Herabsetzung der Störstellenkonzentration in der Kanalstrecke auf ein niederes Niveau oder schließlich durch Vergrößern der Sperrspannung, welche an den Gatebereich angelegt wird. Diese Potentialverteilung in der zugeordneten Kanalstrecke zwischen Source- und Drainbereich ist in Fig. 2 graphisch dargestellt. Dadurch wird der Fluß der Ladungsträger vom Sourcebereich zum Darinbereich mit Hilfe einer Potentialsperre blockiert, welche sich in der Kanalstrecke ausbildet. Diese Potentialverteilung kann mit Hilfe des statischen Induktionseffektes verändert werden,

KY 8 P - 2472 der sich

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der sich durch die Spannung ergibt, welche an den Gatebereich und/oder Drainbereich angelegt wird. Die I/V-Charakteristik eines solchen SIT zeigt, daß man grundsätzlich eine Dreipolröhren-Charakteristik mit im wesentlichen keiner Stromsättigung erhält. Ein solcher SIT hat eine überragende Hochstromcharakteristik und eine hohe Grenzfrequenz und ist dementsprechend mit geringer Energie bei geringem Rauschen einsetzbar und besonders für die Miniaturisierung geeignet. Dies ergibt sich aufgrund der nachfolgenden Bedingungen:

Die Kanalstrecke, d. h. die Länge des Teiles in der Kanalstrecke unterhalb der Gate-Elektrode ist kurz. Das Kanalpotential kann mit Hilfe des statischen Induktionseffektes gesteuert werden.

Die Abmessung der Gateelektrode und weiterer Elektroden kann wesentlich verringert werden.

Und schließlich kann die übergangs-Kapazität nieder angesetzt werden aufgrund der geringen Störstellenkonzentration in der Kanalstrecke.

Der in Fig. 1 dargestellte SIT mit einer n-leitenden Kanalstrecke ist durch die Ausgestaltung von Zonenübergängen hergestellt, jedoch ist es auch möglich, einen SIT in der Art eines MOS-Gatetyps und auch mit einer p-leitenden Kanalstrecke herzustellen.

Es sei bemerkt, daß die Potentialverteilung gemäß Fig. nicht nur für einen SIT gilt, sondern auch für einen bipolaren Transistor, bei welchem der Basisbereich durchlöchert ist. Aufgrund dieser Tatsache kann man einen SIT auch im Extremfall als einen bipolaren Transistor betrachten, dessen Basis sehr dünn ist, um den Zustand einer solchen Durchlöcherung (punching-through condition) anzunähern.

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In die zwischen dem Source- und dem Drainbereich gemäß Fig. 1 verlaufende η -leitende Kanalstrecke wird eine . p-leitende Schicht unter Berücksichtigung der Störstellenkonzentration und der Dicke der Schicht derart eingefügt/ daß sie einen Raumladungsbereich präsentiert, wobei die Schicht einem durchlöcherten Basisbereich eines bipolaren Transistors entspricht. Eine Anordnung, welche auf diese^ Weise einem bipolaren Transistoraufbau ähnelt,, kann al.s zur Familie der SIT gehörig betrachtet werden.

Der Grund für die Verwendung der Bezeichnung vertikal in Verbindung mit^:dem in Fig. 1 dargestellten SIT, wj,e er in die integrierte Schaltung inkorporiert ist, ergibt sich aus der grundsätzlich .vertikal verlaufenden Richtung des Ladungsträgerflusses zwischen dem Sourcebereich und dem Drainbereich. Dieser vertikal verlaufende Ladungsträgerfluß ist jedoch nicht charakteristisch für einen SIT.

Die Erfindung wird nachfolgend anhand einer bevorzugten Ausführungsform gemäß Fig. 3 beschrieben. Diese Darstellung zeigt einen Vertikalschnitt durch einen integrierten Halbleiteraufbau. Dabei kennzeichnet Q1 einen vertikalen SIT, wie er in einer Hardwareschaltung, ζ. Β. zur Verwirklichung einer logischen Verknüpfung benutzt wird. Mit der Bezeichnung Q2 ist ein vertikaler SIT gekennzeichnet, der für eine Peripherieschaltung, z. B. eine Interfaceschaltung Verwendung findet. Der fundamentale Unterschied zwischen diesen beiden SIT Q1 und Q2 besteht in der Dimensionierung der Kanalstrecke, d. h. in der Breite der Kanalstrecke. Dabei ist die Breite d1 der Kanalstrecke des SIT Q1 größer als die des SIT Q2, d. h. d1 >d2.

KY 8 P - 2472 Nachfolgend wird,

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Nachfolgend wird eine Erläuterung zum Halbleiteraufbau zu der Störstellenkonzentration in den einzelnen Bereichen und zum Herstellungsverfahren dieser SIT gegeben. Auf der Oberfläche des Halbleitersubstrats 10, welches z. B. aus einem p-leitenden Silicium besteht, werden η -leitende, vergrabene Schichten 12 und 14 mit Hilfe bekannter selektiver Diffusionsverfahren ausgebildet, welche eine Störstellenkonzentration in der Größenordnung von etwa 1 χ 10 bis 1 χ 10 Störstellen/m³ enthalten. Anschliessend wird mit Hilfe einer Epitaxialtechnik eine η -leitende Schicht 2 0 mit einer Störstellenkonzentration von

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etwa 1 χ 10 bis 1x10 Störstellen/m³ aufgebracht, welche eine Dicke von etwa 1 bis 3 um hat. Mit Hilfe einer selektiven Diffusion wird in die η -leitende Schicht 20 in begrenzten Bereichen 16 eine ρ -Dotierung eingebracht, um zwei elektrisch isolierte η -leitende Inselbereiche 18 und 20 auszubilden. Die begrenzten Bereiche 16 können auch, um die isolierende Struktur aufzubauen, in Form von keilförmigen Vertiefungen ausgebildet sein, um denselben Zweck zu erreichen. Anstelle dieser keilförmigen Vertiefungen können auch Bereiche aus SiO„ oder einem polycrystalinen Silicium für denselben Zweck vorgesehen werden.

In den η -leitenden Inselbereichen 18 und 20 sind hochohmige p-leitende Bereiche 22 und 24 ausgebildet, um die Ausbildung einer Sperrschicht bzw. Verarmungsschicht über die Breite der Kanalstrecke zu erleichtern, so daß die Kanalstrecke leichter einen Pinch-Off-Zustand zeigt. Diese hochohmischen Bereiche 22 und 24 können durch Implantation von p-leitenden Störstellen in bekannter Weise ausgebildet werden. Durch Steuerung der Dosis der implantierten Störstellen ist es möglich, eine Störstellenkonzentration in den hochohmischen p-leitenden Bereichen

KY 8 P - 2472 zwischen etwa .

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zwischen etwa 1 χ 10 bis 1 χ 10 Störstellen/m³ aus-^ zubilden. Selbstverständlich kann auf derartige hochohmische Bereiche 22 und 24 je nach dem Anwendungsfall· auch verzichtet werden.

In den η -leitenden Inselbereichen 18 und 20 werden' gleichzeitig mit Hilfe einer selektiven Diffusion"ρ -leitende -Gatebereiche 26 und 28 ausgebildet, welche eine Stör-

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Stellenkonzentration von etwa 1 χ 10 bis 1x10 Störstellen/m³ haben. Die Schichtdicke beträgt etwa 0,5 bis etwa 3 um, womit erreicht wird, daß die der Kanalstrecke zugeordneten Bereiche 18a und 20a sandwichartig zwischen die Gatebereiche eingeschlossen sind. Für den Fall, daß die oben erwähnten hochohmischen Bereiche 22 und 24 vorgesehen sind, wird dafür gesorgt, daß diese Bereiche an die ρ -leitenden Gatebereiche 26 und 28 anschließen.

Bei der erläuterten Ausführungsform ist die Querabmessung d1 des Kanalbereiches 18a, der parallel zur Oberfläche des Substrats verläuft, größer als die entsprechende Abmessung d2 des Kanalbereiches 20a. Um diese Unterschiede für die einzelnen SIT zu erhalten, ist lediglich eine dimensioneile Änderung der Masken erforderlich, wenn diese für die selektive Diffusion der ρ -leitenden Gatebereiche 26 und 28 vorbereitet werden. Auf diese Weise wird das Herstellungsverfahren sehr vereinfacht. Je nach dem Anwendungsfall kann jedoch die Diffusionstiefe der ρ -leitenden Gatebereiche 26 und 28 geändert werden, um die Abmessungen d1 und d2 relativ zueinander zu verändern. Mit Hilfe der unterschiedlichen Abmessungen der Kanalbereiche bzw. der Kanalstrecken der beiden SIT ist es möglich, gleichzeitig mit dem eine höhe Grenzfrequenz aufweisenden SIT Q1 einen SIT Q2 mit hoher Durchbruchsspannung auszubilden.

KY 8 P - 2472 Die o⁺-leitenden

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Die ρ -leitenden Gatebereiche 26 und 28 können in der Weise ausgeführt v/erden, daß sie mit den zugeordneten vergrabenen Bereichen 12 bzw. 14 in Berührung kommen, womit sich die Kapazität des Übergangs verringern läßt.

An der Oberfläche der Kanalbereiche 18a und 20a werden gleichzeitig η -leitende Sourcebereiche 30 und 32 ausgebildet/ welche eine Störstellenkonzentration von etwa

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1x10 bis 1x10 Störstellen/m³ und eine Diffusionstiefe von etwa 0,2 bis etwa 0,5 um haben. Der Fluß der Ladungsträger von dem Sourcebereich zum Drainbereich in · den einzelnen SIT verläuft im wesentlichen senkrecht zur Oberfläche des Substrats. Dadurch entsteht die bereits vorausstehend erwähnte vertikale Struktur der SIT. Die Oberfläche des Halbleiteraufbaus ist mit einer Isolierschicht 34, z. B. aus SiO„, bedeckt, in welcher Fenster angebracht sind, um eine ohmische Kontaktverbindung zu Metallelektroden herzustellen. Auf diese Weise werden die Sourceelektroden 3 6 und 38 an den Sourcebereichen 30 und 32 und ebenso Gateelektroden 40 und 42 an den Gatebereichen 26 und 28 angebracht.

Bei einer Ausgestaltung der integrierten Halbleiteranordnung mit statischen Induktionstransistoren Q1 und Q2 gemäß Fig. 3 bildet sich selbst beim Fehlen einer Sperrvorspannung an den Gatebereichen eine Verarmungszone aus, so daß sich ein Pinch-Off-Zustand ergibt, d. h. selbst bei einer Gatevorspannung Null verhindert eine solche Potentialsperre in der Kanalstrecke einen Ladungsträgerfluß vom Sourcebereich zum Drainbereich. Dies ergibt sich aufgrund der Tatsache, daß in den zwei hochohmischen Bereichen 22 und 2 4 der SIT eine Tendenz zur leichten Ausbildung einer Verarmungszone existiert und zusammen mit der Verarmungszone ein Raumladungsbereich über die gesamte Breite der

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Kanalstrecke ausgebildet wird. Die beiden SIT sind jedoch derart aufgebaut, daß selbst ein Weglassen der hochohmischen Bereiche 22 und 24 in der Kanalstrecke ein Pinch-OfC-Effekt durch die Verarmungsschicht entsteht, welche sich von den Gatebereichen 2 6 und 28 aus auch dann ausbreitet, wenn keine Spannung an die Gates angelegt wird. Die derart aufgebauten Transistoren Q1 und Q2 stellen damit im Ndrmalbetrieb abgeschaltete Transistoren dar, wobei kein Drainstrom fließt, wenn keine Spannung an die Gates angelegt ist. Um einen Stromfiuß durch die SlT auszulösen, wird die Höhe der Potentialsperre gemäß Fig. 2 durch die angelegte Gatespannung eingestellt. Im speziellen wird bei der erläuterten Ausführungsform die Höhe der Potentialsperre durch das Anlegen einer Vorspannung in Durchlaßrichtung erniedrigt, womit die beiden Tranistoren Q^ und Q2 leitend werden.

Von Wichtigkeit ist die Tatsache, daß die Kanalbreite d1 des Transistors Q1 größer als die Kanalbreite d2 des Transistors Q2 ausgebildet ist, so daß die Potentialsperre für den Transistor Q1 bei der Gatespannung Null weniger hoch ist und dementsprechend dieser Transistor Q1 leichter durch das Anlegen einer Gatespannung in Durchlaßrichtung leitend gemacht werden kann. Dadurch wird der Transistor Q1 auch schneller umschaltbar als der Transistor Q2, d. h. er führt z. B. eine logische Operation mit höherer Geschwindigkeit und bei geringerer Spannung als der Transistor Q2 aus.

Nachfolgend wird der statische Induktionstransistor Q2 näher erläutert. Wie bereits erwähnt hängt die Höhe der Potentialsperre im Kanalbereich von der Kanalbreite der Störstellenkonzentration und der Gatevorspannung ab, wobei die Potentialsperre mit ansteigender Drainvorspannung

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abgesenkt wird. Damit ergibt sich, daß sich, je höher die Potentialsperre ist, umso größere Schwierigkeiten einstellen, wenn das in der Nähe des Sourcebereiches befindliche Potential mit Hilfe des statischen Induktionsef'iVklo:; cjoJimlort werden soll. Da« bedeutet, daß eine Absenkung der im Kanalbereich ausgebildeten Kanalsperre schwieriger wird.

Wie aus Fig. 4 hervorgeht, hängt die Durchbruchspannung BV zwischen den Source- und Drainbereichen bei offener Gateelektrode von der Breite d der Kanalstrecke ab. Wenn somit die Kanalstrecke eine verhältnismäßig kleine Breite d hat, wird die Durchbruchspannung BV durch die Durchbruchsspannung JB des Gateübergangs bestimmt. Wenn jedoch die Kanalstrecke breiter wird, vergrößert sich der statische Induktionseffekt in dem der Sourceseite der Kanalstrecke naheliegenden Bereich. Mit anderen Worten heißt das, daß der Grad des Durchgriffes zunimmt und damit die Durchbruchsspannung entsprechend der Kurve PT kleiner wird, je nach der Intensität des sog. Punch-through-Zustandes. Aus dem Vorausstehenden ergibt sich somit, daß die Durchbruchsspannung für den Transistor Q2, der für eine Peripherieschaltung verwendet wird, größer sein kann als die des Transistors Q1, der für die Grundschaltung bzw. die Hardwareschaltung Verwendung findet.

Aus dem Vorausstehenden geht somit hervor, daß es möglich wird, die Durchbruchsspannungscharakteristik für eine integrierte Halbleiterschaltung mit einer Vielzahl von vertikalen SIT wesentlich verbessert werden kann, indem die Kanalstrecken der einzelnen Transistoren entsprechend ihrer Verwendung unterschiedlich breit dimensioniert werden, wobei die für die Hardwaresehaltung benutzten Transistoren eine breitere Kanalstrecke als die für die

KY 8 P - 2472 Peripherieschaltung benutzten

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Peripherieschaltung benutzten Transistoren haben, so daß die auszuführenden Operationen mit größerer Geschwindigkeit und geringerer Spannung ablaufen können.

Es sei bemerkt, daß die in Fig. 3 dargestellte Ausführungsform statische Induktionstransistoren Q1 und Q2-hat, die aufgrund der verwendeten p-leitenden und hochohmischen Bereiche 23 und 24 als Äquivalent zu bipolaren Transistoren betrachtet werden können, deren Basisbereiche aufgrund des Punch-through-Effektes nahezu verschwinden. Aus diesem Grund sollten bipolare Transistoren bezüglich der vorliegenden Erfindung als Äquivalent zu statischen Induktionstransistoren betrachtet werden.

Obwohl in der vorausstehenden Beschreibung Äusführungsformen von SIT betrachtet wurden, die im Normalzustand nichtleitend sind, können auch SIT Verwendung finden, welche im Normalbetrieb leitend sind. In den Darstellungen gemäß Fig. 1 und 3 sind Gatebereiche vom Flächentyp dargestellt. Selbstverständlich sind auch andere Gateformationen möglich, wie sie beispielsweise für MOS-Anordnungen oder Schottky-Strukturen Verwendung finden. Auch können die Leitfähigkeitsverhältnisse gegenüber den in Fig. 1 und 3 dargestellten umgekehrt sein, was auch für die Positionierung der Source- und Drainbereiche gilt, wobei auch statt der vertikal verlaufenden Anordnung horizontal verlaufende Anordnungen Verwendung finden können.

Bezüglich der I/V-Charakteristik des gemäß der Erfindung verwendeten SIT ist darauf hinzuweisen, daß nicht nur durch geeignete Dimensionierung der Kanalstrecke und/oder der Störstellencharakteristik in der Kanalstrecke eine

KY 8 P - 2472 ungesättigte Drainstromcharakteristik

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ungesättigte Drainstromcharakteristik, sondern auch eine gesättigte Drainstromcharakteristik erzielbar ist. Durch die Maßnahmen der Erfindung ist es möglich, bei der Auslegung der SIT die Kanalstrecken der einzelnen SIT derart in einer integrierten Schaltung auszugestalten, daß die einzelnen Transistoren die gewünschte Charakteristik zeigen. Dabei wird es lediglich notwendig, bei der Maskierung entsprechende Masken zu verwenden, um mit Hilfe einer selektiven Diffusion die gewünschte Struktur zu erreichen. Dadurch wird das Herstellungsverfahren für integrierte Schaltungen unter Verwendung der Erfindung äußerst einfach und preiswert. Das Ziel der Erfindung kann auch dadurch erreicht werden, daß in der integrierten Anordnung, z. B. für die mit hoher Grenzfrequenz und niederer Durchbruchsspannung arbeitende Hardwareschaltung herkömmliche bipolare Transistoren verwendet werden, bei welchen der Basisbereich aufrechterhalten wird und kein Punch-through-Effekt auftritt. Für die Transistoren der Peripherieschaltung, welche eine wesentlich höhere Durchbruchsspannung benötigt, können SIT Verwendung finden, wobei die Kanalstrecke derart ausgelegt ist, daß eine höhere Durchbruchsspannung als bei den bipolaren Transistoren sichergestellt ist. Die zuvor erläuterte Anordnung der SIT hat, wenn man sie mit einer entsprechenden Anordnung unter Verwendung von herkömmlichen bipolaren Transistoren vergleicht, viele Vorteile, wie z. B. eine höhere Grenzfrequenz und eine geringere Energieanforderung, was eine geringere Verlustleistung bedeutet, sowie dazu eine niedrigere Rauschcharakteristik und eine wesentlich höhere Packungsichte. Dies läßt sich mit einem Halbleiteraufbau für eine integrierte Anordnung in einem einfachen Herstellungsverfahren erreichen, bei welchem im Normalbetrieb abgeschaltete SIT Verwendung finden, welche

KY 8 P - 2472 im Punch-through-Zustand

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im Punch-through-Zustand mit einem sich ergebenden Verlust des Basisbereiches in einem dem bipolaren Betrieb entsprechenden Betrieb arbeiten, d. h. die zwischen der Source und dem Gate angelegte Vorspannung wirkt gleichartig wie eine zwischen Emitter und Basis eines bipolaren Transistors angelegte entsprechende¹ Vorspannung. , '

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Claims

Patentansprüche

11J Integrierte Halbleiteranordnung auf einem Kalbleitersubstrat,
dadurch gekennzeichnet,

- daß auf dem Halbleitersubstrat (10) zumindest zwei vertikale statische Induktionstransistoren (Q1, Q2) mit Source- und Drainbereichen und einem dazwischenliegenden Kanalbereich (10a, 20a) angeordnet ist,

- und daß die Induktionstransistoren (Q1, Q2) unterschiedlich breite (d1 ^». d2) Kanalbereiche haben.
2. Halbleiteranordnung nach Anspruch 1,
dadurch gekennzeichnet,

- daß der Kanalbereich von zumindest einem der Induktionstransistoren aufgrund einer in diesen Kanalbereich sich
erstreckenden Verarmungszone beim Anliegen einer im
woscntliehen bei Null liegenden Gate-Spannung einen Pinch-Off-Zustand einnimmt.

F3/B

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3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet,

- daß ein Teil des Kanalbereichs des Induktionstransistors, der sich im Pinch-Off-Zustand befindet, von einem Halbleitermaterial mit einer Leitfähigkeit gebildet wird, welche entgegengesetzt der Leitfähigkeit des Sourcebereiches und des Drainbereiches ist.
4. Integrierte Halbleiteranordnung mit zumindest einem vertikalen statischen Induktionstransistor und .einem bipolaren Transistor auf einem gemeinsamen Halbleitersubstrat, dadurch gekennzeichnet,

- daß der Kanalbereich des Induktionstransistors derart dimensioniert ist, daß sich eine für die Source-Drainstrecke größere Durchbruchspannung als für die entsprechende Halbleiterstrecke beim bipolaren Transistor ergibt.
5. Integrierte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet,

- daß die zumindest zwei Induktionstransistoren von einem im Normalbetrieb nichtleitenden Typ sind und eine unterschiedliche. Durchbruchscharakteristik infolge unterschiedlich dimensionierter Kanalbereiche haben.
6. Integrierte Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet,

- daß der eine Induktionstransistor einer Hardwareschaltung wie z. B. einer Logikschaltung zugeordnet ist,

- daß der zweite Induktionstransistor einer Peripherieschaltung zum Anschluß externer Geräte zugeordnet ist und

- daß der der Hardewareschaltung zugeordnete Induktionstransistor einen Kanalbereich hat, dessen Breite kleiner als der Kanalbereich des entsprechenden Induktionstransistors der Peripherieschaltung ist, so daß sich für den

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letzteren Transistor eine höhere Durchbruchsspannung ergibt.
7. Integrierte Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet,

- daß der vertikale statische Induktionstransistor der Peripherieschaltung für den Anschluß externer Geräte zugeordnet ist und daß der bipolare Transistor Teil der Hardwareschaltung wie z. B. einer Logikschaltung ist.
8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet,

- daß der bipolare Transistor aus einem im bipolaren Mode betriebenen vertikalen statischen Induktionstransistor gebildet ist.

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