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Ansteuerschaltung für einen MOS-Adreßpuffer
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Die Erfindung betrifft eine Ansteuerschaltung für einen Adreßpuffer
oder dergleichen in MOS-Technik, mit einer bistabilen Kippstufe aus zwei kreuzgekoppelten
Treibertransistoren mit zugehörigen Lastelementen und einem, eine dynamische Betriebsweise
ermöglichenden Schaltnetzwerk aus Vorlade-, Symmetrie- und Entladetransistoren mit
zugeordneten Schiebekapazitäten.
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Ansteuerschaltungen für Adreßpuffer in MOS-Speicherbausteinen sind
im allgemeinen so ausgelegt, daß nach Übernahme der Adreßinformation in das eigentliche
Adreß-Flipflop das am Eingang angelieferte Adreßsignal möglichst schnell geändert
werden kann, ohne daß die Information im Adreß-Flipflop von dieser Anderung beeinflußt
wird.
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Die Schaltung muß dabei so ausgelegt sein, daß sie nur während der
Adreßübernahme Strom verbraucht. Das bedeutet, derartige Adreß-Flipflops müssen
dynamisch betrieben werden, so daß sie nur während des Einschreibens der Information
Verlustleistung verbrauchen. Während der Vorbereitungsphase,
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der Speicherung der Information selbst, müssen sie stromlos arbeiten.
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Zur Erreichung dieser Erfordernisse sind Speicherbausteine bekannt
(Baustein 2104 der Firma Intel), deren Ansteuerschaltungen für den verwendeten Adreßpuffer
ein sogenannter AdreB-Strobe-Takt zugeführt wird. Dieser Takt hat die Aufgabe, den
Eingang der Ansteuerschaltung über einen Transfer-MOS-Transistor nach Übernahme
der Adreßinformation abzutrennen.
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Zur Erzeugung eines derartigen Adreß-Strobe-Taktes bedarf es eines
besonderen Taktgenerators und entsprechender Steuereinrichtungen.
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Aufgabe der Erfindung ist es, für einen Adreßpuffer eine Ansteuerschaltung
mit möglichst geringem Aufwand bereitzustellen, die es bereits während der Übernahme
der Adreßinformation in den eigentlichen Adreßpuffern ermöglicht die Adreßinformation
am Eingang zu ändern, um damit die Zeitspanne während der die Adresse an den Eingang
des Adreßpuffers gelegt werden muß möglichst gering zu halten.
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Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß mindestens
zwischen der gesteuerten Strecke eines Treibertransistors und einer Bezugsspannungsquelle
eine, aus dem Kanal eines über einen Übernahmeimpuls ansteuerbaren Abtasttransistors
und dem Kanal eines über den Adreßeingang ansteuerbaren Informationstransistors
bestehende Steuerstrecke angeordnet ist, und daß eine Schaltungsanordnung vorgesehen
ist, die nach Übernahme der Adreßinformation in die bistabile Kippstufe die gesteuerte
Strecke der Treibertransistoren mit der Bezugsspannung beaufschlagt.
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Bei der erfindungsgemäßen Ansteuerschaltung wird kein sogenannter
Adreß-Strobe-Takt mehr verwendet, dadurch entfallen der zugehörige Taktgenerator
mit den Taktleitungen. Die verringerte Anzahl von Bauelementen erlaubt dabei einen
höheren Integrationsgrad auf dem Chip.
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Die Adreßinformation am Eingang des Adreßpuffers kann bereits während
der Übernahme der Information in den Adreßpuffer geändert werden, so daß sich daraus
eine besonders kurze ~1Adreß-Hold-Time" ergibt. Daraus resultiert eine geringe Belastung
der TTL-Signale.
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Bei einer besonderen Ausführungsform der Erfindung ist jedem Treibertransistor
eine Steuerstrecke zugeordnet, wobei die Steuereingänge der Informationstransistoren
als komplementäre Informationseingänge dienen.
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Durch die symmetrische Ausführung der Ansteuerschaltung läßt sich
damit ein empfindlicher Leseverstärker aufbauen.
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Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt
und werden im Folgenden beispielsweise näher beschrieben. Es zeigen Fig. 1 ein Schaltbild
eines bekannten Adreßpuffers, Fig. 2 einen Impulsplan für die Schaltungsanordnung
gemäß Fig. 1, Fig. 3 ein Schaltbild der erfindungsgemäßen Schaltungsanordnung, Fig.
4 einen Impulsplan für die Schaltungsanordnung gemäß Fig. 3, und Fig. 5 eine Ausführungsform
der Erfindung als Leseverstärker.
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Der in der Fig. 1 dargestellte, bekannte Adreßpuffer be-
steht
im wesentlichen aus drei Teilen: Dem eigentlichen Adreß-Flipflop AFF, der zugehörigen
Ansteuerschaltung AS und den hier nicht dargestellten Leistungsstufen. Das Adreß-Flipflop
AFF setzt sich dabei aus zwei kreuzgekoppelten Treibertransistoren M1 und M2 mit
den zugehörigen Lastelementetransistoren M3 und M4 zusammen. Um einen dynamischen
Betrieb zu ermöglichen, bei dem nur während des Einschreibens der Information Verlustleistung
verbraucht wird, sind innerhalb des Adreß-Flipflops AFF noch Vorladetransistoren
M5 und M6, Symmetrietransistoren M7 und M8, Entladetransistoren M9 und MIO und Schiebekapazitäten
C1 und C2 angeordnet Die eigentliche Ansteuerschaltung AS besteht aus einem Bewertertransistor
MII, zwei Abtasttransistoren M12 und M13, zwei Informationstransistoren M14 und
M15, einem Tortransistor M16 und einer Symmetriekapazität C3.
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Die Spannungsversorgung des Adreß-Flipflops AFF und der Ansteuerschaltung
AS erfolgt über ein Versorgungspotential VDD und einer Basisspannungsquelle VSS.
Die zu puffernde Adreßinformation wird über den Adreßeingang ADR der Ansteuerschaltung
LS zugekehrt, den Ausgang des Adreß-Fliplfops AFF bildet der f'#reßausgang A und
sein zugehöriger invers er AdreBausgæg Re Ein hier nicht dargestellter Taktgenerator
versorgt den AireSpußfer mit einem Übernahmetakt BS und einem dazu inversen Takt
#.
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Um den Eingang der Ansteuerschaltung ADR nach Übernahme Adreßinformation
abzutrennen, wird der Ansteuerschaltung AS noch ein sogenannter Adreß-Strobe-Takt
zugeführt.
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Die Wirkungsweise des bekannten Adreßpuffers wird anhand des in der
Fig. 2 dargestellten Impulsplanes erläutert.
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Er zeigt dabei den Potentialverlauf an den verschiedenen, bezeichneten
Punkten innerhalb des Adreßpuffers (Ordinate),
in Abhängigkeit von
der Zeit (Abszisse). In einer angenommenen Vorbereitungsphase vor Einschreiben der
Information in das Adreß-Flipflop (Kurvenbeginn), (Zeitpunkt T1) liegen die Takte
~ und S auf dem Versorgungspotential VDD und der Takt ~ auf einem Bezugspotential
entsprechend VSS. In diesem Zustand sind die Punkte C und C auf einem Potential,
entsprechend dem Versorgungspotential VDD minus einer SchwellspannungE U. Die Punkte
A und X befinden sich auf einem Potential entsprechend dem Versorgungspotential
minus 2 x a U und der Punkt B auf einem Potential entsprechend dem Versorgungspotential
VDD minus 3xA U.
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Bei derartigen Spannungsverhältnissen sind die Informationstransistoren
M14 und M15, ebenso wie der Tortransistor M16, leitend. Die Adreßinformation am
Punkt ADR kann dabei ständig über die beiden in Reihe geschalteten Transistoren
M16 und M14 bis zum Punkt D gelangen. Die Reihenschaltung dieser beiden Transistoren
M14 und M16 ist bezüglich ihrer elektrischen Werte so ausgelegt, daß sie einerseits
niedrigohmiger ist als der Informationstransistor M15, wenn am Punkt ADR ein Potential
kleiner als 0,8 Volt über der Bezugsspannung VSS herrscht, andererseits aber hochohmiger
ist als der Informationstransistor MIS, wenn am Punkt ADR ein Potential größer als
2,4 Volt über der Bezugsspannung VSS herrscht. Damit wird durch den Adreßinformationstransistor
M15 eine Referenzinformation erzeugt, die zur Unterscheidung der beiden Zustände
am Punkt ADR dient.
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Mit Beginn der Einschreibphase T2 wird der Takt ~ auf das Potential
VSS und der Takt ~ auf das Potential VDD verändert. Die Vorladetransistoren M5 und
M6 und die Symmetrietransistoren M7 und M8 werden abgeschaltet.
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Über die Schiebekapazitäten C1 und C2 erfolgt eine Anhebung der Potentiale
der Punkte C und C. Damit werden die
Lasttransistoren M3 und M4
niederohmiger.
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Durch Absenkung der Spannung am Punkt B über den Bewertertransistor
M11 wird das Flipflop eingeschaltet. Während des Absenkens gelangen die beiden Informationen
(Adreß- und Referenzsignal) über die Abtasttransistoren M12 und M13 an die Punkte
A und Ä. Das Potential eines der beiden Punkte wird je nach dem, welche der beiden
Informationseingänge niederohmiger ist, stärker abgesenkt. Damit kippt das Flipflop
in eine der am Punkt ADR anliegenden Information entsprechende Lage. Entsprechend
der Darstellung der Fig. 2 sind dabei die Spannungspegel entsprechend dem Adreßsignal
"O" mit durchgezogener Linie eingezeichnet. Die Spannungspegel entsprechend dem
Adreßsignal #I# gestrichelt. Es ergeben sich damit nach dem Kippen des Flipflops
(Zeitpunkt T3) an den verschiedenen Punkten folgende Potentiale: Liegt am Punkt
ADR, d.h. am Adreßeingang, eine Spannung kleiner als 0,8 Volt über der Bezugsspannung
VSS, dann befindet sich der Punkt A auf der Bezugsspannung VSS und der Punkt A auf
einer Spannung entsprechend der Versorgungsspannung VDD.
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Liegt jedoch am Punkt ADR ein Potential, das größer ist als 2,4 Volt,
über der Bezugsspannungsgröße VSS, dann befindet sich der Punkt A auf einem Potential
entsprechend dem Versorgungspotential VDD und der Punkt Ä auf einem Potential entsprechend
dem Bezugsspannungspotential VSS.
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Sobald sich während des Kippvorganges die Potentiale von A und Ä um
eine Schwellspannung # U unterscheiden, wird der Entladetransistor leitend, dessen
Source auf dem niedrigeren Potential liegt. Das bedeutet: Läuft das Potential vom
Punkt A gegen das Potential VSS, so wird der Entladetransistor M9 leitend und entlädt
den Kondensator C1 am Punkt C. Läuft dagegen das Potential von Punkt A gegen VSS,
so wird der Entladetransistor M10 leitend und
entlädt den Kondensator
C2 am Punkt C. Damit wird immer der Lasttransistor M3 bzw. M4 gesperrt, dessen Source
(Punkt A bzw. Ã) auf das Potential VSS läuft. Der andere Lasttransistor dagegen
bleibt leitend (Punkt C bzw.
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Punkt ~ auf hohem Potential, größer VDD), und liefert niederohmig
das Potential VDD an die Ausgänge A bzw. A, Während des Kippvorganges wird außerdem
einer der Informationstransistoren M14 bzw. M15 abgeschaltet und zwar immer der,
dessen ihm zugeordneter Ausgang A bzw. A das Potential VDD annimmt. Nimmt der Punkt
A z.B. das Potential VDD an, ist der Transistor M14 gesperrt. Im umgekehrten Fall,
wenn der Punkt A das Potential VDD annimmt, wird der Transistor M15 gesperrt. Nur
für den Fall, daß am Eingang ADR ein Potential kleiner als 0,8 Volt über dem Bezugsspannungspotential
VSS liegt (Punkt A auf Potential VSS), bleibt ein niederohmiger Pfad über die Transistoren
M16, M14, M12, M1, MII, bestehen, so daß ein Strom von Punkt ADR nach VSS fließen
kann. Damit das TTL-Gatter, welches das Adreßsignal an den Punkt ADR liefert, nicht
zu lange belastet wird, wird der Tortransistor M16 durch den sogenannten Adreß-Strobe-Takt
S abgeschaltet. Das bedeutet, das Potential am Punkt S fällt vom Versorgungspotential
VDD auf das Bezugspotential VSS, sobald die Adreßinformation in das Flipflop übernommen
ist (Zeitpunkt T4).
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Damit besteht kein leitender Pfad mehr zwischen den spannungsführenden
Leitungen. Das Adreßflipflop speichert die Information und ihr Komplement in den
Kapazitäten C7 und C2 ohne Stromverbrauch.
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Sobald die gespeicherte Information nicht mehr benötigt wird, ändern
alle Takte ihre Potentiale (Zeitpunkt T5), das bedeutet, der Takt ~ fällt von dem
Potential VDD auf das Potential VSS, der Takt ~ und der Adreß-Strobe-TaktS
verändern
ihr Potential von VSS auf VDD. Damit wird das Adreß-Flipflop wieder in den ebenfalls
stromlosen Vorbereitungszustand zurückgeschaltet.
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Die erfindungsgemäße Ansteuerschaltung gemäß der Fig. 3 besteht im
wesentlichen aus folgenden Bauelementen: Einem, die Sourcepunkte der kreuzgekoppelten
Treibertransistoren M1 und M2 (B und #) verbindenden Verstärkertransistor M17, zwei
Haltetransistoren M18 und M19, einem Abtasttransistor M20 und einem Informationstransistor
M21. Im Unterschied zum Stand der Technik werden bei der erfindungsgemäßen Schaltungsanordnung
nur noch der Übernahmetakt ~ und sein inverser Takt 0 benötigt.
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Der sogenannte "Adreß-Strobe-Takt" entfällt.
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Der wesentliche Unterschied zwischen der erfindungsgemäusen Schaltungsanordnung
gemäß der Fig. 3 und dem genannten Stand der Technik der Fig. 1 besteht darin, daß
die erfindungsgemäße Ansteuerschaltung nicht mehr an den Ausgängen A und A des Adreß-Flipflops
AFF der Fig. 1 angreift, sondern daß das Adreß-Flipflop über die nicht mehr zusammengeschalteten
Sourcepunkte B und 2 der kreuzgekoppelten Treibertransistoren M1 und M2 angesteuert
wird.
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Die Wirkungsweise der erfindungsgemäßen Schaltungsanordnung wird im
Folgenden anhand des Impulsplanes (Fig. 4) beschrieben: Er zeigt dabei den Potentialverlauf
an den verschiedenen, bezeichneten Punkten innerhalb des Adreßpuffers (Ordinate)
in Abhängigkeit von der Zeit (Abszisse). Bei einem mit T1 bezeichneten Anfangszeitpunkt
befinden sich die einzelnen bezeichneten Punkte auf demselben Anfangspotential wie
zum Zeitpunkt T1 der Fig. 2.
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In diesem Zustand ist die Schaltung gemäß der Fig. 3 stromlos. Mit
Beginn der Einschreibphase T2/1 verändert sich das Potential der Takte ~ und 0 und
zwar der Takt ~
vom Potential VSS zum Potential VDD und der Takt
0 vom Potential VDD nach Potential VSS. Ebenso wie bei der Schaltungsanordnung nach
Fig. 1 werden auch die Vorlade-und Symmetrietransistoren M5, M6, M7 und M8 abgeschaltet
und die Spannungen an den Punkten C und ~ über die Schiebekapazitäten C1 und C2
angehoben. Mit dem Anstieg des Potentials des Taktes ~ werden zunächst die beiden
Haltetransistoren M18 und M19 und der Abtasttransistor M20 leitend gesteuert. Die
Potentiale an den Punkten B und m werden durch die Ströme I1 bzw. I2 der gesteuerten
Zweige der Treibertransistoren M1 und M2 abgesenkt. Der Verstärkertransistor M17
bleibt gesperrt, solange die Punkte B und B auf zu hohem und der Takt 4 auf zu niedrigem
Potential liegen.
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Die Parallel- und Reihenschaltung der Transistoren M19 (in der Fig.
3 rechter Haltetransistor), M20 (Abtasttransistor) und M21 (Informationstransistor)
sind so dimensioniert, daß sie einerseits hochohmiger ist als der Haltetransistor
M18, wenn am Eingang ADR ein Potential anliegt, das kleiner als 0,8 Volt über dem
Bezugspotential VSS ist und die andererseits niederohmiger ist als der Haltetransistor
M18, wenn am Eingang ADR ein Potential anliegt, das größer als 2,4 Volt über dem
Potential VSS (Bezugspotential) ist.
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Für die weitere Funktionsbeschreibung wird der Zustand angenommen,
bei dem am Eingang ADR ein Potential anliegt, das kleiner als 0,8 Volt über dem
Bezugspotential VSS ist. In diesem Fall ist die genannte Parallel- und Reihenschaltung
hochohmiger als der Haltetransistor M18, so daß der Strom I1 größer ist als der
Strom 12.
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Solange der Verstärkertransistor M17 gesperrt ist, wirken die kreuzgekoppelten
Treibertransistoren M7 und M2 noch nicht als Flipflop. Die Ströme I1 und I2 senken
die
Spannungen an A bzw. Ä über die Transistoren M1 bzw. M2 ab.
Die Spannung an A wird stärker abgesenkt, da der Strom I1 größer ist als der Strom
I2 und die beiden Lasttransistoren M3 und M4 den gleichen elektrischen Widerstand
aufweisen. Da das Gate von dem Treibertransistor M2 mit dem Punkt A verbunden ist,
wird das Potential des Punktes B ebenso wie das des Punktes A abgesenkt. Umgekehrt
gilt, daß das Potential vom Punkt B wie das des Punktes Ä abgesenkt wird. Daraus
folgt, daß das Potential des Punktes B stärker abgesenkt wird als das Potential
des Punktes B, obwohl am Punkt 8 der kleinere Strom I2 fließt. Damit ist die Adreßinformation
übernommen und der zweite Teil der Einschreibphase T2/2 beginnt.
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Übersteigt das Potential des Taktes ~ das Potential des Punktes 2
um mehr als eine Schwellspannung AU, so wird der Verstärkertransistor M17 leitend
(der Punkt B bezeichnet dabei Drain und der Punkt B "Source"). Der Transistor M17
leitet den ohnehin schon kleineren Strom I2 zum größten Teil zum Treibertransistor
M1 um und überlagert ihm den größeren Strom I1. Der Punkt A wird weiter abgesenkt
und der Punkt A durch die Entlastung angehoben. Der Verstärkertransistor M17 legt
die Punkte B und m auf gleiches Potential und die Haltetransistoren M18 und M19
zieht das Potential der Punkte B und 2 auf das Bezugsspannungspotential VSS. Die
kreuzgekoppelten Treibertransistoren M1 und M2 wirken jetzt als Flipflop, wobei
damit das Adreß-Flipflop AFF kippt. Die Spannung am Punkt A verändert sich auf die
Bezugsspannung VSS.
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Die Spannung an Punkt Ä nimmt die Spannung des Versorgungspotentials
VDD an. Die Selbstabschaltung des Lasttransistors M3 erfolgt analog zu der Beschreibung
zu Fig. 1. Liegt am Eingang ADR die inverse Eingangsinformation an, so sind die
Potentiale an den Punkten A und A des Adreß-Flipflops AFF vertauscht.
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Analog zu der Beschreibung der Fig. 1 arbeitet das Adreß-Flipflop
AFF stromlos und speichert die Information und ihr Komplement in den Kondensatoren
C1 bzw. C2.
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Da der Eingang ADR der Ansteuerschaltung das Gate des Transistors
M21 (Informationstransistor) ist, wirkt er nur als kapazitive Last auf das treibende
TTL-Gatter und braucht zur Vermeidung von Eingangs strömen nicht abgeschaltet werden.
Damit wird der ansonsten erforderliche Abschalttakt eingespart und außerdem hat
die erfindungsgemäß Schaltungsanordnung den Vorteil, daß das treibende TTL-Gatter
sehr gering belastet wird.
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Das Eingangssignal am Adreßeingang ADR kann geändert werden, sobald
die Punkte B und 2 auf gleichem Potential liegen. Das bedeutet, daß die Anderung
des Eingangsadreßsignales ADR noch erfolgen kann, während des Kippvorganges des
Ädreß-Flipflops AFF. In diesem Zustand ist das Flipflop bereits ausreichend stabil,
da die Ströme I1 und I2 nur noch über einen Zweig des Flipflops geleitet werden.
Damit ist es nicht mehr notwendig, einen Abschalttakt abzuwarten, wodurch die sogenannte
"Adreßhold-time" wesentlich verkürzt werden kann.
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Wird die im Adreß-Flipflop gespeicherte Adreßinformation nicht mehr
benötigt, wird durch Änderung der Taktpotentiale das Adreß-Flipflop AFF in den Vorbereitungszustand
(T5) zurückgeschaltet.
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Baut man entsprechend der Darstellung der Fig. 5 die erfindungsgemäße
Ansteuerschaltung symmetrisch auf und ordnet man zusätzlich zu dem Zweig aus dem
Abtasttransistor M20/1 und dem Informatironstransistor M21/1 einen weiteren Zweig
aus einem weiteren Abtasttransistor M20/2 und einem weiteren Informationstransistor
M21/9 an und führt man dieser Schaltung komplementäre Signale (INF
und
TN#) zu, so erhält man einen empfindlichen Leseverstärker. Dieser Verstärker kann
z.B. in Speicherbausteinen zur Verstärkung der Signale auf externen Bitleitungen
verwendet werden. Sowohl an den Ausgängen A und Ä als auch an den Punkten C und
~ lassen sich Leistungsstufen anschließen.