DE2755480A1 - Verfahren zur herstellung einer integrierten halbleiterschaltung - Google Patents

Verfahren zur herstellung einer integrierten halbleiterschaltung

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DE2755480A1 DE19772755480 DE2755480A DE2755480A1 DE 2755480 A1 DE2755480 A1 DE 2755480A1 DE 19772755480 DE19772755480 DE 19772755480 DE 2755480 A DE2755480 A DE 2755480A DE 2755480 A1 DE2755480 A1 DE 2755480A1
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Description

  • Verfahren zur Herstellung einer integrierten Halbleiterschaltung
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer integrierten Haibleiterschaltung, bei dem zunächst die für die Entstehung der einzelnen Elemente der integrierten Schaltung erforderlichen iotierungsverhältnisse an der ebenen Vorderseite eines Siliciumeinkristalls durch maskierte Diffusion und/ oder Ionen-Implantation geschaffen werden, bei dem dann auf einer die Vorderseite des Siliciumeinkristalls mit Ausnahme der einzelnen Kontaktierungsstellen bedeckenden anorganischen Isolierschicht mindestens ein Teil der inneren und äußeren elektrischen Verbindungen in Gestalt von metallischen Leiterbahnen erzeugt und mit einer weiteren Isolierschicht abgedeckt werden, mittels welcher der Siliciumeinkristall mit einem die Vorderseite des Siliciumeinkristalls bedeckenden isolierenden Träger bleibend verbunden und bei dem schließlich der Siliciumeinkristall von seiner Rtokseite her durch zwischen den Elementen der integrierten Halbleiterschaltung verlaufende grabenförmige Vertiefungen unter Erhaltung der Verbindungen der Elemente über die Leiterbahnen in die einzelnen Blesente aufgetrennt wird.
  • Ein solches Verfahren entspricht den Offenbarungen der US-PS 3 453 722. Als Träger wird nach diesen Offenbarungen eine Scheibe aus Glas oder Keramik mit der die Leiterbahnen tragenden Vorderseite des Siliciumeinkristalls mittels einer isolierenden Kunststoffschicht verklebt. Es ist nun Aufgabe der Erfindung, hier im Interesse einer thermisch nicht zerstörbaren Zwischenschicht eine zur Erhöhung der Schaltgeschwindigkeit günstigere Lösung anzugeben, bei gleichzeitiger Vermeidung von parasitären Transistoreffekten zwischen den Bauelementen der integrierten Schaltung.
  • Diese Lösung besteht erfindungsgemäß darin, daß die mit den Beiterbahnen versehene Vorderseite des Siliciumeinkristalls zunächst mit einer dünneren Siliciumdioxydschicht und diese dann mit einer den Träger bildenden polykristallinen Siliciumschicht durch Abscheiden aus der Gasphase und/oder Kathodenzerstäubung abgedeckt und dann die Auftrennung des Siliciumeinkristalls an der Rückseite vorgenommen wird.
  • Eine bevorzugte DurchfUhrungsart dieses Verfahrens besteht darin, daß an der Vorderseite eines hochdotierten scheibenförmigen Siliciumeinkristalls vom einen.Leitungstyp eine schwächer dotierte einkristalline Siliciumschicht desselben Leitungstyps durch Epitaxie abgeschieden und auf deren nunmehr die Vorderseite des Siliciumeinkristalls bildenden Oberfläche die zu den einzelnen Elementen der integrierten Schaltung gehörenden pn-2bergänge bzw.
  • Gruppen von pn-Ubergängen nebeneinander erzeugt werden, daß dann auf einer die Vorderseite des Siliciumeinkristalls bedeckenden und mit Fenstern zu den einzelnen Kontaktstellen der Vorderseite des Siliciumeinkristalls versehenen anorganischen Isolierschicht die metallischen Leiterbahnen erzeugt und mit dem Material der Siliciumdioxydschicht und des aus polykristallinem Silicium bestehenden Trägers abgedeckt werden und daß dann auf der Rückseite des Siliciumeinkristalls die grabenfbrmigen Vertiefungen zwischen den einzelnen Elementen der integrierten Schaltung erzeugt werden.
  • In beiden Fällen ist es empfehlenswert, wenn man vor der Herstellung der grabenfdrmigen Vertiefungen die Dicke des Siliciumeinkristalls gleichmäßig reduziert, so daß die Dicke der durch die Auftrennung entstandenen und die einzelnen Elemente der integrierten Schaltung bildenden Siliciuminseln kleiner als die Dicke des in dieser Phase des Verfahrens bereits aufgebrachten Trägers aus polykristallinem Silicium wird. Erfolgt die Abtragung durch Ätzen, so muß der polykristalline Träger gegen das Ätzmittel durch einen Überzug aus ätzfestem Material, z.B. Lack oder Kunststoff, geschützt werden. Bei der Herstellung der grabenförmigen Vertiefungen werden außerdem die nicht abzutragenden Stellen an der Rückseite des Siliciumeinkristalls mittels einer Photlack-Ätzmaske geschützt. Vor der Erzeugung der graben-£brmigen Vertiefungen wird die Rückseite des Siliciumeinkristalls gleichmäßig, z.B. durch Schleifen und Läppen, abgetragen.
  • Es empfiehlt sich, wenn die mit den grabenförmigen Vertiefungen zu versehende Rückseite des Siliciumeinkristalls und damit auch seine Vorderseite mit einer (100)-Ebene des Siliciumgitters zusammenfällt. Es empfiehlt sich außerdem, wenn die Ätzfenster der Photolack-Ätzmaske bei der Herstellung der grabenförmigen Vertiefungen dann parallel zu den (111)-Ebenen orientiert sind und man ein kristallographisch wirkendes Ätzmittel, z.B. verdünnte KOH, verwendet, weil dann die entstehenden grabenförmigen Vertiefungen spontan ein V-förmiges Querschnittsprofil erhalten.
  • Der Vorteil der aufgrund des erfindungsgemäßen Verfahrens entstandenen integrierten Halbleiterschaltung ist in der verbesserten, insbesondere kapazitätsärmeren Isolation zwiachen den einzelnen Elementen im Vergleich zu andersartigen Isolationsmethoden, insbesondere zur pn-Ubergangs-lsoiation zu sehen. Gegenüber den in der US-PS 3 453 722 beschriebenen integrierten Halbleiterschaltungen kommt die kompakter. Bauart, die höhere Temperaturbeständigkeit sowie der geringere Raumbedarf einer nach dem vorliegenden Verfahren entstandenen Anordnung vorteilhaft zur Geltung.
  • Weitere Einzelheiten und Aspekte des erfindungsgemäßen Verfahrens werden nun Anhand der Fig. 1 - 4 erläutert, wobei in Fig.
  • 1 -3 die den verschiedenen Phasen des Verfahrens entsprechenden Zwischenstufen und in Pig. 4 eine fertige Vorrichtung dargestellt ist.
  • An der Vorderseite einer (100)-orientierten einkristallinen Siliciumscheibe 1 vom n+-Typ wird zunächst eine n-dotierte einkristalline Siliciumschicht 2 epitaktisch abgeschieden, deren Stärke entsprechend der ~6ßten Tiefe der Einzelelemente der herzustellenden integrierten Schaltung abzUglich der durch das Substrat 1 zu bildenden Teile bemessen wird. Die herzustellenden Einzelelemente sind im Beispielsialle Vertikal-Transistoren T1 und T2 vom npn-Typ mit einer durch Reste des Substrats 1 zu bildenden Kollektorkontaktierungszone bzw. vergrabenen Zone (buried layer).
  • ~Unmittelbar nach Herstellung der epitaktischen Siliciumschicht 2 werden verteilt über die epitaktische Schicht 2 - jedoch abseits der zu erzeugenden pn-Ubergänge - lochartige Vertiefungen 13 erzeugt und bis zu einer Tiefe vorgetrieben, die mindestens so groß ist wie die endgtiltige Stärke des bei der Herstellung der grabenfbrmigen Vertiefungen 9 vorliegenden Siliciumeinkristalls 1 und 2. Diese lochartigen Vertiefungen 13 dienen der Justierung der für das Ätzen der grabenförmigen Vertiefungen an der Rückseite des aus den Schichten 1 und 2 kombinierten Siliciumeinkristalls ansubringenden Ätzmaske. Aus diesem Grunde müssen die lochartigen Vertiezungen 13 in definierter Lage zu den noch herzustellenden pn-Ubergängen erzeugt werden. Das Herstellen der Vertiefungen kann in V-iörmiger Art durch Ätzen oder in zylindrischer Fosm durch eine mittels C02Laser erzeugten "Bohrung" geschehen. Es genügen auf einem Silicium-Wafer zwei bis acht Vertiefungen dieser Art.
  • Die Herstellung der Einzelelemente T1 und T2 geschieht in üblicher Weise durch maskierte Diifusion- und/oder Ionen-Irnplantations-Technik. Die hierbei verwendeten Dotierungsmasken werden in definierter Weise, z.B. durch übliches Justierkreuzverfahren ausgerichtet. Da im Beispielafalle die Elemente T1 und 22 der integrierten Schaltung npn-Transistoren sind, weist jedes Element eine p-leitende Easiszone 3 und eine n-leitende Emitterzone 4 auf, während der Kollektor der beiden Transistoren 1 und T2 durch das verbleibende Material der epitaktischen Zone 2 bzw.
  • des Substrats 1 gebildet wird.
  • Zu bemerken ist an dieser Stelle, daß ggf. die bei dem soeben beschriebenen Prozeß erzeugten pn-Ubergänge der Elemente 21 und T2 infolge der ggf. noch anzuwendenden Temperaturprozesse sich noch etwas verschieben können (was sich ohne weiteres bei der Fertigung berücksichtigen läßt). Das Ausmaß dieser Verschiebung hängt von den noch anzuwendenden Temperaturen und der Dauer ihrer Einwirkung ab. Es wird umso größer, je höher diese Temperaturen sind und je länger sie einwirken. Bedeutsam in dieser Beziehung ist eigentlich nur die noch zu beschreibende Herstellung des rägers 8 aus polykristallinem Silicium.
  • Der auf die Herstellung der pn-Übergänge folgende Schritt ist jedoch die Herstellung der Leiterbahnen 6 auf einer die Oberfläche der epitaktischen Schicht 2 bedeckenden Schutzschicht 5 aus anorganischem Isoliermaterial. In den meisten Fällen besteht dieses aus Siliciumdioxyd und/oder Siliciumnitrid und/oder Aluminiumoxyd.
  • Die Herstellung der Gleitbahnen 6, insbesondere durch Aufdampfen bzw. Aufsputtern von Aluminium bzw. Titan-Aluminium, sowie deren Formung durch Photolack-Ätztechnik geschieht ebenfalls in üblicher Weise. Damit ist die in Figur 1 dargestellte Anordnung erreicht.
  • Nach Erzeugung der Leiterbahnen 6 werden diese und die gesamte Vorderseite des aus dem Substrat 1 und der epitaktischen Siliciumschicht 2 kombinierten Siliciumeinkristalls mit einer dünnen, d.h.
  • 0,5/um bis ca. 2/um starken SiO2-Schicht 7 überzogen, die man entweder durch Aufsputtern (tathodenzerstäubung) oder pyrolytisch aus der Gasphase (z.B. durch kurzzeitiges Einwirken eines mit Argon verdünnten Monosilan-Sauerstoffgemisches auf die auf etwa 5000C erhitzte Oberfläche der epitaktischen Schicht 2) aufbringt.
  • Die nachfolgende Abscheidung des polykristallinen Trägers 8 kann ebenfalls durch Aufsputtern oder durch Pyrolyse geschehen. Das Aufsputtern hat den Vorteil, daß es keine größeren thermischen Belastungen bringt. Es ist jedoch andererseits mit einem größeren Zeitaufwand als die thermische Abscheidung aus einem Reaktionsgas verbunden, die im günstigsten Falle eine Temperatur von etwa 5000C erfordert, nämlich dann, wenn als Reaktionsgas mit Argon verdünnter Monosilan (SiH4) verwendet wird. Da der Träger 8 später den mechanischen Zusammenhalt der Einzelelemente T1, T2 der integrierten Schaltung gewährleisten muß, wird die Dicke des aus polykristallinem Silicium bestehenden Trägers 8 entsprechend groß, also etwa gleich der Dicke des Substrats 1 eingestellt.
  • Eine Möglichkeit der niedrig temperierten Abscheidung der SiO2-Schicht 7 und des Trägers 8 ist auch durch Glimmentladung in einem zur Abscheidung von SiO2 bzw. Si befähigten Reaktionsgas gegeben. Bei der Wahl der zu verwendenden Reaktionsgase achtet man darauf, daß diese bzw. die sich bei der Abscheidung bildenden Abgase keine nachteiligen Folgen für die bereits bestehende integrierte Halbleiterschaltung haben können. Aus diesem Grunde und auch im Interesse eines niedrigen Energieaufwandes bei der Abscheidung ist in der Regel die Anwendung von mit Inertgas verdünntem SiH4 bzw. SiH4+02 bei der Abscheidung des Trägers 8 bzw. der SiO2-Schicht 7 empfehlenswert. Die Stärke des Trägers 8 aus polykristallinem Silicium wird zweckmäßig auf 300 - 500#um, ggi. auch geringer, die Stärke der S102-Schicht 7 auf etwa 0,5 bis 2,0/um bemessen.
  • Da die zur Verfügung stehenden einkristallinen Siliciumscheiben 1 etwa eine Dicke von ca 5001um und die epitaktische Schicht 2 eine Stärke von 2 bis l51um aufweist, resultiert für die nun vorliegende und in Fig. 2 dargestellte Anordnung eine Ge samt stärke von etwa 800 bis 1000/um. Davon entfallen auf das Substrat 1 etwa 500 um Da man für die tontaktierung der Kollektorzonen 2 bzw. für buried layers nur eine Stärke der Epitaxiedicke (schon im Interesse einer Reduzierung der Kapazitäten und damit der Schaltzeiten) benötigt, müssen an der Rückseite des Substrats 1 etwa 500/um abgetragen werden. Dies geschieht auch im Interesse einer Erleichterung der Herstellung der grabenftsrmigen Vertiefungen 9 zwischen den Elementen T1 und T2.
  • Die ganzflächige Abtragung auf der Rückseite kann entweder durch Schleifen und Läppen oder durch ein anisotrop wirkendes Ätzmittel, z.B. ein HF- H202 oder KOH - H2O2-Gemisch erfolgen, wobei die Oberfläche des Trägers durch eine ätzresistente Schicht zu schützen ist. während der Abragung treten die lochartigen Vertiefungen 13 auch dann an der Rückseite des Siliciumeinkristalls 1, 2 in Erscheinung, wenn sich diese im Verlauf der vorherigen Prozesse mit Material, insbesondere SiO2, angefüllt haben.
  • Für die nun an der Rückseite des nunmehr aus dem Substratrest 1 und der epitaktischen Schicht 2 bestehenden Siliciumeinkristalls zu erzeugenden grabenförmigen Vertiefungen 9 werden inselartig die den Einzelelementen T1 und T2 der integrierten Schaltung zugeordneten Teile der Rückseite des Siliciumeinkristalls abdeckende ätzmaske aus Photolack benötigt, die durch entsprechende selektive Belichtung einer vorher auf die Rückseite aufgebrachten Photolackachicht erzeugt werden. Da die aufgebrachte Photolackschicht durchsichtig ist und die lochartigen Vertiefungen 13 auf der durch Abtragung entstandenen neuen Rückseite des Siliciumeinkristalls 1, 2 optisch (d.h. visuell bemerkbar) in Erscheinung treten, kann man die zur Erzeugung der Photolack-Ätzmasken an der Rückseite des Siliciumeinkristalls aufgebrachte Photolackschicht ohne Schwierigkeiten in einer auf die Vertiefungen 13 und damit auf die pn-Strukturen der Elemente T1 und T2 an der Vorderseite des Siliciumeinkristalls definiert justierten Weise belichten, um die aus der Photolackschicht durch Entwickeln entstehenden Photolack-Ätzmasken in definierte Lage zu den Elementen 1 und 22 zu bringen.
  • Wie bereits bemerkt, empfiehlt es sich, für die Erzeugung der grabenförmigen Vertiefungen 9 ein kristallographisch wirkendes Ätzmittel zu verwenden, so daß die Seitenwände des entstehenden Grabens gegeneinander konvergieren und ein V-förmiges Querschnittsprofil des Grabens spontan entsteht.
  • Zur Erzeugung xon Vertiefungen mit konvergierenden ebenen Begrenzungsflächen nützt man z.B. die Tatsache aus, daß die Ätzgeschwindigkeit in einem Siliciumeinkristall richtungsabhängig ist, derart, daß die Abtragungsgeschwindigkeit senkrecht zu den (lll)-Ebenen am kleinsten ist. Aus diesem Grunde lassen sich bei Verwendung entsprechend abgestimmter Ätzmittel spontan Vertiefungen erzeugen, deren vier BegrenzungsSlächen je einer der vier Scharen von (lll)-Ebenen des Siliciumgitters angehören.
  • Es ist deshalb zweckmäßig, wenn man die zur Erzeugung der grabenförmigen Vertiefungen 9 dienende Siliolumoberfläche so wählt, daß die Vertiefungen symmetrisch zur Siliciumoberfläche ausgebildet werden. Das ist bei Verwendung einer (100)-orientierten Ausgangsfläche der Fall. Es empfiehlt sich außerdem, wenn man die zur Erzeugung der grabenförmigen Vertiefungen 9 zu verwendenden und gewöhnlich rechteckig geformten inselartigen ätzmaske (und damit auch die Anordnung der pn-Übergänge an der Vorderseite des Siliciumeinkristalls, also an der Oberfläche der epitaktischen Siliciumschicht 2) derart ausrichtet, daß die Begrenzungen der Ränder der Ätzmaske parallel zu den Ebenen je einer Schar von (lll)-Ebenen liegen. Ist dann die Weite des zur Ätzung der Vertiefung 9 verwendeten Abschnitts der (100)-orientierten Siliciumoberfläche und t die zu erreichende Grabentiefe, so gilt die Bezeichnung: t < d.#2. Damit hat man eine Möglichkeit, die maximale Breite der Vertiefung 9 zu kontrollieren.
  • Die beabsichtigte Wirkung wird zudem durch bekannte kristallographische Ätzmittel erreicht, die auf verschiedener Basis beruhen. Ein häufig angewendetes Ätzmittel wird durch wässrige KOH-lösung erreicht. Im Gegensatz zur Ätzung der grabenförmigen Vertiefungen 9 kann man bei der Erzeugung der lochartigen Markierungsvertiefungen 13 ein zylindrisches Profil (z.B. mit C02-Lasern erzeugbar) verwenden. Werden jedoch V-förmige Xarkierungsvertiefungen geätzt, so können diese zur Restdickenmessung nach dem Schleifen herangezogen werden.
  • Mit Hilfe einer Photolack-Ätztechnik werden nun die grabenförmigen Vertiefungen 9 erzeugt und eine Trennung der einzelnen Elemente 21 und T2 der integrierten Schaltung soweit erreicht, daß diese nur noch über die anorganische Isolierschicht 5, die Beiterbahnen 6, die SiO2Schicht 7 und den Träger 8 aus polykristallinem Silicium miteinander in Verbindung stehen. Damit ist der aus Fig. 3 ersichtliche Zustand erreicht.
  • Die vervollständigte Anordnung ist in Fig. 4 dargestellt. Bei ihr sind die die einzelnen Elemente T1 und T2 bildenden einkristallinen Bereiche an der Oberfläche des Trägers 8 mit einer z.B. aufgesputterten Schutzschicht 10 aus anorganischem Isoliermaterial, insbesondere SiO2 abgedeckt. Es ist dabei möglich, auch auf der Rückseite der Anordnung Kontaktierungen vorzunehmen, z.B. des als Kollektoranschlußzone dienenden Subatratrestes 1 des Elements T2 über eine auf der Isolierschicht 10 aufgebrachte und die Silo7 ciumoberfläche in einem Fenster der Schicht 10 kontaktierende.
  • Leiterbahn 11. Auch die früher erzeugten Leiterbahnen 6 lassen sich an zwischen den einzelnen Elementen oder abseits dieser Elemente liegenden Stellen durch ein in der anorganischen Isolierschicht 5 erzeugtes Kontaktierungsfenster von der ehemaligen Rückseite der Anordnung aus über je einen Anschluß 12 kontaktieren.
  • Aufgabe des erfindungsgemäßen Verfahrens sind u.a. folgende Ziele: Erzeugung spannungsfester integrierter Schaltungen für Spannungsbereiche von 100 V und mehr (die Belastbarkeit ergibt sich aus der Isolationsfähigkeit der Schichten 5 und 7 sowie aus den Durchbruchs spannungen der pn-Übergänge der einzelnen Elemente T1 und T2). Um dabei kurze Schaltzeiten zu erreichen, werden vor allem die Kapazitäten zwischen den einzelnen Elementen T1 und T2 zum Substrat (das als Trägermaterial bei der fertigen Anordnung durch den polykristallinen Träger 8 ersetzt ist) erheblich gegenüber den durch die bekannten Herstallungsarten erreichten Anordnungen vermindert. Insbesondere gilt dies gegenüber integrierten Halbleiterschaltungen, deren Elemente in einem einzigen Siliciumeinkristall integriert sind, gleichgültig, welche internen Isolationsmaßnahmen im Innern des Siliciumeinkristalls dabei angewendet sind.
  • Als Ersatz für die Narkierungslöcher 13 zum Ausrichten der Photolack-Ätztechnik für die Erzeugung der grabenförmigen Vertiefungen 9 kann man die mit dem Träger 8 versehene Anordnung gemäß Fig. 2 auch vom träger her mit einer Infrarotstrahlung beleuchten, für die sowohl das polykristalline Silicium des Trägers 8, als auch die Isolierschichten 5 und 7 als auch das einkristalline Silicium im Gegensatz zu den Leiterbahnen transparent ist und die Rückseite des einkristallinen Materials mittels eines optischen Wandlers kontrollieren, der das aufgenommene Infrarotbild sichtbar macht. Eine andere Möglichkeit besteht in der Anwendung von (insbesondere weichem) Röntgenlicht.
  • 4 Figuren 9 Patentansprüche Leerseite

Claims (1)

  1. Patentansprüche 9 Verfahren zur Herstellung einer integrierten Haibleiterschaltung, bei dem zunächst die für die Entstehung der einzelnen Elemente der integrierten Schaltung erforderlichen Dotierungsverhältnisse an der ebenen Vorderseite eines Siliciumeinkristalls durch maskierte Diffusion und/oder loneniaplantation geschaffen werden, bei dem dann auf einer die Vorderseite des Siliciumeinkristalls mit Aiisnahme der einzelnen Kontaktierungsstellen bedeckenden anorganischen Isolierschicht mindestens ein Teil der inneren und äußeren Verbindungen in Gestalt von metallischen Leiterbahnen erzeugt und mit einer weiteren Isolierschicht abgedeckt werden, mittels welcher der Siliciumeinkristall mit einem die Vorderseite des Siliciumeinkristalls bedeckenden isolierenden Träger bleibend verbunden und bei dem schließlich der Siliciumeinkristall von seiner Rückseite her durch zwischen den Elementen der integrierten Halbleiterschaltung verlaufende grabenförmige Vertiefungen unter Erhaltung der Verbindungen der Elemente über die Leiterbahnen in die einzelnen Elemente aufgetrennt wird, dadurch gekennzeichnet, daß die mit den Leiterbahnen (6) versehene Vorderseite des Siliciumeinkristalls (1, 2) zunächst mit einer Siliciumdioxydschicht t7) und diese dann mit einer den Träger bildenden polykristAllinen Siliciuischicht (8) durch Abscheiden aus der Gasphase und/oder Kathodenzerstäubung abgedeckt und dann die Auftrennung des Siliciumeinkristalls Ci, 2) an der Rückseite vorgenonen wird.
    2.) Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß an der Vorderseite eines hochdotierten scheibenförmigen Siliciumeinkristalls (1) von einen Leitungstyp eine schwächer dotierte einkristalline Siliciumschicht (2) von gleichen Leitungstyp durch Epitaxie abgeschieden und auf deren nunmehr die Vorderseite des Siliciumeinkristalls (1, 2) bildenden Oberfläche die zu den einzelnen Elementen (T1, T2) der integrierten Schaltung gehörenden pn-Überginge bzw. Gruppen von pn-Übergängen nebeneinander erzeugt werden, daß dann auf einer die Vorderseite des Siliciumeinkristalls (1, 2) bedeckenden und mit Fenstern zu den einzelnen Kontaktstellen an der Vorderseite des Siliciumeinkristalls versehenen anorganischen Isolierschicht (5) die metallischen Leiterbahnen (6) erzeugt und mit dem Material der Siliciumdioxydschicht (7) sowie des aus polykristallinem Silicium bestehenden Trägers (8) abgedeckt wird und daß dann auf der Rückseite des Siliciumeinkristalls (1, 2) die grabenförmigen Vertiefungen (9) zwischen den einzelnen Elementen (T1, T2) der integrierten Halbleiterschaltung erzeugt werden.
    3.) Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nach dem Aufbringen des aus polykristallinem Silicium bestehenden Trägers (8) und vor der Erzeugung der zwischen den einzelnen Elementen (T1, T2) der integrierten Schaltung vorgesehenen grabenförmigen Vertiefungen (9) die Stärke des Siliciumeinkristalls (1, 2) gleichmäßig auf mechanische und/oder chemische Weise an der Rückseite des Siliciumeinkristalls (1, 2) reduziert wird.
    4.) Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Siliciumeinkristall (i) derart erzeugt wird, daß die Vorderseite und die zu dieser parallele Rückseite des Siliciumeinkristalls mit Je einer (100)-Ebene zusammenfallen und daß die grabenförmigen Vertiefungen (9) unter Anwendung eines kristallographisch ätzenden Ätzmittels derart präpariert werden, daß sie spontan ein V-fdrmiges Querschnittsprofil erhalten.
    5.) Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß vor der Erzeugung der die einzelnen Elemente (T1 T2) der integrierten Schaltung trennenden grabenibrmlgen Vertiefungen (9) an der Vorderseite des einkristallinen Siliciunkörpers (1, 2) tiefer als die herzustellenden Elemente reichende und in definierter Lage zu diesen befindliche Markierungslöcher (13) erzeugt, daß dann die Rückseite des Siliciumeinkristalls (1, 2) gleichfdrmig soweit abgetragen wird, daß die Markierungsldcher (13) an der Rückseite des Siliciumeinkristalls (1, 2) erscheinen und daß mit Hilfe dieser Markierungslöcher (13) die auf der Rückseite des Siliciumeinkristalls zum Zwecke der Erzeugung der grabenförmigen Vertiefungen (9) dienenden Fhotolack-Ätzmasken Justiert werden.
    6.) Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß für die Justierung der der Erzeugung der grabenförmigen Vertiefungen (9) dienenden ätzmaske Infrarotstrehlung verwendet wird, mit deren Hilfe die Struktur der an der Vorderseite des Siliciumeinkristalls (1, 2) erzeugten metallaschen Leiterbahnen (6) auf der Rückseite des Siliciumeinkristalls (1, 2) mittels eines entsprechenden optischen Wandlers sichtbar gemacht wird.
    7.) Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die nach Erzeugung der grabenförmigen Vertiefungen (9) an der Rückseite des Siliciumeinkristalls (1, 2) freiliegende Oberfläche der Rückseite des Siliciumeinkristalls (1, 2) mit einer Schutzschicht (io) aus isolierendem Material abgedeckt wird, 8.) Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die an der Rückseite des Siliciumeinkristalls (1, 2) erzeugte Schutzschicht (10) aus isolierendem Material zum Träger von das Jeweils abgedeckte Element (T2) der integrierten Schaltung kontaktierenden Leiterbahnen (ii) gemacht wird.
    9.) Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß an den nach Erzeugung der grabenfönigen Vertietungen (9) von einkristallinem Silicium befreiten Rückseiten der anorganischen Isolierschicht (5) die von ihr abgedeckten Leiterbahnen (6) stellenweise zum Zwecke des weiteren Anschlusses von der RUckseite her von der anorganischen Isolierschicht (5) befreit werden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2634593A1 (fr) * 1988-07-19 1990-01-26 Tektronix Inc Procede de traitement d'un circuit integre pour realiser un detecteur de temperature qui soit d'un seul tenant avec lui

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3453272A (en) * 1964-03-14 1969-07-01 Fujisawa Pharmaceutical Co 7-(alpha,beta-unsaturated acylamino) cephalosporanic acid and derivatives thereof
US3761782A (en) * 1971-05-19 1973-09-25 Signetics Corp Semiconductor structure, assembly and method
DE2510757A1 (de) * 1974-04-15 1975-10-23 Ibm Verfahren zum herstellen von traegersubstraten fuer hochintegrierte halbleiter-schaltungsplaettchen und durch dieses verfahren hergestellte substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3453272A (en) * 1964-03-14 1969-07-01 Fujisawa Pharmaceutical Co 7-(alpha,beta-unsaturated acylamino) cephalosporanic acid and derivatives thereof
US3761782A (en) * 1971-05-19 1973-09-25 Signetics Corp Semiconductor structure, assembly and method
DE2510757A1 (de) * 1974-04-15 1975-10-23 Ibm Verfahren zum herstellen von traegersubstraten fuer hochintegrierte halbleiter-schaltungsplaettchen und durch dieses verfahren hergestellte substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2634593A1 (fr) * 1988-07-19 1990-01-26 Tektronix Inc Procede de traitement d'un circuit integre pour realiser un detecteur de temperature qui soit d'un seul tenant avec lui

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