DE2746690A1 - Transistor-speicherzelle - Google Patents

Description

Transistor-Speicherzelle

Die Erfindung bezieht sich auf Halbleiterspeicher, und sie bezieht sich insbesondere auf eine Speicherzelle mit einem einzelnen Transistor und einem passiven Speichergebiet sowie auf Speicheranordnungen, welche Zellen dieser Art enthalten.

Eintransistor-Speicherzellen, welche von einem passiven Speichergebiet Gebrauch machen, sind bekannt, und sie sind in mehreren Patenten und anderen Literaturstellen beschriften worden. In diesem Zusammenhang wird Bezug genommen auf Gerald Kuecke u.a. "Semiconductor Memory Design and Application", S. 123 (1973) und Bruce Threewit "Memories Come of Age" in "Fairchild Journal ob Semiconductor Progre-'js", Bd. 4 No. 1, Sept./Okt. 1976, S. Eine Anordnung dieser Art ist in Fig. la der Zeichnung dargestellt, und in Fig. Ib ist die entsprechende schematische Darstellung enthalten.

Die bekannten Einrichtungen dieser Art speicherten im Regelfall ein Information^bit in der Torrn der Potentialdifferenz zwischen Gebieten a und b, wie in Fig. la dargestellt ist. Die Stärke der Ladung in diesem Kondensator entscheidet über den Sinn des Inf<rmationsbits, z.B. "1" oder "0". Das gesamte Gebiet, in dem die Information gespeichert ist, wird üblicherweise als "Speichergebiet" bezeichnet, und dies ist in Fig. la entsprechend angedeutet. Im Betrieb wird bei Anlegen oinoc geeignetes Signals an die Wcrtleitung, wie sie in Fig. Ib schernatioch gezeigt ist, der Transistor aktiviert, und die Bit leitung kann nun den Zustand der; Speichorqobiets abtasten, also die Potontia] d.if ferenz zwischen ί· und b feststellen. Im allgemeinen ist die Bitleitung mit einem Verstärker

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an einer anderen Stelle der Schaltung verbunden, und dieser verstärkt irgendwelche von der Bitleitung festgestellten Signale, so daß das verstärkte Signal, andere Punktionen in anderen Teilen der Schaltungsanordnung, in welcher sich die Speicherzelle befindet, erfüllen kann.

Es ist ein Nachteil, daß die in den Fig. la und Ib dargestellten bekannten Speicherzellen ein Übergangsgebiet (junction region) und ein Gatter (Wortleitung) erfordern, um die Bitleitung mit dem Speichergebiet elektrisch zu verbinden, wenn ein gewähltes Potential an die Wortleitung angelegt wird. Ein solches Übergangsgebiet (junction region) nimmt einen erheblichen Anteil des Oberflächenbereichs des Halbleiterplättchens ein und vergrößert in unerwünschter Weise das Ausmaß der Plättchenoberfläche, welche für die Ausbildung jeder Speicherzelle in einer aus solchen Zellen aufgebauten Speicheranordnung benötigt wird. Es wäre daher sehr erwünscht, wenn auf das Übergangsgebiet verzichtet werden könnte, da eine solche Eliminierung des Übergangsgebiets die Herstellung kleinerer Speicherzellen im Vergleich zu den gegenwärtig verwendeten Speicherzellen ermöglichen würde; der Oberflächenbereich, welcher für die Ausbildung einer solchen Speicherzellenanordnung erforderlich ist, würde in wirksamer Weise reduziert werden.

Die vorliegende Erfindung bietet den wesentlichen Vorteil, daß bei der Ausbildung von Speicherzellen gemäß der Erfindung kein Übergangsgebiet erforderlich ist, um das passive Speichergebiet mit der Bitleitung zu verbinden. Das Übergangsgebiet wird dadurch eliminiert, daß eine hinreichend dünne Schicht aus isolierendem Material zwischen sich teilweise überlappenden, aber elektrisch isolierten Schichten aus auf der Plättchenoberfläche angeordnetem leitfähigen Material verwendet wird. Durch eine geeignete Steuerung und Überwachung des Herstellungsverfahrens kann die Schicht aus Isoliermaterial, welche die beiden Schichten aus leitfähigem Material trennt, hinreichend dünn hergestellt werden,

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so daß die Halbleiteranordnung ähnlich wie eine Ladungskapplunysanordnung arbeitet. Ladung, welche in einem Potentialtopf (potential well) in dem Substrat unterhalb der Überlappung zwischen den sich teilweise überlappenden, jedoch elektrisch isolierten Schichten aus leitfähigem Material gespeichert ist, kann zu der Bitleitung in Abhängigkeit von Änderungen des Potentials auf der Schicht aus elektrisch leitfähigem Material, welches als Wortleitung dient, weitergegeben werden. In ähnlicher Weise kann Ladung in den Potentialtopf eingeschrieben werden.

Die Erfindung und Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen näher beschrieben.

Fig. la und Ib zeigen, wie bereits erwähnt, eine nach dem Stande der Technik bekannte Anordnung, wobei Fig. la die Anordnung gegenständlich und Fig. Ib schematisch zeigt.

Fig. 2a bis 2c dienen zur Erläuterung eines Verfahrens, durch welches eine bevorzugte Ausführungsform der Erfindung hergestellt werden kann.

Fig. 2d zeigt als bevorzugte Ausführungsforn· eine erfindungsgemäß aufgebaute Anordnung.

Fig. 3 zeigt schematisch eine Vierzellenanordnung mit Eintransistorzellen, welche gemäß der Erfindung aufgebaut sind.

Fig. 4a bis 4c dienen zur Erläuterung eines weiteren Verfahrens, durch welches ein Ausführungsbeispiel der Erfindung hergestellt werden kann.

Fig. 4d zeigt als weitere bevorzugte Ausführungsform eine erfindungsgernäß ausgebildete Halbleiteranordnung.

Obwohl die Halbleiteranordnung gemäß der Erfindung ohne Rücksicht auf irgendwelche speziellen Verfahren zur Ausbildung elektrisch isolierender Gebiete um jede Speicherzelle hergestellt v/erden kann, wird der Aufbau der Speicherzelle nachfolgend zur Erleichterung der Beschreibung im Zusammenhang mit einem bevorzugten besonderen Oxydisolationsverfahren beschrieben; eine nähere Beschreibung dieses Verfahrens befindet sich beispielweise in der US-PS

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3 6^0 125, welche für Douglas L. Peltzer unter der Bezeichnung "IiETiIOD OF FABRICATING INTEGRATED CIHCUITS WITH OXIDIZIiD ISOLATION AND ΤΗΠ RESULTING STRUCTURE" erteilt wurde.

Die Eintransistor-Speicherzelle grmäß der Erfindung kann unter Anwendung des in den Fig. 2a bis 2d erkennbaren Verfahrens hergestellt v/erden. Die in Fig. 2a dargestellte Struktur kann unter Anwendung der folgenden Verfahrensschritte hergestellt werden:

1. Oxydieren eines Halbleiterplättchens 21 aus p-Siliziurn zur Ausbildung eines Oxydgebietes 22.

2. Aufbringen einer Siliziumnitridschicht 23 auf die Oxydschicht 22 und selektives Entfernen derjenigen Teile der SiIiziumnitridschlcht 23, welche sich über solchen Gebieten befinden, in denen Feldoxyd-Isolationsgebiete auszubilden sind.

Um aus der in Fig. 2a dargestellten Anordnung die in Fig. 2b dargestellte Anordnung herzustellen, stehen mehrere bekannte Verfahren zur Verfugung. Vorzugsweise wird ρ Halbleitermaterial verwendet, um diejenigen Flächen des HaToleiterplättchens bzw. Substrats 21, auf welchen Feldoxyd-Isolation ausgebildet werden wird, zu dotieren. p⁺ Gebiete 20a und 20b bewirken, daß die bekannte Erscheinung der Kanalinversion an der Grenzfläche zwischen HaIbleiterplättchen 21 und Feldoxyd-Isolationsgebieten 24a und 24b nicht auftritt. Das Siliziuinhalbleiterplättchen 21 wird dann oxydiert, um die Feldoxyd-Isolationsgebiete 24a und 24b herzustellen. Das im wesentlichen ringförmige Feldoxydgebiet dient zur Isolierung der Speicherzelle gegenüber benachbarten Speicherzellen in der gleichen Anordnung. Die Siliziumnitridschicht 23 und die darunter befindliche Oxydschicht 22 v/erden anschließend von dar Oberfläche des Halbleiterplättchens 21 entfernt. Dann läßt man eine hinreichend dünne Oxydschicht 25, welche auch als Gatteroxyd 25 bezeichnet wird, auf der Oberfläche des Substrats 21 aufwachsen. Bei einer bevorzugten Ausführungsform der Erfindung hat das Gatte roy.yd 25 eine Stärke von 1000 Angstrom. Eine elektrisch leitfähig Schicht 26, vorzugsweise· polykristallines Silizium, wird dann aufgebracht und durch bekannte Verfahrensschritte selektiv entfernt,

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so daß sie gewählte Bereiche der Oberfläche des I-Ialble.Horplättchens bedeckt. Nunmehr v;ird eine Schicht aus Isoliermaterial 27, vorzugsweise Siliziumoxyd, über der Schicht 26 aufgebracht. Das Isoliermaterial 27 wird spater die Schicht 26 von anschließend ausgebildeten elektrisch leitenden Gebieten trennen, welche auf der Oberfläche des Halb]eiterplättchens aufgebracht werden. Bei bevorzugten AusfUhrungsformen der Erfindung hat das Isoliermaterial 27 eine Schichtstürke von etwa 2000 Angström.

Die in Fig. 2c dargestellte Anordnung erhält man aus der in Fig. 2b dargestellten Anordnung dadurch, daß eine zweite Schicht aus elektrisch leitfähigern Material 28, vorzugsweise polykristallinen» Silizium, aufgebracht und selektiv entfernt wird. Das leitfähige Material 28 wird das Isoliermaterial 27 teilweise überlappen, und es wird auch auf dem Gatteroxyd 25 ausgebildet. Ein (nicht dargestelltes) "Fenster" wird in Gatteroxyd 25 geöffnet, und ein Quellen/Senken-Gebiet 29 wird durch Diffusion oder in anderer geeigneter Weise in das Halbleiterplättchen 21 eingebracht. Schließlich wird eine weitere Schicht aus Oxyd 30 auf dem elektrisch leitfähigen Material 28 und um dieses Material herum ausgebildet, um das leitfähige Material 28 zu schützen und es gegenüber irgendwelchem weiteren Material, welches auf der oberen Fläche der in Fig. 2b dargestellten Anordnung ausgebildet wird, elektrisch zu isolieren.

Durch die Anwendung des beschriebenen Verfahrens kann eine Anordnung von i-Reihen und j-Spalten aus Eintransistor-Speicherzellen der in Fig. 2d dargestellten Art hergestellt werden. Die elektrische Kontaktierung gewünschter Stellen der Anordnung kann durch bekannte und übliche Mittel erfolgen. Beispielsweise kann eine Oxydschicht auf der oberen Fläche der in Fig. 2d dargestellten Anordnung ausgebildet werden, und es können Öffnungen in dem Oxyd über leitfähigem Material 28 hergestellt werden. Dann kann eine leitfähige Metall-"Wort"-Leitung entlang einer der i-Reihen durch Anwendung bekannter und üblicher Verfahren zur Kontaktierung

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der Schicht 28 in jeder gewünschten Zahl einzelner Speicherzellen ausgebildet werden. Eine "Bit"-Leitung entlang einer der j-Spalten kann dadurch hergestellt werden, daß eine entsprechende Konfigurierung von Gebiet 29 als kontinuierliches diffundiertes Gebiet ausgebildet wird, welches ein Teil jeder Zelle in der betreffenden Spalte ist.

Ein weiteres Ausführungsbeispiel der Erfindung ist in den Figuren 4a bis 4c dargestellt; das Verfahren entspricht teilweise dem anhand der Fig. 2a bis 2c beschriebenen Verfahren, und zwar ist das Verfahren das gleiche außer einer noch zu beschreibenden Variation, und es führt zu einer anderen Halbleiteranordnung gemäß der Erfindung, welche in Fig. 4d dargestellt ist. Als erstes wird bei der Herstellung die Siliziumnitridschicht 42 (entsprechend der Siliziumnitridschicht 23 in Fig. 2a) bei den Fig. 4a bis 4d während der anfänglichen Bearbeitung nicht entfernt. Die unter der ersten ScHcht aus elektrisch leitfähigem Material 45 (entsprechend dem elektrisch leitfähigen Material 26 gemäß Fig. 2b) befindliche Isolation besteht nun aus einer zusammengesetzten Schicht aus Siliziumnitrid 42, welche sich über einer Schicht aus Siliziumdioxyd 41 befindet. Durch das Verbleiben dieser Siliziumnitridschicht werden mehrere Schritte des Herstellungsverfahrens eingespart, ohne daß die Betriebseigenschaften der Anordnung nachteilig beeinflußt werden. Die zusammengesetzte Schicht wird anschließend lediglich über dem diffundierten Bit-Gebiet 48 entfernt, um die Ausbildung dieses Gebiets zu ermöglichen. Wie dargestellt, erfolgt die Kontaktierung des diffundierten Bit-Gebiets 48 durch einen Ableitmetallkontakt (sinker metal contact)50 als Alternative zu dem diffundierten Bit-Leitungskontakt, wie er im Zusammenhang mit Fig. 2d beschrieben wurde.

Die Erfindung wurde im Zusammenhang mit bestimmten Materialien und Leitfähigkeitstypen beschrieben, jedoch können im Rahmen des Fachwissens auf dem Gebiet der Halbleiterherstellung auch geeignete Änderungen vorgenommen werden, insbesondere können bei Verwendung anderer Materialien und Leitfähigkeitstypen die gleichen

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vorheilhafhen Ergebnisse erreicht werden. Beispielsweise kann bei einor alternativen Ausführungsform der Anordnung gemäß der Erfindung der Zugang zu der diffundierten Bit-Leitung dadurch hergestellt werden, daß Gatteroxyd 25 geöffnet wird und ein Ableitkontakt (sinker contact), welcher in Fig. 4d als Kontakt 50 dargestellt ist, mit einer durchlaufenden Bit-Leitung aus Metall, welche über die Oberfläche des Gatteroxyds 25 verlauft, ausgebildet wird. Bei dieser alternativen Ausführungsform wird die Wortleitung dadurch hergestellt, daß Schicht 28 mit einer durch laufenden polykristallinen Siliziumleitung ausgebildet wird. Diese Ausführungsform führt zu einer verringerten Bitleitungskapazität und ermöglicht eine dichtere Schicht. Wie bereits erwähnt, wurde bei der Beschreibung von Ausführungsbeispielen der Erfindung die Oxydisolationstechnik angewandt, jedoch können auch Verfahren anderer Art zur Isolierung einzelner Speicherzellen in einer großen Anordnung solcher Zellen mit Vorteil verwendet werden. Auch war bei der Beschreibung der Ausführungsbeispiele der Erfindung vorgesehen, daß ein p-Siliziumsubstrat und eine n-Bitleitung verwendet wurden; demgegenüber können auch Materialien vom entgegengesetzten Leitfähigkeitstyp bei der Herstellung der Anordnung gemäß der Erfindung verwendet werden.

In Fig. 3 ist eine Vierzellen-Anordnung mit Einzeltransistorzellen gemäß der Erfindung schematisch dargestellt. Diese Anordnung gibt einen Anhalt für die Verbindung der einzelnen Zellen, und sie kann sinngemäß auf jede gewünschte Zahl von i Reihen von Wortleitungen und j Spalten von Bit-Leitungen erweitert werden. Aus Fig. 3 ist erkennbar, daß die Wahl einer beliebigen Wortleitung, z.B. i_?, und einer beliebigen Bitleitung, z.B. j^, zum Auffinden derjenigen Information führt, welche in einer einzigen Speicherzelle gespeichert ist, im vorliegenden Fall also S. . . Obwohl das Anlegen des entsprechenden Signals an die Wortleitung i^> erlaubt, daß eine beliebige Zahl von Bitleitungen abgetastet wird, um die in einer beliebigen Zahl von Speicherzellen gespeicherte Information festzustellen, kann ein

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selektiver* Abtasten der verschiedenen Bitleiturigon zweckmäßig sein, um lediglich diejenige Information zu erhalten, welche in einer einzelnen Speicherzelle gespeichert ist. In bekannter Weise kann dieses Vorgehen sinngemäß umgekehrt auch zur Speicherung von Informationen in einer einzelnen Speicherzelle angewandt werden.

Gemäß der Erfindung aufgebaute Halbleiteranordnungen bieten wesentliche Vorteile gegenüber den bisher bekannten Anordnungen, da sie eine beträchtliche Verringerung des Halbleiter-Oberflächenbereichs ermöglichen, welcher für die Herstellung einer einzigen Speicherzelle erforderlich ist. Diese Verringerung des benötigten Flächenbereichs wird erreicht durch die Eliminierung das bisher erforderlichen Übergangsgebiets, welches verwendet wurde, um das passive Speichergebiet mit der Bitleitung zu verbinden. Die Verwendung der elektrisch isolierten, jedoch teilweise überlappenden Schichten aus leitfähigem Material und das Arbeitsprinzip von Ladungskopplungsanordnungen ermöglicht, daß elektrische Signale von dem Speichergebiet zur Bitleitung und ungekehrt gelangen können, ohne daß ein Übergangsgebiet erforderlich ist.

Durch die Eliminierung eines Übergangsgebiets können Speicherzellen mit kleineren Einzel transistoren hergestellt werden, so daß die Speicherfähigkeit, welche herstellungstechnisch in einem vorgegebenen Bereich eines Halbleiterplattchens untergebracht v/erden kann, wesentlich erhöht ist. Durch die Verringerung des fur eine Zelle notwendigen Flächenbedarfs wird die Herstellung größerer und schnellerer Speicher für Datenverarbeitungsanlagen ermöglicht.

Einige wesentliche Gesichtspunkte der Erfindung werden nachfolgend zusammengefaßt:

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Eine Eintransistor-.'Jpeicherzel le enthält zwei elektrisch isolierte, aber sich teilweise überlappende Gebiete aus leitfähigem Material, so daß bei dem Transistor die Steuerung und Überwachung der Speicherung von Ladung in einem passiven Speicherkondensator, welcher mit der Speicherzelle zusammenarbeitet, möglich ist, und es wird eine ixj-Anordnung aus den Speicherzellen aufgebaut, wobei eine erste Verbindungsanordnung in einer gewählten Reihe als Wortleitung und eine zweite Verbindungsanordnung in einer gewählten Spalte als Bitleitung vorgesehen ist.

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Claims (11)

1. k..tue l·::!ükiuECίi ''. rJisC'HtS; i-uiü uüL.i Sü

   fEt and Instrument
   Corporation
   454 Elli..s Street *
   Mountio.n View, California 94040, VStA F 7722

   Ansprüche

   Iy Halbleiteranordnung, bei der ein l-ialbleitcr-Siliziiuasubstrat mit einrvrs gewählten Lei tiühigk^itstyp eine.· erste Fläche, ein auf eier ersten Fläche angeordnetes erstes Gebiet aus Isoliermaterial, eino auf gewählten Teilen des ernten Gebiets aus Isoliermaterial angeordnete ersta Schicht aus elektrisch leitfähigem Material und ein auf der ersten Schicht angeordnetes zweites Gebiet aus Isoliermaterial srur elektrischen Trennung der ersten Schicht sowohl gegenüber darauf befindlichem als auch benachbartem Material aufweist, gekennzeichnet durch

   eine zweite Schicht aus elektrisch leitfahigem Material, welche teilweise auf dem ersten Gebiet aus Isoliermaterial und teilweise auf dem zweiten Gebiet aus Isoliermaterial angeordnet ist, wobei die zweite Schicht an keiner Stelle mit der ersten Schicht Kontakt bildet,

   und ein Gebiet, dessen Leitfähiykeitstyp des Materials dem des Substrats entgegengesetzt ist und welches in dem Substrat an der ersten Oberfläche und an einem gewählten Teil des ersten Gebiets aus Isoliermaterial angeordnet ist, wobei der gewählte Teil des ersten Gebiets an einem Teil der Peripherie der zweiten Schicht angeordnet ist.
2. 2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Oberfläche im wesentlichen planar ist.
3. 3. Halbleiteranordnung n;jch Anspruch 1, dadurch gekennzeichnet, daß das erste Gebiet auß Isoliermaterial eine Schicht aus Siliziumhltrid enthält, welche.auf einer Schicht aus Siliziur.idioxyd

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4. 4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schicht und eile zweite Schicht polycristalline·: Silizium enthalten, und «laß etas erste Gebiet aus Isoliermaterial und dar» zweite Gebiet aus Isoliermaterial Siliziuiadioxyd enthalt on.
5. 5. Halbleiteranordnung nach Anspruch 4, dadurch cjokennzeichnet, daiS das Substrat den p-Leitfähigkeitütyp hat.
6. 6. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Substrat äe.n n-Leitfähigkoitstyp hat.
7. 7. Gruppe von Halbloiteranordnungen nach einem der Ansprüche 1 bis 6, welche i Reihen und j Spalten enthält und in einem einzigen Substrat ausgebildet ist, dadurch gekennzeichnet, daß alle zweiten Schichten aus elektrisch leitfähigem Material der Anordnungen in gewählten Reihen der i Reihen durch eine erste Verbindungseinrichtung elektrisch so verbunden sind, daß sie eine Wortleitung bilden,-und alle Gebiete aus Material des entgegengesetzten Leitfähigkeitstyps des Substrats aller Anordnungen in gewählten Spalten der m-Spalten durch eine zweite Verbindungseinrichtung elektrisch so verbunden sind, daß sie eine Bitleitung bilden.
8. 8. Gruppe nach Anspruch 7, dadurch gekennzeichnet, daß die erste Verbindungseinrichtung eine Metalleitung ist, während die zweite Verbindungseinrichtung dadurch hergestellt ist, daß jeden Gebiet entgegengesetzten Leitfähtgkeitstyps in jeder Anordnung derart herausgeführt ist, daß es Kontakt bildet mit dem entsprechenden Gebiet in jedem der benachbarten Strukturen in der Spalte.
9. 9. Gruppe nach Anspruch 0, dadurch gekennzeichnet, daß daa Substrat den p-Leitfähigkeitstyp hat.

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10. 10. Grupp«; r.i-xh Anspruch 8, dadurch <;.]rke.>iinzeichni^jt , daß ti as¹ Substrat ei· η ι !-Lt.· 5 ti c<hi rjkfvifcstyp hat.
11. 11. Gruppe nach Anspruch 7, dadurch gekennzeichnet, dr.ß
    dir- err.t« Vorb.lndungrjcinrichtuny eine durchgehendem Schicht aus polyk'.i ytal 15-iioiri iiil.izium ist, v/ährruid di'.-i zweite Verbindunyneinrichtunq ein Metall niter ist»

    BAD ORIGINAL