DE2742935B2 - Nichtflüchtiger Langzeitspeicher - Google Patents
Nichtflüchtiger LangzeitspeicherInfo
- Publication number
- DE2742935B2 DE2742935B2 DE2742935A DE2742935A DE2742935B2 DE 2742935 B2 DE2742935 B2 DE 2742935B2 DE 2742935 A DE2742935 A DE 2742935A DE 2742935 A DE2742935 A DE 2742935A DE 2742935 B2 DE2742935 B2 DE 2742935B2
- Authority
- DE
- Germany
- Prior art keywords
- electrode
- substrate
- insulating layer
- memory according
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007774 longterm Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 63
- 239000004065 semiconductor Substances 0.000 claims description 38
- 230000015654 memory Effects 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000002800 charge carrier Substances 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 230000007787 long-term memory Effects 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 230000001419 dependent effect Effects 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 2
- 101150061776 Kcnip3 gene Proteins 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/005—Arrangements for selecting an address in a digital store with travelling wave access
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
Die Erfindung bezieht sich auf einen nichtflüchtigen Langzeitspeich<;r für schnell aufeinanderfolgende
Signale, mit zwei Hufeinanderfolgenden Stufen, von denen die zweite ?ls MIIS (Metall-Isolator-Isolator-Halbleiter)-Eleme'it
ausgebildet ist.
Ein solcher Lanftzeitspeicher ist aus IEEE Journal of Solid-State Circuits, Bd. SC-9, Nr. 3, Juni 1974,
S. 148 bis 150, bekannt. Damit ist es möglich, eine Information während einer sehr langen Zeitdauer
(beispielsweise für mehrere Monate) aufzubewahren. Andererseits werden oft Speicher benötigt, die eine
ausreichend kurze Schreibzeit für die Speicherung schneller Signale aufweisen. Vorzugsweise soll ein
solcher Speicher energieunabhiingig sein, d. h. seinen Inhalt beibehalten, wenn die Versorgungsspannung
abgetrennt wird. 13ei der bekannten Anordnung ist die erste Stufe eine Ladungsschiebeschultung, deren
Arbeitsgeschwindigkeit gering ist. Auch andere Festkörper-Speichersysteme, die energieunabhängig und
dauerhaft speichern können, beispielsweise MNOS-Strukturen (Metall-Nitrid-Oxid-Halbleiter-Struktu-
~> ren), sind im allgemeinen für schnelle Signale, beispielsweise
in der Größenordnung von Nanosekunden, aufgrund ihrer sehr langen Schreibzeiten nicht
oder nur eingeschränkt verwendbar.
Aufgabe der Erfindung ist es, einen nichtflüchtigen ι» Langzeitspeicher zu schaffen, der sich zur Speicherung
sehr schnell aufeinanderfolgender Signale bzv.·. von Signalen äußerst kurzer Dauer eignet.
Diese Aufgabe wird durch einen nichtflüchtigen Langzeitspeicher der eingangs genannten Art gelöst,
ι ϊ der gemäß der Erfindung dadurch gekennzeichnet ist. daß die erste Stufe wenigstens ein Halbleitersubstrat
aufweist, auf dem wenigstens ein Übergang gebildet ist, der zwei Teile enthält, wobei das zu speichernde
Signal an die beiden Teile des Übergangs einerseits und das Substrat andererseits angelegt ist. daß durch
die beiden Teile des Überganges jeweils eine Raumladungszone in dem Substrat erzeugbar ist und diese
beiden Teile auf dem Substrat derart angeordnet sind. daß zwischen den Raumladungszonen ein von diesen
2'> begrenzter Kanal gebildet ist, dessen Breite von der Größe des Signals abhängig ist, und daß das MIIS-Element
durch ein konstantes Potential polarisierbur ist, das an den Kanal anlegbar ist. wobei die von dem
MIIS-Element gespeicherte elektrische Ladung, die «ι das Signal darstellt, durch die Breite des Kanals steuerbar
ist.
Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. Es zeigt
Fig. 1 a, 1 b und 1 c Ausführungsformen des in der Γ) erfindungsgemäßen Speichervorrichtung verwendeten
MIIS-Elements,
Fig. 2a und 2b eine erste Ausführungsform der Speicheranordnung nach der Erfindung,
Fig. 3 eine gegenüber der Ausführung von Fig. 2 ■40 abgeänderte Ausführungsform,
Fig. 4a und 4b eine zweite Ausführungsform der erfindungsgemäßen Speichervorrichtung.
Fig. 5 eine dritte Ausführungsform der erfindungsgemäßen
Speichervorrichtung.
4) Fig. 6a und 6b eine vierte Ausführungsform der
erfindungsgemäßen Speichervorrichtung, bei der von elastischen Oberflächenwellen Gebrauch gemacht
wird.
In den verschiedenen Figuren sind für gleiche EIe-)0
mente gleiche Bezugszeichen verwendet.
Die Fig. 1 a, 1 b und 1 c zeigen Ausführungsformen eines MIIS-Elements.
Bekanntlich besteht eine MUS-Struktur aus einer . Metallschicht, die von einer Isolierschicht bedeckt ist.
■» die ihrerseits mit einer zweiten, sehr dünnen Isolierschicht
(mit einer Dicke in der Größenordnung einiger Vielfachen von K)A) überzogen ist, und schließlich
einer Halbleiterschicht.
In Fig. 1 a ist ein Siliziumsubstrat 1 dargestellt, das
«ι mit einer dünnen Oxidschicht 2 überzogen ist. auf die
eine die erste Isolierschicht bildende Siliziumnitridschicht 3 und schließlich eine Metallschicht 4 aufgebracht
sind. Auf diese Weise ergibt sich eine Struktur. die "in Sonderfall der MI IS-Struktur ist und unter der
b5 Bezeichnung MNOS-Struktur, d. h. Metall-Nitrid-Oxid-Halbleiter-Struktur
bekannt ist.
Eine andere Möglichkeit ist in Fig. 1 b dargestellt. Hin Siliziumsubstrat 7 ist mit einer dünnen Silizium-
oxid-Schicht 8 überzogen, in der mittels Ionenimplantation
eine Haftstellenzone 6 für Ladungsträger geschaffen wird, deren Tiefe von der Energie der implantierten
Ionen so gesteuert ist. daß die Oxiddicke zwischen der Zone 6 und dem Siliziumsubstrat 7 gering
ist. Die Siliziumoxidschicht 8 ist dann mit einer Metallschicht 5 bedeckt. Das Siliziumsubstrat 7 kann
beispielsweise aus polykristallinem Silizium bestehen, das mit P-Störstoffen dotiert ist.
Eine dritte Möglichkeit ist in Fig. Ic dargestellt.
Dabei wird ein sehr stark dotiertes Siliziumsubstrat 9 oxidiert (Schicht 8), worauf Ionen mit sehr geringer
Energie implantiert werden, die eine Haftstellenzone 10 für die Ladungsträger erzeugen, die sich nahe bei
der Oberfläche der Oxidschicht 8 befinden. Anschließend ist eine Halblcitcrschicht 11, beispielsweise aus
p-leitendem polykristallinem Silizium, aufgebracht. Das Silizium 9 spielt hier die Rolle der Metallschichten
4 und 5 der zuvor beschriebenen Figuren.
Bezüglich der Arbeitsweise einer MUS-Struktur sei daran erinnert, daß beim Anlegen einer bezüglich des
Halbleiterkörpers positiven Spannung an das Metall aus dem Halbleiterkörper kommende Elektronen die
dünnste Isolierschicht auf Grund des Tunnel-Effekts durchlaufen und an der Grenzfläche der zwei Isolierschichten
(im Falle von Fig. la) oder in der Ionenimplantationszone (im Fall der Fig. 1 b und Ic) festgehalten
werden. Die auf diese Weise erzielte Speicherung wird während einer sehr langen Zeitdauer in der
Größenordnung von Jahren aufrechterhalten. Die Löschung kann beispielsweise durch Anlegen einer entgegengesetzt
gepolten Spannung bewirkt werden.
Die in Fig. 2a im Schnitt dargestellte Vorrichtung besteht nacheinander aus folgenden Einzelelementen:
- einem Halbleitersubstrat 12, beispielsweise aus n-leitendcm Silizium, dessen untere Fläche einen
elektrischen Anschlußpunkt B bildet;
- einer ersten, beispielsweise aus Siliziumoxid bestehenden Isolierschicht 13. die die obere Fläche
des Halbleitersubstrats 12 mit Ausnahme der von einer Metallisierung 15 abgedeckten Zonen
bedeckt, die mit dem Halbleitersubstrat 12 einen Schottky-Übergang und somit eine Potentialsperre
mit der Grenzfläche bilden; zwischen den Schottky-Ubergängen 15 ist eine Zone 21 gebildet,
die eine Haftstellenzone für die Ladungsträger bildet, wie beispielsweise in den Fig. 1 b und
Ic beschrieben wurde; in Fig. 2a sind zwei Schottky-Übergänge 15 dargestellt, die punktartig
ausgebildet sein können oder beispielsweise zur Bildung eines Quadrats nach Fig. 2 b miteinander
verbunden sein können;
- Elektroden 16, die jeweils einen Schottky-Übergang 15 und die angrenzende Oxidschicht 13 bedecken;
- einer Elektrode 19 auf der Isolierschicht 13 zwischen zwei Elektroden 16 ohne Kontakt mit diesen;
die Elektrode 19 bildet einerseits einen Anschlußpunkt G1 und andererseits mit der
Isolierschicht 13, der Zone 21 und dem Halbleitersubstrat 12 ein MIIS-Element;
- einer zweiten Isolierschicht 14, die die gesamte Oberfläche der Vorrichtung bedeckt;
- Elektroden 18, die jeweils am Ort jeder Elektrode 16 auf der Isolierschicht 14 angebracht sind
und einen Anschlußpunkt A bilden;
- einer Elektrode 20, die am Ort jeder Elektrode 19 ohne Kontakt mit den Elektroden 18 auf der
Isolierschicht 14 angebracht ist und einen Anschlußpunkt G bildet.
In Fig. 2bist in einer Draufsicht eine mögliche Anordnung
der verschiedenen Elektroden dargestellt. "' Die im wesentlichen quadratisch ausgebildete Elektrode
20 befindet sich in der Mitte, und sie ist von der Elektrode 18 umgeben. Die Isolierschicht 14 erscheint
zwischen den Elektroden 18 und 20 und am Rand der Elektrode 18.
Im Betriebszustand wird das zu speichernde Signal V1 zwischen die Anschlußpunkte A und B angelegt.
Wenn seine Polarität passend ist, bewirkt sie eine Anhäufung elektrischer Ladungen an den Elektroden 16
der Schottky-Dioden, die bei Beendigung des Signals Vs dort momentan gespeichert bleiben, und die Dioden
in Sperrichtung vorspannen, so daß im Halbleiterkörper 12 unter den Übergängen eine Raumladungszone
17 erzeugt wird. Die Abmessungen der Raumladungszone 17 sind somit um so größer, je
-" zahlreicher die gespeicherten Ladungen sind, also je
größer die Amplitude des Signals Vs ist. Zwischer
zwei Übergängen 15, an die das gleiche Signal V1 angelegt
worden ist, ergibt sich auf diese Weise ein Kanal 22, dessen Breite (a) vom Signal Vs abhängt. Dies
2"> stellt die erste Phase der Speicherung dar.
Die zweite Phase ergibt sich durch Anlegen einei Potentialdifferenz V1 zwischen die Anschlüsse G und
B, wobei Vc am Anschlußpunkt G größer als VB am
Anschlußpunkt B ist, wenn das Substrat 12 aus n-lei-
J" tendem Silizium besteht. Daraus ergibt sich ein Strom,
der in die Haftstellenzone 21 Ladungen überträgt, wc sie gespeichert werden, was mit einer Ladungsmenge
erfolgt, die von der Breite (a) des Kanals 22 und folglich
von der Amplitude des Signals K abhängt.
i' Das Lesen erfolgt zwischen dem Substrat (Anschlußpunkt
S) und der potentialmäßig nicht festgelegten und nur dem Lesen dienenden Elektrode 1?
(Anschlußpunkt G1) beispielsweise mit Hilfe eines MOS-Feldeffekttransistors, dessen Gate-Elektrode
mit dem Anschlußpunkt G1 verbunden ist.
Bei einer anderen Einsatzform dieser Vorrichtung kann eine binäre Wirkungsweise erhalten werden, bei
der
- für ein Signal V1 mit dem Wert 0 die Raumla-J>
dungszonen (17) sehr klein sind und zahlreiche
Ladungen in der Zone 21 gespeichert sind;
- für ein Signal Vs mit einem von 0 verschiedenen
Wert die Raumladungszonen (17) sich überlappen, d. h. a = 0, und keine Ladung vom Silizium
'" zur Haftstellenzone 21 gelangt; dies kann durch
die Wahl der Amplitude des Signals Vs abhängig
vom Abstand der Dioden 15 erhalten werden.
Fig. 3 zeigt eine gegenüber Fig. 2 abgeänderte Ausführungsform, in der der zum Lesen verwendete
MOS-Feldeffekttransistor in die Vorrichtung integriert ist.
In dieser Figur sind die folgenden Einzelelemente zu erkennen:
bo - das Halbleitersubstrat 12;
bo - das Halbleitersubstrat 12;
- die Isolierschicht 13, die das Substrat 12 mil Ausnahme der Abschnitte 15 bedeckt, die zui
Bildung von Schottky-Ubergängen metallisier sind;
b5 - eine Elektrode 23, die jeden Schottky-Überganj
15 bedeckt und so verlängert ist, daß auf jedei Seite der Vorrichtung ein Anschluß 25 bzw. 2(
entsteht;
- eine einzelne Elektrode 19 auf der Isolierschicht 14 zwischen den Schottky-Ubergängen 15, die
den Anschluß G des MIIS-Elements bildet, das wie zuvor von den Elementen 12, 21, 13 und
19 gebildet ist;
- eine Isolierschicht 24, die die Elektroden 23 am Ort der Schottky-Übergänge 15 bedeckt;
- Elektroden 18, die auf der Isolierschicht 24 am Ort der Schottky-Übergänge 15 gebildet sind
und den Anschlußpunkt A bilden;
- Schalter T, T1 und T1, die an den Anschlüssen A,
25 bzw. 26 angebracht sind.
Es sei bemerkt, daß in diesem Fall die Schottky-Übergänge 15 nicht miteinander verbunden sein dürfen.
Der Speichervorgang erfolgt mit seinen zwei Phasen in der zuvor beschriebenen Weise bei geöffneten
Schaltern T1 und T2 und bei geschlossenem Schalter
T.
Beim Lesen spielen die Schottky-Dioden 15, die der kurzzeitigen Speicherung von Ladungen während
der ersten Phase dienen, die Rolle der Source- und Drain-Elektroden eines MOS-Feldeffekttransistors,
dessen Gate-Elektrode von der Elektrode 19 gebildet ist. Das Lesen erfolgt zwischen der Source-Elektrode
und der Drain-Elektrode dieses Transistors über die Elektroden 23 bei geschlossenen Schaltern 7", und T2
und offenem Schalter T auf Grund der Leitung zwischen diesen Dioden, die natürlich von der in der Zone
21 gespeicherten Ladungsmenge abhängt. Die Gate-Elektrode G kann gegebenenfalls vorgespannt sein.
In Fig. 4a ist eine zweite Ausführungsform der erfindungsgemiLßen
Vorrichtung dargestellt, während Fig. 4b eine Variante dieser Ausführungsform darstellt.
Die Vorrichtung von F i g. 4 a besteht aus einem isolierenden oder halbleitenden Substrat 30, beispielsweise
aus Galliumarsenid, da mit einer dünnen aktiven Halbleiterschicht 31 bedeckt ist, die aus epitaktisch
auf dem Substrat aufgebrachtem Galliumarsenid bestehen kann. Die Schicht 31 bildet den Anschlußpunkt
B. Sie ist an ihren Enden mit zwei Elektroden 32 und 33 überzogen, die die Source-Elektrode 5
bzw. die Drain-Elektrode D eines Feldeffekttransistors bilden, dessen Gate-Elektrode von einer Gruppe
von Elementen 34 bis 42 gebildet ist.
Die zusammengesetzte Gate-Elektrode dieses Transistors enthält zwei Metallschichten 34 und 37,
die mit der Halbleiterschicht 31 durch eine Isolierschicht 40 getrennte Schottky-Übergänge bilden. Jede
der Elektroden 34 und 37 ist nacheinander mit einer Isolierschicht 35 bzw. 38 und einer Elektrode 36 bzw.
39 überzogen; die Elektroden 36 und 39 sind mit dem gleichen Anschlußpunkt A verbunden. Die Isolierschicht
14 enthält nahe der Halbleiterschicht 31 eine Haftstelienzone 41 für die Ladungsträger; sie ist von
einer Elektrode 42 (Anschlußpunkt G2) bedeckt, die mit den zuvor genannten Elektroden nicht in Kontakt
steht. Die Gruppe der Elemente 31, 41, 40 und 42 bildet eine MllS-Struktur.
Die Elektroden 34 und 37 können ohne Kontaktverbindung miteinander ausgebildet sein, oder sie
können in einer entsprechenden Weise wie in Fig. 2b so miteinander verbunden sein, daß ein Quadrat entsteht.
Das gleiche gilt für die Schichten 35, 36, 38 und 39, die sie bedecken.
Die zwei Schreibphasen stimmen mit den zuvor beschriebenen Schreibphasen überein. Dies bedeutet,
daß zwischen die Anschlußpunkte A und B das Signal V1 angelegt wird; nach der Unterbrechung dieses Signals
sind unter den Elektroden 34 und 37 Raumladungszonen 43 bzw. 44 gebildet, die die Breite (a)
eines Leiterkanals 45 festlegen. Bei der zweiten Speicherphase wird zwischen den Anschlußpunkt G2 und
den Anschlußpunkt B eine Spannung Vt angelegt,
damit eine von der Breite α und somit vom Signal V5
abhängige Ladungsmenge in die Zone 41 übertragen
ίο wird.
Das Lesen der auf diese Weise abgespeicherten Information erfolgt mittels der Leitung zwischen der
Soarce-Elektrode S und der Drain-Elektrode D des Feldeffekttransistors, wobei der Leiterkanal dieses
Transistors in der Nähe der Grenzfläche 30 bis 31 lokalisiert ist und die Kanalbreite von der in der Zone
41 gespeicherten Ladungsmenge abhängt.
In Fig. 4b ist eine bezüglich Fig. 4a abgewandelte Ausführungsform dargestellt, die bezüglich der
Gate-Elektrode des Feldeffekttransistors vereinfacht ist.
Die Gate-Elektrode wird dabei von den zwei durch eine sie bedeckende Isolierschicht 46 getrennten
Schottky-Ubergängen 34 und 37 und einer auf der Isolierschicht 46 (Anschlußpunkt G3) aufgebrachten
Elektrode 47 gebildet. Die Isolierschicht 46 enthält die Haftstellenzone 41 für die Ladungsträger nahe bei
der Halbleiterschicht 31 zwischen den Schottky-Ubergängen 34 und 37.
jo Bei dieser Anordnung werden die Anschlußpunkte A und G2 der zuvor beschriebenen Figur an
einem einzigen Anschlußpunkt G3 verbunden, an den das Signal V], dann die Schreibspannung Ve der zweiten
Phase und gegebenenfalls eine Gate-Vorspannung
j) zum Lesen angelegt werden.
In Fig. 5 ist eine dritte Ausführungsform der erfindungsgemäßen Speichervorrichtung dargestellt, die
bistabil arbeitet.
In dieser Figur ist das isolierende oder halbleitende Substrat 30 zu erkennen, das mit einer aktiven Halbleiterschicht
31 bedeckt ist, an dessen Enden die die Source-Elektrode S und die Drain-Elektrode D eines
Feldeffekttransistors bildenden Elektroden 32 und 33 angebracht sind.
Bei dieser Ausführungsform besteht die Gate-Elektrode des Transistors aus einer Metallschicht 49,
die zusammen mit der Halbleiterschicht 31 einen Schottky-Übergang (Anschlußpunkt G4) bildet, einer
die Metallschicht 49 teilweise bedeckenden Isolierschicht 50 sowie einer die Isolierschicht 50 bedeckenden
und einen Anschlußpunkt G5 bildenden Elektrode 51.
Es ist bekannt, daß bei einem Feldeffekttransistor mit Schottky-Gate-Elektrode eine bistabile Arbeits-
weise erhalten werden kann. Der Übergang von einem ersten Leitungszustand des Transistors in einen zweiten
Zustand und umgekehrt kann dadurch erhalten werden, daß an die Gate-Elektrode ein Signal angelegt
wird, dessen Amplitude einen gewissen Schwellenwert überschreitet. Eine solche Arbeitsweise ist
insbesondere in der Zeitschrift »Applied Physics Letters«, Band 25, Nr. 9 vom 1. November 1971 in dem
Aufsatz »Bistable Switching on gallium arsenide Schottky gate field-effect transistors«, Seiten 510 und
folgende beschrieben. Diese Wirkung steht mit der Existenz von Haftstellen an der Grenzefläche 48 zwischen
der Metallschicht 49 und der Halbleiterschicht 31 im Zusammenhang, also mit Haftstellen, die wäh-
rend der Bildung des Schottky-Ubergangs geschaffen wurden.
Die erste Speicherphase erfolgt durch Anlegen des Signals V1 zwischen die Gate-Elektrode G5 und die
Source-Elektrode S oder den Anschlußpunkt 5. Wenn das Signal V1 nicht mehr anliegt, ist die
Schottky-Diode in Sperrichtung vorgespannt; die Gate-Elektrode des Transistors ist dabei auf einen
Wert vorgespannt, der größer als der oben erwähnte Schwellenwert sein soll, damit in einer zweiten Phase
eine Zustandsänderung des Transistors hervorgerufen werden kann. Wenn das Signal V1 den Wert 0 hat,
findet die Zustandsänderung nicht statt.
Für den Fall, daß das zu speichernde Signal V1 ein
kleines Signal ist, kann ihm eine Vorspannung hinzugefügt werden, oder es kann während der zweiten
Phase an die Elektrode G5 ein zusätzliches Schreibsignal
angelegt werden.
Das Lesen erfolgt durch Feststellen des Leitungszustandes der Halbleiterschicht 31 zwischen der
Source-Elektrode S und der Drain-Elektrode D.
Das Löschen erfolgt dadurch, daß durch die Gate-Elektrode mittels der Elektrode G4 ein ausreichender
Strom geleitet wird.
In den Fig. 6a und 6b ist eine weitere Ausführungsform der erfindungsgemäßen Vorrichtung dargestellt,
mit deren Hilfe ein von elastischen Oberflächenwellen mitgeführtes Signal gespeichert werden
kann.
Diese Ausführungsform enthält:
- ein piezoelektrisches Substrat 29, auf dessen Oberfläche sich Züge elastischer Wellen V1 ausbreiten
können, die die zu speichernde Information respräsentieren;
- eine die untere Fläche des Substrats 29 bedekkende
ebene Elektrode 30, die einen Anschlußpunkt D bildet, wenn die elastischen Wellen die
obere Fläche durchlaufen,
- ein Halbleitersubstrat 12, das beispielsweise aus η-leitendem Silizium besteht und gegenüber der
oberen Fläche des Substrats 29, jedoch ohne Kontakt mit dieser angebracht ist und dabei einen
Anschlußpunkt C bildet.
Die untere Fläche des Substrats 12 ist mit einer beispielsweise aus Siliziumoxid bestehenden Isolierschicht
13 bedeckt, in der eine Matrix aus von einer Metallschicht 15 bedeckten Zonen vorhanden ist, damit
mit dem Substrat 12 Schottky-Übergänge entstehen. Die Metallschichten 15 sind mit Metallkontakten
28 überzogen, die nicht über die Isolierschicht 13 reichen. Zwischen diesen Metallkontakten 28 ist ohne
Kontakt mit ihnen eine Gate-Elektrode 27 aus polykristallinem Silizium angebracht. Schließlich ist wie
zuvor in der Isolierschicht 13 eine Haftstellenzone 21 für die Ladungsträger zu erkennen, die sich nahe der
Oberfläche des Substrats 12 befindet; auf diese Weise werden vom Substrat 12, der Isolierschicht 13, der
Haftstellenzone 21 und der Gate-Elektrode 27 gebildete MHS-Strukturen erhalten.
ι« In Fig. 6b ist eine Draufsicht auf die untere Fläche
des Substrats 12 dargetsellt, in der die beispielsweise quadratischen Metallkontakte 28 zu erkennen sind,
die von der Gate-Elektrode 27 umgeben und von dieser durch die Isolierschicht 13 getrennt sind.
Im Betrieb wird während der ersten Phase der Speicherung zwischen die Punkte C und D ein Schreibimpuls
angelegt; die Anwesenheit der elektrischen Welle V1 bewirkt in jeder Schottky-Diode die Speicherung
einer von dem der Welle zugeordneten elektrischen Feld abhängigen Ladungsmenge und somit die Erzeugung
einer Raumladungszone 17 unterhalb jeder Diode, deren Größe vom Signal K, abhängt. Die
Raumladungszonen 17 erzeugen zwischen sich einen Kanal 22, dessen Breite (a) vom Signal V1 abhängt.
Bei der zweiten Phase der Speicherung wird an die Gate-Elektrode 27 im gewählten Beispiel eine positive
Spannung Vt angelegt, damit die Ladungsträger (hier die Elektronen) vom Substrat 12 in die Haf tstel-
jo lenzone 21 wandern können, in der sie gespeichert
werden; dies erfolgt hinsichtlich der Ladungsmenge abhängig von der Breite des Kanals 22 und somit vom
Signal V1.
Es sei bemerkt, daß der spezifische Widerstand der
Gate-Elektrode 27 groß genug sein muß, damit die Fortpflanzung der akustischen Welle nicht beeinflußt
wird; er muß jedoch auch genügend niedrig sein, damit die zur Errichtung einer Potentialdifferenz zwischen
ihr und dem Halbleitersubstrat 12 erforderliche Zeit klein gegenüber der Dauer der Speicherung der Ladungen
in den Dioden ist.
Das Lesen erfolgt zwischen den Punkten C und D in der folgenden Weise: Auf die Oberfläche des Substrats
29 wird eine zweite elastische Welle, die Lesewelle, geschickt, die zwischen den Anschlußpunkten
C und D eine elektromotorische Kraft induziert, deren Amplitude von der Anzahl der gespeicherten
Ladungen abhängt.
Das Löschen erfolgt durch Anlegen einer (hier negativen) Gegenspannung an die Gate-Elektrode 27.
Hierzu 3 Blatt Zeichnungen
Claims (18)
1. Nichtflüchtiger Langzeitspeicher für schnell aufeinanderfolgende Signale, mit zwei aufeinanderfolgenden
Stufen, von denen die zweite als MIIS (Metall-Isolator-Isolator-Halbleiter)-Element
ausgebildet ist, dadurch gekennzeichnet, daß die erste Stufe wenigstens ein Halbleitersubstrat
(12) aufweist, auf dem wenigstens ein Übergang gebildet ist, der zwei Teile enthält, wobei
das zu speichernde Signal (V5) an die beiden Teile des Überganges einerseits und das Substrat
(12) andererseits angelegt ist, daß durch die beiden Teile des Überganges jeweils eine Raumladungszone
(17) in dem Substrat (12) erzeugbar ist und diese beiden Teile auf dem Substrat (12)
derart angeordnet sind, daß zwischen den Raumladungszonen (17) ein von diesen begrenzter Kanal
(22) gebildet ist, dessen Breite (α) von der Größe des Signals (Vs ) abhängig ist, und daß das
MIIS-Element durch ein konstantes Potential ( Vt )
polarisierbar ist, das an den Kanal (22) anlegbar ist, wobei die von dem MIIS-Element gespeicherte
elektrische Ladung, die das Signal (V5 ) darstellt,
durch die Breite (a) des Kanals (22) steuerbar ist.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Übergang ein Schottk>-Übergang
ist.
3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß das Halbleitersubstrat (12) von einer
ersten Isolierschicht (13) überzogen ist, ausgenommen von zwei Zonen des Substrats (12), die
mit einer Metallschicht (15) bedeckt sind, die die zwei Anschlüsse des Übergangs bildet, wobei die
erste Isolierschicht (13) zwischen den zwei Anschlüssen in der Nähe der Halbleitcrsubstrats (12)
eine Haftstellenzone (21) für Ladungsträger aufweist und über dieser Haftstellenzone (21) mit einer
ersten Elektrode (19) überzogen ist.
4. Speicher nach Anspruch 3, dadurch gekennzeichnet,
daß die gesamte Anordnung von einer zweiten Isolierschicht (14) bedeckt ist, die ihrerseits
mit wenigstens einer zweiten und einer dritten Elektrode (18) am jeweiligen Ort der zwei Anschlüsse
des Übergangs sowie einer vierten Elektrode (20) über der ersten Elektrode (19) bedeckt
ist.
5. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Metallschichten (15) mit einer
zweiten Isolierschicht (24) überzogen sind, die selbst von wenigstens einer dritten und einer vierten
Elektrode (18) über den zwei Anschlüssen des Übergangs bedeckt sind.
6. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Ladung des MIlS-Elements
durch Anlegen einer Potentialdifferenz zwischen das Halbleitersubstrat (12) und die vierte Elektrode
(20) erzeugt wkd, wobei das Lesesignal von der ersten Elektrode (19) abgenommen wird.
7. Speicher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß das Signal ( Vs ) zwischen
die beiden miteinander verbundenen Elektroden (18) und das Substrat (12) angelegt ist, und
daß das MI IS-Element von dem Substrat (12), d>:r ersten Isolierschicht (13), der Haflstellenzone
(21) und der ersten Elektrode (19) gebildet ist.
N. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die Ladung des MIIS-Elements
durch Anlegen einer Potentialdifferenz zwischen das Substrat (12) und die erste Elektrode (19) erzeugt
wird, wobei das Lesen durch Anlegen einer Potentialdifferenz zwischen die zwei Anschlüsse
des Übergangs durchgeführt wird.
9. Speicher nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet,daß das Substrat (12) aus
η-leitendem Silizium besteht, daß die Isolierschichten (13, 14; 13, 24) aus Siliziumoxid bestehen
und daß die Haftstellenzone (21) für die Ladungsträger durch Ionenimplantation in einer
Isolierschicht (13) gebildet sind.
10. Speicher nach Anspruch 2, dadurch gekennzeichnet,
daß das Halbleitersubstrat (31) mil einer ersten Elektrode (32) und einer zweiten
Elektrode (33) überzogen ist, die elektrisch nicht miteinander in Kontakt stehen, und daß zwischen
diesen Elektroden eine dritte Elektrode (34, 49) angebracht ist.
11. Speicher nach Anspruch 10, dadurch gekennzeichnet,
daß zwischen den ersten beiden Elektroden (32,33) eine vierte Elektrode (37) angebracht
ist, die mit der dritten Elektrode (34) zwei Anschlüsse des Übergangs bilden, daß zwischen
diesen Anschlüssen eine erste Isolierschicht
(40) angebracht ist, die in der Nähe des Halbleitersubatrats
(31) eine Haftstellenzone (41) für die Ladungsträger enthält, daß die dritte Elektrode
(34) und die vierte Elektrode (37) jeweils nacheinander mit einer zweiten Isolierschicht (35 bzw.
38) und einer fünften Elektrode (36 bzw. 39) überzogen sind, daß die erste Isolierschicht (40)
mit einer sechsten Elektrode (42) überzogen ist, die mit den anderen Elektroden elektrisch nicht
in Kontakt steht, daß das Signal (V1 ) zwischen das
Halbleitersubstrat (31) und die fünfte Elektrode (36, 39) angelegt wird, daß das MIIS-Element
vom Halbleitersubstrat (31), der ersten Isolierschicht (40), der Haftstellenzone (41) und einer
sechsten Elektrode (42) gebildet wird, wobei seine Ladung durch Anlegen einer Potentialdifferenz
zwischen das Substrat (31) und die sechste Elektrode (42) erzeugt wird, und daß das I csen durch
Anlegen einer Potentialdifferenz zwischen die erste Elektrode (32) und die zweite Elektrode (33)
erfolgt.
12. Speicher nach Anspruch 10, dadurch gekennzeichnet, daß zwischen den ersten beiden
Elektroden eine vierte Elektrode (37) angebracht ist, die mit der dritten Elektrode (34) die zwei Anschlüsse
des Übergangs bildet, daß zwischen diesen Anschlüssen eine Isolierschicht (47) angebracht
ist, die diese Elektroden bedeckt und in der Nähe des Substrats (31) eine Haftstellenzone
(41) für die Ladungsträger enthält, daß die Isolierschicht
(46) mit einer fünften Elektrode (47) bedeckt ist, daß das Signal ( Vs ) zwischen das Substrat
(31) und die fünfte Elektrode (47) angelegt wird, daß das MIIS-Element von dem Substrat (31), der
Isolierschicht (46), der Haftstellenzone (41) und der fünften Elektrode (47) gebildet ist, wobei
seine Ladung durch Anlegen einer Potentialdifferenz zwischen das Substrat (31) und die fünfte
Hlektrode (47) erzeugt wird, und daß das Lesen durch Anlegen einer Potentialdifferenz zwischen
die erste Elektrode (32) und die zweite Elektrode (33) erfolgt.
13. Speicher nach Anspruch 10, dadurch gekennzeichnet,
daß die dritte Elektrode (49) mit dem Halbleitersubstrat einen Schottky-Ubergang
bildet, die nacheinander mit einer Isolierschicht (50) und einer vierten Elektrode (51) bedeckt ist,
daß das Signal zwischen das Substrat (31) und die vierte Elektrode (51) angelegt isi und daß das Lesen
durch Anlegen einer Potentialdifferenz zwischen die erste Elektrode (32) und die zweite
Elektrode (33) erfolgt.
14. Speicher nach einem der Ansprüche 10 bh
13, dadurch gekennzeichnet, daß das Halbleitersubstrat
aus einer Schicht aus Galliumarsenid gebildet ist, die auf einem Träger aus halbleitendem
Galliumarsenid epitaktisch aufgebracht ist.
15. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß über der Haftstellenzone (21)
eine halbleitende Schicht (27) angeordnet ist, die die Metallschichten (15) nicht berührt, daß das
MIIS-Element von dem Substrat (12), der Isolierschicht
(13), der Haftstellenzone (21) und der halbleitenden Schicht gebildet ist, daß ein piezoelektrisches
Substrat (29) vorgesehen ist, auf dem sich das Signal (K1) repräsentierende elastische
Wellen ausbreiten können und das gegenüber der Fläche des Halbleitersubstrats (12) angebracht ist,
die mit der Isolierschicht überzogen ist, i'iid daß
das Lesen zwischen den einander gegenüberliegenden Flächen der zwei Substrate dadurch erfolgt,
daß eine elastische Lesewelle an die Oberfläche des piezoelektrischen Substrats angelegt
wird.
16. Speicher nach Anspruch 11, dadurch gekennzeichnet,
daß das Halbleitersubstrat (12) eine Matrix aus den Metallschichten (15) enthält.
17. Speicher nach Anspruch 11, dadurch gekennzeichnet,
daß das Halbleitersubstrat (12) aus Silizium besteht, daß die Isolierschicht (13) aus
Siliziumoxid besteht, daß die Halbleiterschicht (27) aus polykristallinem Silizium besteht, und daß
die Haftstellenzone (21) durch Ionenimplantation in der Isolierschicht (13) erzeugt ist.
18. Speicher nach einem der Ansprüche 1 bis 3 oder 5 bis 13, dadurch gekennzeichnet, daß die
zwei Anschlüsse zur Bildung eines Vierecks miteinander verbunden sind.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7628766A FR2365859A1 (fr) | 1976-09-24 | 1976-09-24 | Memoire non volatile pour signaux rapides |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2742935A1 DE2742935A1 (de) | 1978-03-30 |
| DE2742935B2 true DE2742935B2 (de) | 1980-03-06 |
| DE2742935C3 DE2742935C3 (de) | 1980-11-06 |
Family
ID=9178048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2742935A Expired DE2742935C3 (de) | 1976-09-24 | 1977-09-23 | Nichtflüchtiger Langzeitspeicher |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4122543A (de) |
| DE (1) | DE2742935C3 (de) |
| FR (1) | FR2365859A1 (de) |
| GB (1) | GB1592675A (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3312094A1 (de) * | 1983-04-02 | 1984-10-11 | Licentia Patent-Verwaltungs-Gmbh | Zentralelektronik |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4246502A (en) * | 1978-08-16 | 1981-01-20 | Mitel Corporation | Means for coupling incompatible signals to an integrated circuit and for deriving operating supply therefrom |
| DE2844878A1 (de) * | 1978-10-14 | 1980-04-30 | Itt Ind Gmbh Deutsche | Integrierbarer isolierschicht-feldeffekttransistor |
| US4314265A (en) * | 1979-01-24 | 1982-02-02 | Xicor, Inc. | Dense nonvolatile electrically-alterable memory devices with four layer electrodes |
| DE2918888C2 (de) * | 1979-05-10 | 1984-10-18 | Siemens AG, 1000 Berlin und 8000 München | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
| US4247916A (en) * | 1979-10-30 | 1981-01-27 | Erb Darrell M | Memory device in which one type carrier stored during write controls the flow of the other type carrier during read |
| US5291439A (en) * | 1991-09-12 | 1994-03-01 | International Business Machines Corporation | Semiconductor memory cell and memory array with inversion layer |
| DE69838023D1 (de) * | 1998-07-30 | 2007-08-16 | St Microelectronics Srl | Nichtflüchtige Speicherstruktur und das entsprechende Herstellungsverfahren |
| KR101192358B1 (ko) * | 2007-07-31 | 2012-10-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 프로그래밍 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729719A (en) * | 1970-11-27 | 1973-04-24 | Ibm | Stored charge storage cell using a non latching scr type device |
-
1976
- 1976-09-24 FR FR7628766A patent/FR2365859A1/fr active Granted
-
1977
- 1977-09-20 US US05/835,009 patent/US4122543A/en not_active Expired - Lifetime
- 1977-09-21 GB GB39432/77A patent/GB1592675A/en not_active Expired
- 1977-09-23 DE DE2742935A patent/DE2742935C3/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3312094A1 (de) * | 1983-04-02 | 1984-10-11 | Licentia Patent-Verwaltungs-Gmbh | Zentralelektronik |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2365859B1 (de) | 1979-01-12 |
| US4122543A (en) | 1978-10-24 |
| DE2742935A1 (de) | 1978-03-30 |
| FR2365859A1 (fr) | 1978-04-21 |
| DE2742935C3 (de) | 1980-11-06 |
| GB1592675A (en) | 1981-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2409472C3 (de) | Elektrisch löschbares Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht-FET | |
| DE2906706A1 (de) | Speicherelement zum elektrisch wiederholt programmierbaren dauerhaften speichern | |
| DE2547828A1 (de) | Halbleiter-speicherelement und verfahren zur herstellung desselben | |
| DE2705503C3 (de) | Halbleiterspeicheranordnung | |
| DE2919522A1 (de) | Ladungsuebertragungs-bauelement | |
| DE3736387A1 (de) | Nicht-fluechtige halbleiterspeichervorrichtung | |
| DE2356275C2 (de) | Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht- FET | |
| EP0045469A2 (de) | Nichtflüchtige, programmierbare integrierte Halbleiterspeicherzelle | |
| DE3009719A1 (de) | Elektrisch loeschbares und wiederholt programmierbares speicherelement zum dauerhaften speichern | |
| DE2632036A1 (de) | Integrierte speicherschaltung mit feldeffekttransistoren | |
| DE1803035B2 (de) | Permanentspeicherzelle | |
| DE2624157A1 (de) | Halbleiterspeicher | |
| DE2614698C2 (de) | Halbleiterspeicher | |
| DE2742935C3 (de) | Nichtflüchtiger Langzeitspeicher | |
| DE2727147A1 (de) | Halbleiterspeicher | |
| DE1961125A1 (de) | Speicherschaltung | |
| DE2363089C3 (de) | Speicherzelle mit Feldeffekttransistoren | |
| DE2201028B2 (de) | Verfahren zum Betrieb eines Feldeffekttransistors und Feldeffekttransistor zur Ausübung dieses Verfahrens | |
| DE2333777C2 (de) | Anordnung zum Erzeugen einer Vorspannung für das Substrat eines integrierten Schaltkreises | |
| DE2629329A1 (de) | Ccd-schieberegister | |
| DE2153284B2 (de) | Schaltungsanordnung zur Einstellung gewählter Feldeffektbauelemente einer Speichermatrix ohne Störung der nicht gewählten Elemente | |
| DE2543615A1 (de) | Regenerierstufe fuer ladungsverschiebeanordnungen | |
| DE2216060C3 (de) | Ladungsgekoppeltes Bauelement mit einem planaren Ladungsspeichermedium | |
| DE2151898C3 (de) | Ladungstransporteinrichtung | |
| EP0135136A2 (de) | Integrierte RS-Flipflop-Schaltung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAP | Request for examination filed | ||
| OD | Request for examination | ||
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |