DE2643609C2

DE2643609C2 -

Info

Publication number: DE2643609C2
Application number: DE19762643609
Authority: DE
Inventors: Homer W. Peoria Ariz. Us Miller
Original assignee: Honeywell Bull Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1975-10-01
Filing date: 1976-09-28
Publication date: 1988-09-22
Also published as: GB1521790A; BE846854A; JPS5244127A; FR2326739A1; JPS5926056B2; DE2643609A1; CA1076706A; AU1821276A

Description

Die Erfindung bezieht sich auf einen aus ECL-Logikschaltkreisen aufgebauten Halbaddierer nach dem Gattungsbegriff des Patentanspruches 1.

Eine übertragsfehlersichere Addition ist im Stand der Technik bestens bekannt. Sie macht von drei Eingangssignalen A, B, C _IN Gebrauch und erzeugt zwei Ausgangssignale S und C _OUT durch Verwendung der folgenden logischen Gleichungen:

S = A ⊕ B ⊕ C _IN

C _OUT = AB + AC _IN + BC _IN

Ein übertragsfehlersicherer Addierer stellt einen grundlegenden logischen Baustein dar, der bei der digitalen Datenverarbeitung eine große Bedeutung besitzt. Beispiele und Erläuterungen der Verwendung eines solchen logischen Bausteines können der Veröffentlichung: "The Logic of Computer Arithmetic" von Ivan Flores, Prentice-Hall Inc., 1963 entnommen werden.

Die ECL (Emitter Coupled Logic)-Technik stellt eine relativ neue, bei Mikroschaltkreisen verwendete Technik dar, bei der Transistorpaare kombiniert werden, um Gatter zu bilden, wobei durch jeweils einen der beiden Transistoren jeweils fortwährend ein Strom fließt. Solche ECL-Schaltkreise sind äußerst schnell und weisen nur einen geringfügigen Energieverbrauch auf.

Aus der DE-OS 19 35 356 ist eine Schaltungsanordnung in ECL-Technik bekannt, die der Erzeugung eines Übertragssignales dient.

Bei im Stand der Technik bekannten übertragsfehlersicheren Addierern wurden bisher fünf Gatter in ECL-Technik verwendet, wobei jedes Gatter seine eigene Stromversorgung aufwies. Eine solche Ausbildung eines Addierers erfordert einen verhältnismäßig großen Platzbedarf, eine verhältnismäßig große Energieaufnahme und führt schließlich zu verhältnismäßig großen Schaltverzögerungen.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Halbaddierer in ECL-Technik anzugeben, der sich durch geringen Platzbedarf, geringe Energieaufnahme und kurze Schaltzeiten auszeichnet. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Verwendungen des erfindungsgemäßen Halbaddierers sind den Unteransprüchen entnehmbar.

Durch die Serienschaltung der Oberpegelgatter zu dem Niedrigpegelgatter ist pro Halbaddierer nur eine Stromquelle erforderlich, was zu einer verringerten Energieaufnahme und Wärmeentwicklung führt.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispiels wird die Erfindung im folgenden näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines bevorzugten Ausführungsbeispieles eines übertragsfehlersicheren Volladdierers;

Fig. 2-4 logische Diagramme und zugeordnete elektrische Schaltkreise für die grundlegenden Komponenten innerhalb der Schaltungsanordnung gemäß Fig. 1 und

Fig. 5 ein detailliertes Schaltungsdiagramm des übertragsfehlersicheren Volladdierers gemäß Fig. 1.

Gemäß Fig. 1 stellt der Block 100 einen Halbaddierer dar. An diesen Block 100 werden Eingangssignale A und B angelegt, aus denen auf der Leitung 130 ein Ausgangssignal entsprechend dem Halbsummen-Übertrag (A · B) und auf der Leitung 135 ein Ausgangssignal entsprechend der Halbsumme (A ⊕ B) erzeugt wird. Die Blöcke 105, 110, 115, 120 und 125 innerhalb des Halbaddierers 100 stellen grundlegende Komponenten desselben dar und werden anhand der Fig. 2 bis 4 näher erläutert. Die Blöcke 105 und 110 seien als Maximumpegel-Gatter bezeichnet. Der Y-Eingang beider Gatter 105 und 110 wird durch das Signal A gebildet. Der Z-Eingang der beiden Gatter 105 und 110 wird durch das reale und komplementäre Ausgangssignal des Blockes 120 gebildet. Der Block 120 ist ein Minimumpegel-Gatter, dem ein Eingangssignal von dem Emitterfolger 155 zugeführt wird und das seinerseits reale und komplementäre Ausgangssignale erzeugt. Da der Emitter folger 125 von dem Signal B angesteuert wird, entsprechen das reale und komplementäre Ausgangssignal des Blockes 120 den Signalen B und . Demgemäß wird das Signal B an das Gatter 105 und das Signal an das Gatter 110 abgegeben.

Das Ausgangssignal Z des Blockes 105 und das Ausgangssignal Y des Blockes 110 wird dem ODER-Gatter 115 zugeführt. Demgemäß werden die Eingangssignale B und A miteinander kombiniert und erzeugen ein Ausgangssignal auf der Leitung 135 entsprechend dem Ausdruck B + A, was einer Exklusiv-ODER-Bildung aus den Sig nalen A und B bzw. der Halbsumme, gebildet aus den Größen A und B, entspricht. Das Ausgangssignal YZ des Blockes 105 wird auf der Leitung 130 ausgegeben und entspricht dem Wert AB, der anderer seits dem Halbsummenübertrag, gebildet aus den Größen A und B entspricht. Der Block 100 führt demgemäß die Funktion eines Halb addierers aus.

Der Block 200 stellt einen ähnlichen Halbaddierer wie der Block 100 dar. Der Block 200 verarbeitet jedoch das Eingangssignal auf der Leitung 135, das der Halbsumme aus den Größen A und B ent spricht und das Eingangs-Übertragssignal C _IN . Die Ausgangssignale des Blockes 200 werden durch das Vollsummensignal S auf der Lei tung 235 und ein Halbsummen-Übertragssignal auf der Leitung 230 gebildet.

Die beiden Halbsummen-Übertragssignale werden auf ein ODER-Gatter 300 geschaltet. Das ODER-Gatter 300 kombiniert diese Signale und erzeugt ein entsprechendes Vollsummen-Übertragssignal C _OUT im Hinblick auf den übertragsfehlersicheren Volladdierer.

In bezug auf die nachfolgende Beschreibung der Fig. 2 bis 4, in denen sowohl das Schaltungssymbol als auch der entsprechende Schaltkreis der verwendeten Funktionsblöcke dargestellt ist, sei darauf verwiesen, daß sich ein wesentlicher Vorteil hinsichtlich der erfindungsgemäßen Schaltung durch Bildung eines Serien gatters aus einem Minimumpegel-Gatter und einem Maximumpegel- Gatter ergibt, wobei die Schwankung der Ausgangsspannung nur ungefähr 0,5 V beträgt. Durch den begrenzten Spannungshub wird die Energieaufnahme und die Schaltzeit des Schaltkreises redu ziert.

In Fig. 2A ist das Symbol eines Emitterfolgers dargestellt, der einen Eingang A und einen Ausgang B aufweist. Ein Emitterfolger wird typischerweise in einem Schaltkreis benutzt, in dem das Si gnal am Eingang A einer großen Belastung ausgesetzt ist, d. h. beispielsweise als Eingang für eine Vielzahl von Schaltkreisen dient. Der entsprechende elektrische Schaltkreis ist in Fig. 2B dargestellt, wobei der Eingang A der Basis eines Transistors 28 zugeführt wird und der Ausgang B an der gemeinsamen Anschluß klemme eines Widerstandes 29 und des Emitters des Transistors 28 entnommen wird.

In Fig. 3A ist ein Minimumpegel-Puffergatter mit einem Eingang A, einem realen Ausgang C und einem komplementären Ausgang B darge stellt. In der entsprechenden elektrischen Schaltung gemäß Fig. 3B wird der Eingang A der Basis eines Transistors 34 zugeführt, eine Bezugsspannung von ungefähr -1,06 V wird der Basis eines Transistors 35 zugeführt und die zusammengeschalteten Emitter der Transistoren 34 und 35 sind an eine Stromquelle 36 angeschlossen. Der Ausgang B wird durch den Kollektor des Transistors 34 und der Ausgang C wird durch den Kollektor des Transistors 35 ge bildet.

Das Maximumpegel-Gatter gemäß Fig. 4A weist Eingänge A und B auf, die an die Eingangsklemmen Y und Z angeschlossen sind und es be sitzt ferner Ausgänge C und D, die mit den Signalausgängen · Z und Y · Z verbunden sind. In dem entsprechenden elektrischen Schalt kreis gemäß Fig. 4B wird der Eingang A der Basis eines Tran sistors 41 zugeführt und der Eingang B ist mit den gemeinsamen Emittern der Transistoren 41 und 42 verbunden. Eine Maximumpegel- Referenzspannung von -0,26 V wird an die Basis des Transistors 42 gelegt und die Kollektoren der Transistoren 41 und 42 werden über Widerstände 43 und 44 an Masse gelegt. Der Ausgang C wird an dem Kollektor des Transistors 41 und der Ausgang D an dem Kollektor des Transistors 42 abgenommen.

Es sei nunmehr das detaillierte Schaltungsdiagramm des übertrags fehlersicheren Volladdierers an Hand der Fig. 5 betrachtet, wo bei dieser das Vollsummensignal und das Übertrags-Ausgangssignal erzeugt. Es sei darauf verwiesen, daß die Maximumpegel-Gatter gemäß Fig. 5 scheinbar leicht von denjenigen gemäß Fig. 4 abweichen. Diese Unterschiede ergeben sich durch den teilweisen Einschluß der Widerstände in die ODER-Gatter 115, 215 und 300. Für den Fach mann steht diese Abänderung ohne weiteres zur Wahl.

In den Fig. 1 und 5 sind gleiche Blöcke mit gleichen Bezugs ziffern versehen. Die Eingänge A und B sind an den Halbaddierer 100 über ein Stabilisierungsnetzwerk 150 angeschlossen. Das Sta bilisierungsnetzwerk 150 führt keine logische Funktion aus. Der Eingang B wird durch das Stabilisierungsnetzwerk 150 an den Emitterfolger 125 angeschlossen. Das Ausgangssignal des Emitter folgers 125 ist an einen Transistor Q 4 eines Abschnittes 121 des Minimumpegel-Puffergatters 120 angeschlossen. Die Basis eines Transistors Q 6 innerhalb des Abschnittes 121 ist mit einer Minimumpegel-Referenzspannungsquelle 160 verbunden. Der Kollektor des Transistors Q 6 nimmt den Wert des Signales B ein, während der Kollektor des Transistors Q 4 in bezug auf B invertiert ist. Das invertierte Signal wird an die Eingangsklemme Z des Gatters 110 angeschlossen und das nichtinvertierte Signal wird dem Eingang Z des Gatters 105 zugeführt. Das Puffergatter 120 weist den Ab schnitt 121 auf, der das Transistorpaar Q 4 und Q 6 umfaßt. Das Gatter 120 weist ferner einen Abschnitt 122 auf, der eine Konstant stromquelle bildet. Die Konstantstromquelle 122 wird von einer Konstantspannungsquelle 400 angesteuert. Die Minimumpegel- Referenzspannungsquelle 160 umfaßt einen Emitterfolger, der von der Bezugsspannung V _REF angesteuert wird, die einer extern angelegten Spannung von -0,26 V entspricht. Die Ausgangssignale A und B werden einem ODER-Gatter 115 zugeführt, das auf der Leitung 135 ein exklusives ODER-Signal aus den Größen A und B ausgibt. Auf der Leitung 130 wird der Halbsummen-Übertrag dem ODER-Gatter 300 zugeführt.

Der Halbaddierer 200 verarbeitet in gleicher Weise das Eingangs signal auf der Leitung 135 und das Übertragssignal C _IN . Das Übertragssignal C _IN wird über das Stabilisierungsnetzwerk 250 dem Emitterfolger 225 zugeführt. Der Emitterfolger 225 erzeugt das Eingangssignal für das Puffergatter 220. Ein Minimumpegel- Referenzspannungssignal wird von der Referenzspannungseinheit 26 dem Gatter 220 zugeführt. Die Referenzspannungseinheit 260 wird von einem weiteren Emitterfolger gebildet, der von dem Maximum pegel-Referenzspannungssignal V _REF angesteuert wird. Das Puffer gatter 220 besteht aus zwei Abschnitten: Dem das Transistorpaar Q 14, Q 16 aufweisenden Abschnitt 221 und der Konstantstromquelle im Abschnitt 222. Die Konstantstromquelle im Abschnitt 222 wird von der gemeinsamen Konstantstromquelle 400 angesteuert. Die Gatter 205 und 210 werden mit den Eingangssignalen beaufschlagt und sie verarbeiten diese Eingangssignale gemäß einer Exklusiv- ODER-Funktion. Die gemäß einer Exklusiv-ODER-Funktion verarbei teten Eingangssignale werden über die Leitung 230 dem ODER- Gatter 300 zugeführt. Am Ausgang des ODER-Gatters 300 wird das Signal C _OUT abgenommen, welches das Vollsummen-Übertragssignal darstellt. Der andere Ausgang des Halbaddierers 200 wird durch die Leitung 235 gebildet und entspricht dem Vollsummensignal der drei Eingangssignale A, B und C _IN .

Die logischen Eingangs-und Ausgangssignale variieren zwischen Massepotential und -0,5 V. Dementsprechend wird übereinkommens gemäß eine negative Logik verwendet, wobei das Massepotential einer "0" und die Spannung von -0,5 V einer "1" entspricht. In der in einer Reihenschaltung betriebenen Anordnung gemäß der Er findung werden die Maximumpegel-Gatter durch Signale von 0 bis -0,5 V betrieben, während die Minimumpegel-Gatter durch Signale von -0,8 bis -1,3 V betrieben werden. Der Unterschied zwischen beiden Betriebssignalen entspricht dem Basis-Emitter-Spannungsabfall von 0,8 V. Dementsprechend muß das dem Maximumpegel-Gatter zuge führte Referenzsignal, das den Wert von -0,26 V aufweist, umge wandelt werden, um als Bezugsspannung auf dem Minimumpegel zu dienen. Dies geschieht durch die Einheiten 160 und 260 bezüglich der Halbaddierer 100 und 200, so daß die Minimumpegel- Bezugsspannung -1,06 V beträgt.

Alle in Fig. 5 dargestellten Transistoren sind bipolare Transistoren. Die bevorzugten Werte für die Kondensatoren C ₁ und C ₂ weisen zwei pF auf. Die bevorzugten Widerstandswerte für eine ordnungsgemäße Funktion der Schaltung sind in der nachstehenden Tabelle angegeben:

Aufgrund der Serienschaltungsanordnung ist für jeden Halbaddierer nur eine Stromquelle erforderlich. Demgemäß ergibt sich eine ver ringerte Energieaufnahme und eine geringere Wärmeerzeugung des Systems. Die Anordnung von lediglich einer Stromquelle pro Halb addierer stellt eine wesentliche Verbesserung gegenüber bekannten Anordnungen dar, bei denen eine Stromquelle pro Gatter benötigt wird.

Claims

1. Aus ECL-Logikschaltkreisen aufgebauter Halbaddierer, dem erste und zweite Eingangssignale entsprechend einer Binärzahl zugeführt werden, gekennzeich net durch die Kombination folgender Merkmale: erste und zweite Oberpegelgatter (105, 110) mit jeweils einem Signaleingang Y, einem Stromeingang Z, und einem Stromausgang YZ, Z, wobei den Signaleingängen Y ein Binärsignal entsprechend einer ersten Zahl A und den Stromeingängen Z, ein Binärsignal entsprechend einer zweiten Zahl B bzw. einer zweiten invertierten Zahl zugeführt wird und den Stromausgängen Signale entsprechend der binären logischen Kombination B; AB entnommen werden;
ein Niedrigpegelgatter (120) zur Vorgabe der zweiten Zahl B bzw. der zweiten invertierten Zahl an dem Stromeingang Z des ersten Oberpegelgatters (105) bzw. an dem Stromeingang des zweiten Oberpegelgatters (110), wobei das Niedrigpegelgatter (120) vor die Oberpegelgatter (105, 110) geschaltet ist; und ein logisches ODER-Gatter (115) mit ersten und zweiten Eingängen und einem Ausgang (135), wobei dem ersten Eingang die binäre logische Kombination B und dem zweiten Eingang die binäre logische Kombination AB zugeführt wird;
so daß das am Ausgang (135) des ODER-Gatters (115) anstehende Signal die binäre Exklusiv-ODER-Kombination A ⊕ B der Binärwerte A, B des Halbaddierers darstellt und das am Stromausgang YZ des einen Oberpegelgatters (105) anstehende Signal den Halbsummenübertrag A · B aus den Binärwerten A, B des Halbaddierers darstellt.

2. Verwendung eines Halbaddierers gemäß Patentanspruch 1 und eines weiteren gleich aufgebauten Halbaddierers, dem ein drittes Eingangssignal entsprechend einem binären arithmetischen Übertragssignal zugeführt wird, für einen Volladdierer, dadurch gekenn zeichnet, daß der Ausgang des ODER-Gatters (115) des ersten Halbaddierers (100) den Signaleingängen Y der Oberpegelgatter (205, 210) des weiteren Halbaddierers (200) aufgeschaltet ist; und daß das Übertragssignal C _IN dem Eingang des Niedrigpegelgatters (220) des weiteren Halbaddierers (200) zugeführt wird;
so daß am Ausgang (235) des ODER-Gatters (215) des weiteren Halbaddierers (200) die binäre Vollsumme aus den Binärwerten A, B des ersten Halbaddierers (100) und dem Übertragssignal C _IN ansteht.

3. Verwendung nach Anspruch 2, gekennzeich net durch ein weiteres logisches ODER-Gatter (300) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang an den Stromausgang Y 2 eines ersten Oberpegelgatters (105) des ersten Halbaddierers (100) und der zweite Eingang an den Stromausgang YZ eines ersten Oberpegelgatters (205) des weiteren Halbaddierers (200) angeschlossen ist;
so daß an dem Ausgang des weiteren ODER-Gatters (300) der binäre Vollsummenübertrag C _OUT aus den Binärwerten A, B des ersten Halbaddierers (100) und dem Eingangs-Übertragssignal C _IN ansteht.