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Variables Digitalfilter hoher Bitrate
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Die Erfindung betrifft ein variables, wenigstens einen Signalspeicher,
eine Recheneinheit und einen Koeffizientenspeicher enthaltendes digitales Filter
für Signale hoher Bitrate, bei dem im Filterweg zeitlich verschobene Folgen von
Abtastwerten des Eingangs- und Ausgangssignals als digitale, aus einer Anzahl von
ß Bit bestehende Worte auftreten und bei dem durch bestimmte, nach ihrer Wertigkeit
zusammengefaßte Bits der digitalen Worte das Adresswort für einen Signalspeicher
gebildet ist.
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Für die Entzerrung zeitlich veränderlicher Kanäle ist.es wtinschenswert,
variable Filter zu haben. Vorteilhaft eignen sich für solche Anwendungen digitale
Filter, denn die Variation der Übertragungsfunktion eines solchen Filters bedeutet
nichts anderes als die Variation eines Digitalzahlenspeichers.
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In der Vergangenheit war die Anwendung digitaler Filter auf verhältnismäßig
niederfreauente Anwendungen beschränkt. Mehr und mehr ermöglichen gegenwärtig jedoch
technologische Fortschritte und die Entwicklung geeigneter dazugehöriger Algorithmen
die Anwendung digitaler Filter auch für hochfrequente Signale, etwa Fernsehsignale
mit 5,5 MHz Bandbreite.
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Wesentliches Hindernis für einen breiten Einsatz digitaler Filter
in diesem Frequenzbereich war bislang die Notwendigkeit hinreichend schneller digitaler
Nultiplizierer. Seit kurzen sind jedoch verhältnismäßig dicht gepackte bipolare
Halbleiterspeicher mit sehr kurzer Zugriffszeit verfügbar. Es ist daher möglich,
sämtliche möglichen Ergebnisse einer arithmetischen Operation, z.Bs Teile eines
Digitalfilteralgorithmus in einen Signalspeicher zu schreiben. Die Variablen der
Operation
können hier zur Adressierung des Signalspeichers und zum
Abrufen des dazugehörigen Ergebnisses verwendet werden. Solche Filter sind weniger
aufwendig und vor allem schneller als Filter herkömmlicher Technik.
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Aus der USA-Patentschrift 3 777 130 ist beispielsweise ein Digitalfilter
für PCM-Signale bekannt, bei dem ein Signalspeicher im Verlauf des Filterprozesses
mehrfach aufgerufen wird.
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Wegen der Mehrfachaufrufe ist dieses Filter jedoch nur für Signale
relativ geringer Wortrate geeignet.
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Bei einem weiter n von A.Peled und B.Liu (IDEE Trans. Acoust., Speech,
Signal Processing", Vol. ASSP-22, Seiten 456 bis 462, Der.1974) angegebenen Filter
werten mehrere ROM-Speicher (Read Only Memory) aufgerufen, wodurch Signale hoher
Wortrate verarbeitet werden können. Es handelt sich jedoch hier um kein variables
Filter, für den ein RSt-Speicher (Random Access Memory) mit einer zugehörigen Recheneinheit
erforderlich wäre.
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Bei dem Filter nach der obengenannten USA-Patentschrift 3 777 130
ist zwar eine Recheneinheit angegeben; für die Berechnung eines abzuspeichernden
Wortes benötigt diese jedoch unverhältnismäßig viele Rechenoperationen, so daß ein
insgesamt hoher Zeitaufwand für die Veränderung des Filters benötigt wird. Deshalb
ist dieses Filter zum raschen Ausgleichen der Veränderung einer Üb er-tragungs strecke
nicht geeignet.
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Der Erfindung liegt deshalb die Aufgabe zugrunde, ein variables digitales
Filter anzugeben, das ein rasches Ausgleichen der Veränderungen einer Übertragungsstrecke
ermöglicht und insbesondere für die Filterung von Signalen hoher Bitrate und damit
zur Filterung in digitaler Form vorliegender breitbandiger Analogsignale geeignet
ist.
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Zur Lösung der Aufgabe gibt es zwei Möglichkeiten.
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Ausgehend von einem variablen, wenigstens einen Signalspeicher, eine
Recheneinheit und einen Koeffizientenspeicher enthaltenden digitalen Filter für
Signale hoher Bitrate, bei dem im Filterweg zeitlich verschobene Folgen von Abtastwerten
des Eingangs-und Ausgangssignals als digitale, aus einer Anzahl von B Bit bestehende
Worte auftreten und bei dem durch bestimmte, nach ihrer Wertigkeit zusammengefaßte
Bits der digitalen Worte das Adresswort für einen Signal speicher gebildet ist,
wird entsprechend der ersten Möglichkeit diese Aufgabe gemäß der Erfindung dadurch
gelöst, daß die Recheneinheit einen Binär-Zähler enthält, welcher eine von der Anzahl
M der Filterkoeffizienten abhängige Anzahl C von parallelen Ausgangsklemmen enthält,
daß in der Recheneinheit ein Gray-Coder vorgesehen ist, dessen Eingang mit dem Ausgang
des Binär-Zahlers verbunden ist, daß der Gray-Coder einen C parallele Klemmen enthaltenden
Ausgang aufweist, der mit dem C parallele Klemmen aufweisenden Eingang einer speichernden
Verzögerungseinheit verbunden ist, daß ein Vergleicher mit zwei Eingängen vorgesehen
ist, daß der Eingang und der Ausgang der speichernden Verzögerungseinheit jeweils
mit einem der Eingänge des Vergleichers verbunden sind, daß in dem Koeffizientenspeicher
die einzelnen Filterkoeffizienten derart abgespeichert sind, daß jedem Filterkoeffizienten
wenigstens ein Bit des Binärzählers zugeordnet ist, daß ein mit seinem ersten Eingang
mit einem Signal-Ausgang des Vergleichers und mit seinem zweiten Eingang mit dem
Ausgang des Koeffizientenspeichers verbundener Koeffizienten-Wähler vorgesehen ist,
daß durch den Koeffizienten-Wähler in Abhängigkeit von der Wertigkeit der Bitstelle,
in der sich die beiden dem Vergleicher zugeführten Worte unterscheiden, bestimmte
Koeffizienten aus dem Koeffizientenspeicher ausgewählt und dem Eingang eines mit
dem Koeffizienten-Wähler verbundenen Vorzeichen-Wählers zugeführt sind, daß ein
Steuer-Ausgang des Vergleichers mit einem Steuer-Eingang des Vorzeichen-Wählers
verbunden ist, daß durch den Vorzeichen-Wähler entsprechend der vom Vergleicher
gebildeten Steuerinformation das Vorzeichen für den ausgewählten Koeffizienten gebildet
ist, daß der Ausgang des Vorzeichen-
Wählers mit dem ersten Eingang
eines Akkumulators verbunden ist, daß der Ausgang des Akkumulators mit einem zweiten
Eingang des Akkumulators verbunden ist, daß ein als Zwischenspeicher wirkender RAM-Speicher
mit einem Signaleingang und einem Adress-Eingang vorgesehen ist, und daß dessen
Adress-Eingang mit dem Ausgang des Gray-Coders, dessen Signal-Eingang mit dem Ausgang
des Akkumulators und dessen Ausgang mit einem eine Anzahl Cl Speicherbereiche aufweisenden
Signal speicher des digitalen Filters verbunden ist.
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Vorteilhaft ist der besonders einfache Aufbau der erfindungsgemäßen
Recheneinheit, und daß für jedes durch die Recheneinheit zu berechnende und im Signal
speicher abzuspeichernde Wort nur eine Addition auf das jeweils vorhergehende Wort
auszuführen ist, wodurch insgesamt eine sehr geringe Zeit für die Berechnm1g aller
abzuspeichernden Worte benötigt wird und die Nachregelzeit des Filters besonders
klein gehalten werden kann.
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Dadurch ist der Einsatz der erfindungsgemäßen Recheneinheit im Zeitmultiplexbetrieb
für mehrere Filter möglich.
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Eine weitere erfindungsgemäße Lösung der Aufgabe ist darin zu sehen,
daß die Recheneinheit einen Binär-ZcKhler enthält, welcher eine von der Anzahl M
der Filterkoeffizienten abhängige Anzahl C von parallelen Ausgangsklemmen enthält,
daß der Binär-Zähler mit dem Eingang einer speichernden Verzögerungseinheit und
mit einem ersten Eingang einer Erkennungsschalttmg und mit einem Einlese-Adresseingang
eines als Zwischenspeicher wirkenden RAM-Speichers verbunden ist, daß der Ausgang
der speichernden Verzögerungseinheit mit einem zweiten Eingang der Erkennungsschaltung
verbunden ist, daß die Erkennungsschaltung mit einem ersten Eingang eines Koeffizienten-Wählers
und mit einem Auslese-Adresseingang des RAM-Speichers verbunden ist, daß ein zweiter
Eingang des Koeffizienten-Wählers mit dem Koeffizientenspeicher verbunden ist, in
dem die einzelnen Filterkoeffizienten derart abgespeichert sind, daß jedem Filterkoeffizienten
wenigstens ein Bit des Binärzählers zugeordnet
ist, daß durch die
Erkennungsschaltung die an ihren Eingängen liegenden Worte bitweise verglichen sind,
daß beim Erkennen des ersten Auftretens einer Null an einer beliebigen Wertigkeitsstelle
des am zweiten Eingang der Erkennungsschaltung liegenden Wortes und einer 1 für
die entsprechende Wertigkeitsstelle des an ihrem ersten Eingang liegenden Wortes
der Koeffizienten-Wähler durch die Erkennungsschaltung derart angesteuert ist, daß
der, der jeweiligen Wertigkeitsstelle des unterschiedlichen Bits zugeordnete Koeffizient
aus dem Koeffizientenspeicher abgerufen ist, daß ein mit einem ersten Eingang mit
dem Ausgang des Koeffizienten-Wählers verbundener Addierer vorgesehen ist, daß der
den geänderten Bit zugeordnete Koeffizient über den Koeffizienten-Wähler dem ersten
Eingang des Addierers zugeführt ist; daß durch die Erkenntzgsschaltung die 1 an
der Wertigkeitsstelle des unterschiedlichen Bits des an ihrem ersten Eingang liegenden
Wortes durch eine Null ersetzt ist und dieses Wort dem Auslese-Adresseingang des
Pldd--Spxichers zugeführt ist, daß einem zweiten Eingang des Addierers diejenigen
im RSWl-Speicher abgespeicherten Worte zugeführt sind, die durch das an dessen Auslese-Adresseingang
anliegende Wort adressiert sind, daß der Ausgang des Addierers mit einem Dateneingang
des RAM-Speichers verbunden ist, und daß der Ausgang des RA9I Speichers mit dem
Signalspeicher des digitalen Filters verbunden ist.
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Auch bei dieser zweiten erfindungsgemäßen Lösung ist der Vorteil einer
kurzen Nachregelzeit und damit der Verwendbarkeit für den Zeitn;.ultiplexbetrieb
gegeben Vorteilhaft ist auch die Abwandelbarkeit beider Lösungen, durch die das
erfindungsgemäße Filter an unterschiedliche Anforderungen, beispielsweise hinsichtlich
des Verlaufes der Übertragungsfunktion, angepaßt werden kann.
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Günstig, insbesondere für eine mittlere Anzahl M von Filterkoeffizienten,
ist es, wenn der Ausgang des Binärzählers, der Eingang und der Ausgang der speichernden
Verzögerungseinheit
und die Adresseingänge des RAM-Speichers jeweils
eine mit der Anzahl M der Filterkoeffizienten übereinstimmende Anzahl C von parallelen
Klemmen aufweisen und wenn dabei der Signalspeicher in eine mit der Anzahl B der
in einem Wort enthaltenen Bits übereinstimmende Anzahl von Speicherbereichen aufgeteilt
ist.
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Eine vorteilhafte Weiterbildung der Erfindung, insbesondere für eine
große Anzahl M von Filterkoeffizienten besteht darin, daß der Ausgang des Binärzählers,
der Eingang und der Ausgang der speichernden Verzögerungseinheit und die Adresseingänge
des RAM-Speichers eine Anzahl von C parallelen Klemmen aufweisen, daß dabei C der
Bedingung C=M/n genügt und n eine natürliche Zahl größer als 1 und kleiner als M
ist, und daß der Signalspeicher eine Anzahl von Cl Speicherbereichen aufweist, wobei
Cl der Bedingung C1=B-M/C genügt.
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Für eineXgeringe Anzahl M von Filterkoeffizienten ist es vorteilhaft,
wenn der Ausgang des Binärzählers, der Eingang und der Ausgang der speichernden
Verzögerungseinheit und die Adresseingänge des RAM-Speichers eine Anzahl von C parallelen
Klemmen aufweisen, daß dabei C der Bedingung C=iwM genügt, i eine natürliche Zahl
größer als 1 und kleiner als B und deP Ausdruck Ci=B/i ganzzahlig ist, daß durch
Cl die Anzahl der Speicherbereiche des Signalspeichers gegeben ist, und daß der
Koeffizienten-Wähler einen Koeffizientenbewerter enthält, durch den die einzelnen
Koeffizienten mit aus der Größe von i und B sich ergebenden Potenzen von 2 multipliziert
sind.
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Ein weiterer Vorteil der Erfindung besteht darin, daß wegen der kurzen
Umladezeit des erfindungsgemäßen Filters die Umladung während einer vorhandenen
oder einzuplanenden informationsfreien Zeit erfolgen kann. Bei Fernsehsignalen können
die Austastlücken und die schwarz getasteten Zeiten des Impulsrahmens verwendet
werden, bei bestimmten Datensignalen die Synchron-, Rahmen- oder Stuffingintervalle.
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Nachstehend wird die Erfindung anhand von Ausführungsbeispielen noch
näher erläutert.
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Es zeigen in der Zeichnung: Fig.1 ein Prinzipschaltbild eines variablen
digitalen Filters nach dem Stand der Technik; Fig.2 eine digitale Filteranordnung
mit Wertigkeitscodierung; Fig.3 eine Darstellung der Recheneinheit uiid des Koeffizientenspeichers
einer ersten erfindungsgemäßen Filteranordnung; Fig.4 eine Darstellung der Recheneinheit
und des Koeffizientenspeichers einer zweiten erfindungsgemäßen Filteranordnung.
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Ein digitales Filter kann durch folgende Differenzengleichung beschrieben
werden:
Hierbei bedeuten: {xn} die Folge der Eingangs-Abtastwerte; tYn} die Folge der Ausgangs-Abtastwerte;
takW die Folge von N+1 nichtrekursiver Filterkoeffizienten; Mbkl die Folge von N
rekursiven Filterkoeffizienten.
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Gleichung (1) kann in allgemeinerer Form folgendermaßen geschrieben
werden:
Hierbei bedeuten: die zusammengefaßte Folge der Eingangs- und
Ausgangs-Abtastwerte; eine zus,samengefaßte Folge der M Filterkoeffizienten.
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Es sei nun angenommen, daß alle Signale yn, al und z1 ,n auf den Wert
+1 begrenzt und durch eine Anzahl von B Bits (einschließlich des Vorzeichen-Bits)
für Zl,n und A bits für al im Zweier-Komplement dargestellt sind, wie dies in Gleichung
(3)
für z1,n angegeben ist.
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Es handelt sich hier um eine besonders geeignete, von mehreren möglichen
Zahlendar3tellungen, Gleichung (2) kann unter Verwendung von Gleichung (3) auch
folgendermaßen dargestellt werden:
In dieser Darstellung wird yn als Summe einer Anzahl von M Produkten der Wortlänge
A+B-1 gebildet. Bei der Realisierung wird es im allgemeinen vorteilhaft sein, die
einzelnen Produkte durch Abschneiden nicht benötigter niederwertiger Bits zu verkürzen,
um den Speicher- und Rechenaufwand des Filters in vernünftigen Grenzen zu halten.
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Die im folgenden als Wertigkeitscodierung bezeichnete Adressiermethode
für die Signalspeicher eines digitalen Filters kann durch Veränderung der Gleichung
(4) in folgender Weise abgeleitet
werden.
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Bei dieser Adressiermethode werden M Bits von einer binären Wertigkeit
der Gesamtheit der Filterkoeffizienten zur Adressierung eines Bereiches des Signal
speichers verwendet. In den einzelnen Bereichen des Signalspeichers sind alle möglichen
Resultate der in den geschweiften Klammern von Gleichung (4a) enthaltenen Ausdrücke
abgespeichert.
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Nach dieser einleitenden mathematischen Beschreibung von digitalen
Filtern soll im folgenden anhand der Fig.1 und 2 der prinzipielle Aufbau bekannter
digitaler Filter angegeben werden.
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Fig.1 zeigt ein Prinzipschs'.tbild eines variablen digitalen Filters,
das aus einer einen Eingang E und einen Ausgang A aufweisenden Filtereinheit FE,
aus einem mit der Filtereinheit zusammenarbeitenden RAM-Signalspeicher SSP, aus
einer mit dem Signal speicher SSP verbundenen Recheneinheit RE tmd aus einem mit
der Recheneinheit RE verbundenen Koeffizientenspeicher CM besteht.
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Am Eingang E der Filtereinheit FE liegt eine Folge 9 n von in digitaler
Form vorliegenden Abtastwerten des zu filternden Signals, am Ausgang A eine Folge
£n von Ausgangs-Abtastwerten.
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Fig.2 zeigt ein Prinzipschaltbild einer bekannten Ausführungsform
einer Filtereinheit und eines Signal speichers für ein digitales Filter mit M=8
Filterkoeffizienten und einer Wortlange B für zl,n von 8 Bit. Der Signalspeicher
ist hier entsprechend der Wortlänge von Zl,n in 8 Signalspeicherbereiche SSP1 bis
SSP8 aufgeteilt, die jeweils durch M=8 Bits gleicher Wertigkeit
addressiert
sind. Zwischen dem Eingang E des Filters und den Eingängen der einzelnen Signalspeicherbereiche
ist hier ein Koppelnetzwerk KN geschaltet und die Ausgänge der Signalspeicherbereiche
sind über.einen Addiererbaum zusammengefaßt und mit dem Filterausgang A verbunden.
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Bei der Weiterentwicklung der Gleichung (4) sei i eine natürliche
Zahl, die folgender Bedingung genügt: l<iB.
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Damit ergibt sich anstelle von Gleichung (4) die folgende Filtergleichung
(5) mit ganzzahligen Werten des Ausdrucks B/i:
Unter der Annahme, daß 1#1/i#M, und daß 1/i eine natürliche Zahl ist, ergibt sich
anstelle von Gleichung (4) die folgende Filtergleichung (6) mit ganzzahligem i.M:
Mittels der in der erfindungsgemäßen Filteranordnung vorgesehenen
Recheneinheit sollen die in den einzelnen Bereichen des Signalspeichers abzuspeichernden
Resultate der in geschweiften Klammern in Gleichung (4a) dargestellten Ausdrücke
nacheinander berechnet werden.
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In Fig.3 ist ein erstes erfindungsgemäßes Ausführungsbeispiel einer
Recheneinheit RE in Verbindung mit einem Koeffizientenspeicher 1 dargestellt. Die
Recheneinheit enthält einen Binär-Zähler 2, der eine mit der Anzahl M der Filterkoeffizienten
übereinstimmende Anzahl C von parallelen Ausgangsklemmen aufweist. Weiterhin ist
in der RecheneiSheit ein Gray-Coder 3 vorgesehen, dessen Eingang mit dem Ausgang
des Binär-Zählers 2 verbunden ist. Übereinstimmend mit dem Ausgang des Binär-Zählers
2 enthält der Gray-Coder 3 einen jeweils eine Anzahl C parallele Klemmen aufweisenden
Eingang und Ausgang. Der Ausgang des Gray-Coders 3 ist mit dem Eingang eirier speichernden
Verzögerungseinheit 4 und mit dem ersten Eingang 5 eines, zwei Eingänge 5, 7 aufweisenden
Vergleichers 6 verbunden. Der Ausgang der speichernden Verzögerungseinheit 4 ist
mit dem zweiten Eingang 7 des Vergleichers 6 verbunden.
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Der Vergleicher 6 weist einen mit dem ersten Eingang 8 eines Koeffizientenwählers
9 verbundenen Signalausgang 10 sowie eine mit einem Steuereingang 11 eines Vorzeichenwählers
12 verbundenen Steuerausgang 13 auf. Der Koeffizientenwähler 9 ist mit seinem zweiten
Eingang mit dem Ko effi ziantenspei cher 1 und mit seinem Ausgang mit dem Eingang
des Vorzeichenwählers 12 verbunan. Weiterhin ist in der Recheneinheit ein zwei Eingänge
15, 16 aufweisender Akkumulator 14 vorgesehen, dessen erster Eingang 15 mit dem
Ausgang des Vorzeichenwählers 12 verbunden ist und dessen Ausgang 17 auf den zweiten
Eingang 16 zurückgeführt ist. Dem Ausgang 17 des Akkumulators 14 ist der Signaleingang
18 eines als Zwischenspeicher wirkenden RAM-Speichers 19 nachgeschaltet. Der RAIJI-Speicher
19 weist weiterhin einen mit dem Ausgang des Gray-Coders .3 verbundenen Adress-Eingang
20 auf und
ist mit seinem Ausgang mit einem entsprechend der Anordnung
nach Fig.2 mehrere Speicherbereiche aufweisenden Signalspeicher verbunden. Die Anzahl
C1 der Speicherbereiche stimmt auch hier überein mit der Wortlänge B.
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Zur Berechnung eines der Speicherinhalte der einzelnen Signalspeicherbereiche
müssen zuerst sämtliche möglichen Kombinationen der N Abtastwerte ZlA in der Recheneinheit
dargestellt werden. Hierfür ist in der Recheneinheit der Binärzähler 2 vorgesehen,
an dessen Klemmen die M Abtastwerte z1 J auftreten und nacheinander alle möglichen
Kombinationen dieser Abtastwerte durchlaufen, D;.e Signale des Binärzählers 2 werden
dem Gray-Coder 3 zugeführt und in den Gray-Code umgewandelt. Dieser an einen Binär-Zähler
angeschlossene Gray-Coder hat die Eigenschaft, daß sich an seinem Ausgang bei jedem
Schritt des Binär Zählers jeweils nur ein Bit ändert. In dem Koeffizentenspeicher
1 sind die einzelnen Filterkoeffizienten derart abgespeichert, daß jedem Filterkoeff3.zienten
ein Bit des Binärzählers 2 zugeordnet ist. Der Vergleicher 6 ermittelt die Wertigkeit
der Bitstelle, in der sich jeweils zwei ihm zugeführte Worte unterschei.den und
veranlaßt den Koeffizientenwähler 9 in Abhangigkeit von der Wertigkeit der Bitstelle,
in der sich beide Worte unterscheiden, den dem geänderten Bit jeweils zugeordneten
Koeffizienten aus dem Koeffizientenspeicher 1 abzurufen und dem Eingang des Koeffizienten-Wählers
12 zuzuführen. (Gleichung 5) Der Vergleicher 6 ermittelt, ob an seinem ersten Eingang
7 eine Eins und gleichzeitig an seinem zweiten Eingang 5 eine Null anliegt und führt
in diesem Fall dem Vorzeichen-Wähler 12 eine entsprechende Steuerinformation zu,
durch die eine Änderung des Vorzeichens des am Eingang des Vorzeichen-Wählers liegenden
Koeffizienten erfolgt.
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Der Ausgang des als Zwischenspeicher arbeitenden RAM-Speichers 19
ist über einen Verteiler mit dem Signalspeicher verbunden, so daß dessen einzelne
Bereiche aufgefüllt werden können.
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Es sind hier, wie auch aus Gleichung (4a) erkennbar ist, für
den
gesamten Inhalt des Signal speichers nur zwei einzelne Rechen- und Ladeprozesse
erforderlich, da alle Bereiche des gesamten Signalspeichers mit Ausnahme desjenigen,
der durch die M Bits der Wertigkeit 0, den Vorzeichenbits, addressiert ist, den
gleichen Inhalt aufweisen und daher auch gleichzeitig parallel geladen werden können.
Dies ist ein besonderer Vorteil der hier beschriebenen Anordnung, da auf diese Weise
der gesamte Rechenprozess sehr kurz ist und außerdem die Nachregelung des Filters
außerordentlich schnell erfolgt.
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In Fig.4 ist eine zweite erfindungsgemäße Anordnung dargestellt, bei
der ein in gleicher Weise wie bei der Anordnung nach Fig.3 aufgebauter und arbeitender
Binärzähler 2 mit dem C parallele Klemmen aufweisenden Eingang einer speichernden
Verzögenrngseinheit 4, mit dem ersten Eingang 22 einer Erkennungsschaltung 23 und
mit einem Einlese-Adresseingang 24 eines als Zzischenspeicher arbeitenden RAN-Speichers
25 verbunden ist. Der Ausgang der mit ihrem zweiten Eingang 26 mit dem Ausgang der
speichernden Verzögerungseinheit 4 verbundenen Erkennungsschaltung 23 ist mit einem
Auslese-Adresseingang 27 des RAM-Speichers 25 verbunden. Einem zweiten Ausgang 28
der Erkennungsschaltung 23 ist der erste Eingang 29 eines mit seinem zweiten Eingang
30 mit einem Keeffizientenspeicher 1 verbundenen Koeffizientenwählers 9 nachgeschaltet.
Dem Ausgang des Koeffizientenwählers 9 ist ein erster Eingang 31 eines mit seinem
Ausgang mit dem Dateneingang 32 des RIXI-Speichers 25 verbundenen Addierers 33 nachgescllaltet.
Der Ausgang des RAM-Speichers 25 ist auf den zweiten Eingang 34 des Addierers 33
zurückgeführt und mit dem in gleicher Weise wie bei Fig.3 aufgeteilten Signalspeicher
des digitalen Filters verbunden.
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In dem Koeffizientenspeicher 1 der Fig.4 sind die einzelnen Filterkoeffizienten
derart abgespeichert, daß jedem Filterkoeffizienten ein Bit des Binärzählers 2 zugeordnet
ist. Durch die Erkennungsschaltung 23 werden die an ihren Eingängen 22 und 26 liegenden
Worte bitweise verglichen und beim Erkennen
des ersten Auftretens
einer Null an einer beliebigen Wertigkeitsstelle des am zweiten Eingang 26 liegenden
Wortes und einer Eins für die entsprechende Wertigkeitsstelle des am ersten Eingang
22 liegenden Wortes wird der Koeffizientenwähler 9 derart angesteuert, daß der,
der jeweiligen Wertigkeitsstelle des unterschiedlichen Bits zugeordnete Koeffizient
aus dem Koeffizientenspeicher abgerufen wird. Dieser dem unterschiedlichen Bit zugeordnete
Koeffizient wird von dem Koeffizientenwähler 9 dem ersten. Eingang 31 des Addierers
33 zugeführt. Weiterhin wird durch die Erkennungsschaltung 23 die Eins an der Wertigkeitsstelle
des unterschiedlichen Bits des an ihrem ersten Eingang 22 liegenden Wortes durch
eine Null ersetzt und dieses Wort dem Auslese-Adresseingang 27 des R Speichers 25
zugeführt. Dem zweiten Eingang 34 des Addierers 33 werden diejenigen im RAM-Speicher
25 abgespeicherten Worte zugeführt, die durch das 2n dessen Auslese-Adresseingang
27 anliegende Wort adressiert sind. Das am Ausgang des Addierers 33 auftretende
Wort wird den tateneingang 32 des RAN- Speichers 25 zugeführt und an die durch das
am Einlese-Adresseingang 24 anliegende Wort adressier-te Speicheradresse eingeschrieben.
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Der Ausgang des RAM-Speichers 25 ist in gleicher Weise wie bei der
Anordnung nach Fig.3 mit den einzelnen Bereichen des Signal speichers verbunden.
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Die in den Fig.3 und 4 angegebenen Ausführungsbeispiele können durch
gleichzeitige Veränderung der Anzahl C der parallelen Klemr.-len des Ausgangs des
Binärzählers, des Eingangs und des Ausgangs der speichernden Verzögerungseinheit
und der Adresseingänge des RAM-Speichers abgewandelt werden.
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Gemäß der ersten Abwandlungsmöglichkeit genügt C der Bedingung C=M/n,
wobei n eine natürliche Zahl größer als 1 und kleiner als die Anzahl M der Filterkoeffizienten
ist. Hierfür muß der Signalspeicher in eine Anzahl Ci von Speicherbereichen M aufgeteilt
sein und Ci der Bedingung C1=BCw genügen. Diese
Variante ist besonders
für eine große Anzahl M von Filterkoeffizienten geeignet.
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M H.ierbei werden C = n = Mi Bits einer binären Wertigkeit aller
Filterkoeffizienten zur Adressierung jeweils eines Bereiches des Signalspeichers
verwendet. In den einzelnen Bereichen sind alle möglichen von der Recheneinheit
berechneten Resultate der in Gleichung (6) in geschweiften Klammern angegebenen
Ausdrücke gespeichert.
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Bei einer weiteren Abwandlung der Ausführungsbeispiele nach den Fig.3
und 4 genügt C der Bedingung C=i'M, wobei i eine natürliche Zahl größer als 1 und
kleiner als die Anzahl B der Bits eines lZortes ist. Es ist dann die Anzahl Cl der
Signalspeicherbereiche durch den Ausdruck C1=B/i gegeben und zusätzlich muß dann
der Koeffizientenwähler einen Koeffizientenbevierter enthalten, durch den die einzelnen
Koeffizienten mit aus der Größe von i und B sich ergebenden Potenzen von 2 multipliziert
sind.
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Es werden in diesem Fall C=iM Bits von i gleichen Wertigkei--ten aller
i Abtastwerte zur Adressierung eines Bereiches des Signalspeichers verwendet. In
den einzelnen Bereichen sind alle möglichen von der Recheneinheit berechneten Resultate
der in Gleichung (5) in geschweiften Klammern angegebenen Ausdrücke gespeichert.
Die hier zuletzt beschriebene Schaltungsabwandlung ist besonders für eine geringe
Anzahl i4 von Filterkoeffizienten geeignet.
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5 Patentansprüche 4 Figuren
L e e r s e i t e