DE2528871A1 - Videoanzeigegeraet - Google Patents

Description

It 3286

SONY CORPORATION Tokyo / Japan

Videoanzeigegerät

Die Erfindung betrifft allgemein ein Videoanzeigegerät und insbesondere ein solches Gerät, das eine flache Frontplatte nach X-Y-Matrixart und eine verbesserte Signalspeicher- und Leseeinrichtung hat, um das gesamte Gerät im Aufbau zu vereinfachen und in der Größe zu verringern .

Die bekannten VideoanZeigegeräte, die eine flache Frontplatte in X-Y-Matrixart verwenden, wurden für die Fernsehsignalwiedergabegeräte von erheblicher Bedeutung.

Bei solchen Geräten wurden verschiedene Arten von flachen Frontplatten wie Gasentladungsfrontplatten, Flüssigkristallfrontplatten, Elektrolumineszenzfrontplatten und dergleichen verwendet, und es wurde eine umfassende Entwicklung im Hinblick auf flache Frontplatten und ihre Steuerkreise eingeleitet.

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Jedoch sind die bekannten Videoanzeigegeräte üblicherweise vor allem in ihren Steuerkreisen kompliziert.

Eine der Quellen des komplizierten Aufbaus ist die große Menge von Signalverteilungsleitungen zur Ansteuerung der flachen Frontplatte und eine weitere ist die große Menge von darin verwendeten Speichervorrichtungen.

Unter der Annahme, daß eine X-Y-Matrix einer Anzeigefrontplatte aus 300 Spaltenleitungen und 300 Reihenleitungen besteht und ein Eingangssignal abgetastet und in ein digital codiertes 4-Bit-Signal umgewandelt wird, ist das Gerät üblicherweise mit 300 χ 4 = 1.200 Speichervorrichtungen zur Speicherung bzw. zum Einschreiben des digital codierten Signals und mit weiteren 1.200 Speiche rvor rieh tun gen zum Lesen des digital codierten Signals versehen, so daß die Gesamtanzahl der Speichervorrichtungen den hohen Wert von 1.200 χ 2 = 2.400 und außerdem die Anzahl der Signalverteilungsleitungen von den Speichervorrichtungen zu der Anzeigefrontplatte üblicherweise den hohen Wert von 1.200 χ 2 = 2.400 erreicht.

Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Videoanzeigegerät der oben erwähnten Art zu schaffen, bei dem die Nachteile, die der Stand der Technik aufweist, vermieden sind, das eine flache Frontplatte nach X-Y-Matrix hat, deren Signalspeicherkreise vereinfacht sind und deren Signalverteilung in den Speicherkreisen vereinfacht und wirksam ist.

Das Videoanzeigegerät der Erfindung hat eine flache Anzeigefrontplatte nach X-Y-Matrixart, eine Signalabtasteinrichtung, Schreibe- und Lese-Speicherkreise, die in Reihe zwischen die Signalabtasteinrichtung und die Anzeigefrontplatte geschaltet sind, und eine neuartige Signalsteuereinrichtung, die mit den Schreib- und Lese-Speicherkreisen verbunden ist.

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Entsprechend einem Merkmal der Erfindung ist jeder der Lese-Speicherkreise aus einem m-Bit-Schieberegister (m ist eine positive ganze Zahl) gebildet und hat einen Eingangsanschluß zum Empfang von Signalen von dem entsprechenden Schreibspeicherkreis, und m-Ausgangsanschlüsse zum parallelen Auslesen der Signale» so daß die Signalverteilung von den Lese-Speicherkreisen zu den Schreib-Speicherkreisen vereinfacht und wirksam ist.

Gemäß einem weiteren Merkmal der Erfindung ist die Anzahl der Lese-Speicherkreise auf einen Bruchteil der Anzahl der Schreib-Speicherkreise durch Einführung einer neuartigen Steuereinrichtung zur übertragung von Signalen von den Schreibspeicherkreisen zu den Lesespeicherkreisen in Teilen während einer Horizontalabtastperiode verringert.

Die Erfindung wird nachstehend anhand der Figuren 1 bis beispielsweise erläutert. Es zeigt:

Figur 1 ein Blockschaltbild eines bekannten Videoanzeigegeräts ,

Figur 2A bis 2J den Verlauf von Signalen zur Erläuterung der Arbeitsweise des Videoanzeigegeräts der Fig. l,

Figur 3 ein Blockschaltbild eines Videoanzeigegeräts gemäß der Erfindung, und

Figur 4A bis 4E und 5A bis 5U den Verlauf von Signalen zur Erläuterung der Arbeitsweise des erfindungsgemäßen Videoanzeigegeräts in Fig. 3.

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— ί —

Zum besseren Verständnis der Erfindung wird anhand der Fig. 1 und 2A bis 2J ein bekanntes Videoanzeigegerät beschrieben.

In Fig. 1 bezeichnet 1 eine flache Videoanzeigefrontplatte z.B. einer Entladungsröhre der X-Y-Matrixart/ die mehrere parallele Reihenleitungen X,, X₂/ ··· und mehrere parallele SpaltenleitungpriX" , Y₂, ... Y_R senkrecht zu den ersteren hat (K ist eine positive ganze Zahl). Hierbei dienen z.B. die Reihenleitungen X., X₂* ... als Kathodenelektroden, während die Spaltenleitungen Y₁, Y₂* ··· Y_R als Anodenelektroden dienen. Die vertikalen und horizontalen Startimpulssignale, die von den Vertikal- und Horizontalsynchronsignalen erhalten werden, werden einem Horizontalabtastkreis 2 zugeführt, der dann an seinen mehreren Ausgangsanschlüssen Steuerimpulse abgibt, die um eine Horizontalabtastperiode verschoben bzw. verzögert sind. Die Steuerimpulse werden dann einem Horizontalsteuerkreis 3 zugeführt, dessen Steuertransistoren Τ_χ·ι' ^Tv9' '·' ^au^^e:*-^nanderfolgen, um eine Horizontalabtastperiode verschoben bzw. verzögert leitend gemacht werden. Ein Videosignal S , wie es Fig. 2A zeigt, eines Videodetektorkreises (nicht gezeigt) wird einem Pegeldetektorkreis 4 zugeführt, der den Pegel des Videosignals S-. z.B. in 16 Stufen unterteilt und an seinen Ausgangsanschlüssen t_Q, t., ... t_l5 Ausgangssignale entsprechend den unterteilten Pegeln abgibt. Die Ausgangssignale des Pegeldetektorkreises 4 werden einem 4-Bit-Coder 5 zugeführt, der binärcodierte 4-Bit-Signale an seinen Ausgangsanschlüssen tp, t_Q, t_ und tg abgibt. Die jeweiligen Bit-Signale, die an den Anschlüssen tp, t_Q, t_R und t_g erhalten werden, werden Schreib-Speicherkreisen 6_p, 6_, 6_R und 6_C zugeführt, von denen jeder Flip-Flops F₁, ... F„ aufweist, die in einer Anzahl entsprechend den Spaltenleitungen Y,, ... Y„ vorgesehen sind. Die Flip-Flops F₁ bis F_ arbeiten als Schieberegister. Die Schieberegister bilden die jeweiligen Schreibspeicherkreise 6_p bis 6_g und werden mit einem Taktimpuls CL, gesteuert, wie in

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Fig. 2C gezeigt ist. Somit wird das Videosignal S_VI, das Fig. 2A zeigt, derart abgetastet, daß während einer effektiven Bildperiode T in der horizontalen Abtastperiode das Videosignal S-._, wenn ein Horizontalstartimpuls S„ (wie in

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Fig. 2B gezeigt) , beginnt, bei jedem Taktimpuls CL. sequentiel abgetastet wird. Der Abtastvorgang wird an den jeweiligen Ausgangsanschlüssen t_ bis t_ des 4-Bit-Coders 5 durchgeführt und die so abgetasteten Signale werden in den jeweiligen Schreib-Speicherkreisen 6_p bis 6_g von rechts nach links synchron mit dem Taktimpuls CL. seitlich sequentiell verschoben und sequentiell eingeschrieben bzw. gespeichert. Wenn die abgetasteten Signale in allen Flip-Flops F₁ bis F_R der jeweiligen Schreib-Speicherkreise 6_p bis 6g eingeschrieben bzw. gespeichert wurden, werden die gespeicherten Signale in den Flip-Flops F₁ bis F_x. mit einem

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Speicherschiebeimpuls C™ (in Fig. 2D gezeigt) durch UND-Glieder Ap₁ bis Ap_K, A_Q1 bis A_QK, A_R1 bis A^ und A₅₁ bis A_SK zu Flip-Flops F_pl bis F_pK, F_Q1 bis F_QR, F_R1 bis _Frr und F₅₁ bis F_gK, die Lesespeicherkreise parallel zueinander bilden, gleichzeitig verschoben bzw. übertragen. Wie die Fig. 2A bis 2J zeigen, werden während der nächsten Horizontalperiode bzw. einer zusammengesetzten Periode einer nicht effektiven Bildperiode T_ß und der effektiven Bildperiode T_A, d.h. eines Anzeigeintervalls T , die Signale, die in den Flip-Flops F_pl bis F_pR, F_Q1 bis F_QR, F_R1 bis F^ und F₁ bis F als den Lesespeicherkreisen gespeichert sind, mit den Impulssignalen P_n, B_, P_, P_ und P„ (in den

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Fig. 2E, 2F, 2G und 2H gezeigt), deren Impulsbreiten sequentiell zu 1, 2, 4 und 8 gewählt werden, durch UND-Glieder

^BP1 ^{biS B}PK' ^BQ1 ^{biS B}QK' ^BR1 ^{bis B}RK ^{md B}S1 ^{b±S B}SK gelesen. Die so ausgelesenen Signale der Flip-Flops F bis F_ werden an jeder Gruppe entsprechend jeder der Vertikalleitungen Y₁ bis Yj, abgegeben, über ODER-Glieder 0_R1 bis ÖL™ geleitet und dann Steuertransistoren Τ_γ1 bis Τ_γκ eines Vertikalsteuerkreises 7 zugeführt.

Somit wird in dem Fall, daß der Pegel des Videosignals S bei einer bestimmten Abtastzeit in einer bestimmten effek-

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tiven Bildperiode T₂. einer Horizontalabtastperiode bei z.B. der siebten Stufe innerhalb der 16 Stufen von 0 bis 15 ist, dieses Videosignal S_VI als "Olli" von dem 4-Bit-Coder 5 codiert. Während der nächsten Anzeigeperiode T wird die entsprechende Spaltenleitung mit dem Impulssignal angesteuert, dessen Impulsbreite 1+2+4=7 ist, wie Fig. 21 zeigt, und ein Entladestrom fließt zwischen den entsprechenden Spalten- und Zeilenleitungen, um an dem Kreuzungspunkt zwischen diesen eine Helligkeit entsprechend der siebten Stufe zu bewirken. Wenn der Pegel des Videosignals S auf der zehnten Stufe ist, wird es von dem 4-Bit-Coder 5 als "lOlO" codiert. Es wird dann die entsprechende Spaltenleitung während der Abtastperiode T mit dem Iiapulssignal gesteuert, dessen Impulsbreite 2 + 8 = IO ist, wie Fig. 2J zeigt, und die Helligkeit andern Kreuzur^- punkt zwischen der Spaltenleitung und der entsprechenden Reihenleitung wird entsprechend der zehnten Stufe. In gleicher Heise wird das Zeitintervall des Entladestroms, der zwischen den Spalten- und Reihenleitungen fließt, geändert und die Helligkeit am Kreuzungspunkt dazwischen wird moduliert bzw. gesteuert, um ein Bild auf der Anzeigefrontplatte 1 anzuzeigen.

Bei dem bekannten Videoanzeigegerät, das in der obigen Weise aufgebaut ist, erfordert der Lesespeicherkreis entsprechend einer Spaltenleitung Speichervorrichtungen, deren Anzahl gleich der Bit-Anzahl ist, wenn das Videosignal codiert wird, und es wird daher im Aufbau kompliziert und teuer. Außerdem erhöht sich die Anzahl der Leitungen zum Auslesen der Signale aus dem Lesespeicherkreis sehr. Wenn z.B. das Videosignal in vier Bits codiert wird, wie Fig. zeigt, und die Anzahl der Spaltenleitungen insgesamt 300 beträgt, sind 4 χ 3OO = 1200 Leitungen zum Lesen der Signale notwendig. Ebenso 1st die gleiche Anzahl von Leitungen zur Erzeugung der Lesesignale der jeweiligen Bits gruppenweise in jeder Spaltenleitung notwendig. Dadurch wird die Verdrahtung sehr kompliziert.

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Eine Ausführungsform des Videoanzeigegeräts gemäß der Erfindung, das frei von den Nachteilen des zuvor erläuterten bekannten Geräts ist, wird anhand der Fig. 3, 4A bis 4E und 5A bis 5U beschrieben.

In Fig. 3 bezeichnet 11 eine Anzeigefrontplatte nach Art einer Entladungsröhre, wie sie in Fig. 1 gezeigt ist. Die Anzeigefrontplatte 11 hat mehrere parallele Reihenleitungen X,, X₂, ·.· und mehrere parallele Spaltenleitungen Y_, Y₂, ... Y_R (K ist eine positive ganze Zahl), die senkrecht zu den Reihenleitungen X₁, X₂, ... verlaufen. Hierbei dienen die Reihenleitungen X₁, X₂, ... als Kathodenelektroden und die Spaltenleitungen Y₁, Y₂, ... Y_R als Anodenelektroden.

Bei der Erfindung sind Schreib-Speicherkreise W₁, W₂, ... W_x., von denen jeder z.B. sechs Bits umfaßt, für die Spaltenleitungen Y₁, Y₂, ... Y_x. vorgesehen. Die Schreib-Speicherkreise W₁, W₂, ... W weisen sechs Flip-Flops F₁ bis P₁, F_A2 bis F_F2, ... und F_ftK bis F_pR auf. Die Flip-Flops F_A1 bis F_F1, F_A2 bis F_p2, ... F^ bis F_pK sind derart geschaltet, daß sie Schieberegister in den jeweiligen Speicherkreisen W₁, W₂, ... W in der Längsrichtung bilden.DiesePlip-Flops sind außerdem so geschaltet, daß diejenigen entsprechend den jeweiligen Spaltenleitungen Y₁, Y₂, .... Y_R bei jedem Bit seitliche Schieberegister bilden und damit Schreib Speicherkreise W_A bis W_p bei jedem Bit bilden. Für die jeweiligen Spaltenleitungen Y₁, Y₂, ... Y_R sind außerdem Lesespeicherkreise R₁, R₂, ... R_x für z.B. zwei Bits vorgesehen. Die Lesespeicherkreise R₁, R₂, ... R₁, enthalten zwei Flip-Flop-Kreise F_Q1 bis F_H1, F_G2 bis F_H2, ... F^ bis Fjj_K/ von denen jeweils zwei so geschaltet sind, daß sie Längsschieberegister bilden. Die Ausgangsseiten der Flip-Flops F_A1 bis Fjvr' ^{die den} niedrigsten Bits der Schreib-Speicherkreise W₁ bis W_x. entsprechen, sind mit den Eingangsseiten der Flip-Flops F₁ bis F der Lesespeicherkreise R₁ bis R_R verbunden, um in Längsrichtung die Signale der Schreib-Speicherkreise W₁ bis W„ zu den Lesespeicher-

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kreisen R. bis R zuübertragen. Die Basiselektroden der Steuertransistoren T_yl# ^τγ2' ··· ^τγκ ^{in einem} Vertikalsteuerkreis 12 sind über Widerstände R_Q und R_n mit den Flip-Flops F_G1, F_H1# F₆₂, F_H2, ... F_QK, F_RK verbunden. Bei dem gezeigten Beispiel ist der Widerstandswert der Widerstände R_G und R_ unterschiedlich gewählt. Wenn beide Gruppen Flip-Flops F_G1 bis F_GR und F_H1 bis F_RK in den Lesespeicherkreisen R₁ bis R_x in dem Zustand Null sind, werden die Transistoren Τ_γ1 bis T_yR nicht leitend, während, wenn die Gruppe der Flip-Flops F_Q1 bis F_QK in dem Zustand 1 ist, jedoch die andere Gruppe der Flip-Flops F„, bis F„_v

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im Zustand Null ist, ein Strom mit der dem Pegel "1" entsprechenden Amplitude in den Transistoren Τ_γι bis T^. fließt. Wenn dagegen die Gruppe Flip-Flops F_Q1 bis F_GK im Zustand Null ist, jedoch die andere Gruppe Flip-Flops F„, bis F„_ im Zustand 1 ist, ein Strom mit der dem

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Pegel "2" entsprechenden Amplitude in den Transistoren T_yl bis Ty_x fließt. Wenn beide Gruppen F_G1 bis F_QK und F^. bis F„_v im Zustand 1 sind, fließt ein Strom, dessen

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Amplitude dem Pegel "3" entspricht, in den Transistoren T_V1 bis T_OT. Diese Stromwahl wird durch geeignete Wahl

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der Widerstandswerte der Widerstände R_G und R_ durchgeführt.

Ein Fernsehsignal, das von einer Antenne 13 empfangen wird, wird über einen Tuner 14 und einen ZF-Verstärker 15 zu einem Videodetektorkreis 16 geleitet. Das Videosignal S_VI, das von dem Videodetektorkreis 16 erhalten wird, wird auf einen Synchronsignalseparator 17 gegeben, der vertikale und horizontale Synchronsignale P_v und Ρ_β erzeugt, wie die Fig. 4A und 4B zeigen. Diese Signale P_v und P„ werden auf einen Startimpulsgenerator 18 gegeben, der dann vertikale und horizontale Startimpulse S_v und S„ erzeugt, wie die Fig. 4C und 4D zeigen. Die Startimpulse S„ und S„ werden einem Horizontalabtastkreis 19 zugeführt, der aus Schieberegistern gebildet ist und an seinen Ausgangsanschlüssen Impulse S erzeugt, die um eine Hori-

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zontalabtastperiode sequentiell verschoben bzw. verzögert sind, wie Fig. 4E zeigt. Die Impulse S werden auf einen Horizontalsteuerkreis 20 gegeben, um seine Steuertransistoren Τ_χ., ^τχ2' ··· sequentiell um eine Horizontalabtastperiode verzögert leitend zu machen und dadurch die Reihenleitungen bzw. Kathodenelektroden X₁, X₂ # ... bei jeder Horizontalabtastperiode sequentiell nahe auf Erdpotential zu bringen.

Die Videosignale S (Fig. 5A) des Videodetektorkreises 16 werden einem Pegeldetektorkreis 21 zugeführt, der das Videosignal S_v detektiert, wobei sein Pegel in 64 Stufen unterteilt wird, und die unterteilten Ausgangssignale an seinen Ausgangs ans chlüssen t_Q, tj^, ... t_g3 in Abhängigkeit von den unterteilten Pegeln abgibt. Die Ausgangssignale an den Anschlüssen t_o, t.. , ... t_ß_ werden einem 6-Bit-Coder 22 zugeführt, um an den Ausgangsanschlüssen t,, tg, ... t_F des 6-Bit-Coders 22 binärcodierte 6-Bit-Signale abzugeben. Die binärcodierten 6-Bit-Signale werden den Schreib-Speicherkreisen W , W , ... W an den jeweiligen Bits zugeführt. Der horizontale Startimpuls S (Fig. 5B) des Startimpulsgenerators 18 wird außerdem einem Oszillatorkreis 23 zugeführt, um ihn synchron anzusteuern. Das Ausgangssignal des Oszillatorkreises 23 wird einer Torschaltung 24 zugeführt. Der horizontale Startimpuls S„ wird auch einem Torimpulsgeneratorkreis 25 zugeführt, dessen Ausgangstorimpuls der Torschaltung 24 zu deren Steuerung zugeführt wird. Somit erzeugt die Torschaltung 24 eine Folge von Taktimpulsen C_w während der effektiven Bildperiode T_A der Horizontalabtastperiode, wie Fig. 5C zeigt. Der Taktimpuls CL^ wird den Flip-Flops F_A1 bis F , ... F_F1 bis Fp der Schreib-Speicherkreise W bis Wp zugeführt, um die Signale an den jeweiligen Bits abzutasten, die den Schreib-Speicherkreisen W bis W„ zugeführt werden, und die abgetasteten Werte von rechts nach links sequentiell seitlich zu übertragen. Die abgetasteten Werte werden in die Schreib-Speicherkreise W₁

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-IC-

bis W_R entsprechend den Spaltenleitungen Y₁ bis Y_R geschrieben. Hierbei wird die effektive Bildperiode T der Horizon-

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taläbtastperiode zu etwa —^y- der Horizontalabtastperiode

T„, d.h. zu -if- T„, gewählt.

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Ein weiterer Oszillatorkreis 26 wird ebenfalls mit dem horizontalen Startimpuls S synchron mit diesem angesteuert und sein Ausgangssignal wird einer Torschaltung 27 zugeführt. Der horizontale Startimpuls S„ wird auch einem Torimpulsgeneratorkreis 2 8 zugeführt, dessen Ausgangsimpuls bzw. Torimpuls der Torschaltung 27 zu deren Steuerung zugeführt wird. Somit erzeugt die Torschaltung 27, wenn die Schreibvorgänge aller Schreib-Speicherkreise W, bis W_ durchgeführt sind, d.h. unmittelbar nach der effektiven Bildperiode T- zwei dicht beieinanderliegende Impulse C_R1# zwei dicht beieinanderliegende Impulse C_R2, die gegenüber den Impulsen C-., um -*·?- T„ verschoben sind, und zwei

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dicht beieinanderliegende Impulse C_R^ verschoben gegenüber den Impulsen C^ um -sy- T„ sequentiell. Die Impulse C_R1, C_R2 und C_₃ werden als Flip-Flops in den Schreibspeicherkreisen W₁ bis W_ und den Lesespeicherkreisen R₁ bis R₅^ als Längsoder Leseschiebeimpulse zugeführt. Somit werden unmittelbar nach dem Ende der effektiven Bildperiode T_A die Signale, die in den Flip-Flops F_A1 bis F und F_ßl bis F_ßK gespeichert sind, mit den Impulsen C_R1 zu den Flip-Flops F_G1 bis F_QK und F„. bis F„_v übertragen. Danach werden die ursprünglich

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in den Flip-Flops F_cl bis F und F_. bis F_DK gespeicherten Signale mit den beiden Impulsen C_R2 ^zu den Flip-Flops F_G1 bis F_ und F„. bis F™. übertragen, und dann werden die

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ursprtinglicäx in den Flip-Flops F₁ bis F und Fp₁ bis F__K gespeicherten Signale mit den beiden Impulsen C-, zu den

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Flip-Flops F-,. bis F__, und F„. bis F₁₁^ übertragen. Da die Transistoren Τ_γχ bis T^^ des vertikalen Steuerkreises 12 von den Flip-Flops F... bis F_„ und F„, bis F„„ gesteuert

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werden, wie zuvor erwähnt wurde, werden die Transistoren T_yl bis Ty- sequentiell mit den in den Flip-Flops F^ bis ^FAK «^ ^FB1 ^{biS F}BK' ^FC1 ^{biS F}CK ™^{ά F}D1 ^{biS F}DK' ™^{d F}E1 bis F₁^ und F-, bis F__ in Übereinstimmung mit den Impulsen

Clv E X C SS.

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C_R, , C_2 unü- Cp₃ gespeicherten Signalen gesteuert.

Dies bedeutet im einzelnen, daß, wenn das abgetastete, in sechs Bits codierte Signal am ersten Bit 1 ist, der Entladestrom, der die Amplitude entsprechend dem Pegel "1" hat, während einer Zeitperiode T₁ von -sjy T_R (Fig. 5E) fließt, wenn das abgetastete Signal am zweiten Bit 1 ist, der Entladestrom, der die Amplitude entsprechend dem Pegel

2 hat, während der gleichen Abtastperiode Τ_χ (Fig. 5F) fließt, und wenn das abgetastete Signal am dritten Bit 1 ist, der Entladestrom, der die Amplitude entsprechend

4 dem Pegel 1 hat, während einer Zeitperiode T₂ von -^r- T„ fließt (Fig. 5G). Der Vorgang danach wird in gleicher Weise durchgeführt, wie die Fig. 5H bis 5J zeigen. Dies bedeutet, daß während der Anzeigeperiode T_ß der Horizontalabtastperiode T„, die aus der nicht effektiven horizontalen Bildperiode T_ß und der effektiven horizontalen Bildperiode T_Ä besteht, Schreibvorgänge durchgeführt werden, und daß, nachdem alle Schreibvorgänge beendet sind, die Entladeströme, die die Amplituden und Impulsbreiten entsprechend den jeweiligen Bits haben, entsprechend den jeweiligen Bitsignalen fließen.

Wenn daher der Pegel des Videosignals S_VI zu einem Äbtastzeitpunkt z.B. auf der 25. Stufe der Stufen 0 bis 63 ist, land als "011001" codiert ist, die Entladeströme, die die Amplituden entsprechend den Pegeln 1, 2 und 1 haben, während der Zeitperioden Τ_χ, T₂, T₃ fließen, wie Fig. 5K zeigt. Damit wird die Helligkeit entsprechend der 25. Stufe als integrierter Wert der Entladeströme. Wenn der Pegel z.B. auf der 51.Stufe ist und als "110011" codiert ist, fließt der Entladestrom mit der Amplitude entsprechend dem Pegel

3 während der Zeitperiode T, infolge der Tatsache, daß die Flip-Flops der Lesespeicherkreise 1 werden und in gleicher Weise fließt der Strom mit der Amplitude entsprechend dem Pegel 3 während der Zeitperiode T₃, wie Fig. 5L zeigt. Somit wird die Helligkeit moduliert und wird entsprechend der 51.Stufe als dem integrierten Wert der Entladeströme.

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Wenn alle in den Schreibspeicherkreisen W₁ bis W_R gespeicherten Signale mit dem Leseimpuls C_R3 zu den Lesespeicherkreisen R, bis Rj. übertragen sind, kommt die nächste effektive horizontale Bildperiode T und das Videosignal S_VI in der nächsten horizontalen Abtastperiode w±rd entsprechend dem oben erwähnten Taktimpuls T„ in den Schreibspeicherkreisen W₁ bis W_R abgetastet und die abgetasteten Videosignale werden in der gleichen Weise wie beim vorherigen Vorgang übertragen und gespeichert. Somit wird ein Bild auf der Anzeigefrontplatte 11 angezeigt.

Die obige Beschreibung erfolgte für den Fall, daß die Widerstandswerte der Widerstände Rq und R_H derart verschieden gewählt werden, daß die Amplituden der Ladeströme durch die Flip-Flops F_H1 bis F_fiK zweimal so groß wie durch die Flip-Flops F₁ bis F_GK werden, unter der Annahme, daß die Flip-Flops F_G1 bis F_QK und F_H1 bis F_HR im gleichen Zustand 1 sind. Es ist jedoch möglich, daß die Widerstandwerte der Widerstände R-, und IL, gleich gemacht werden und die Amplituden der Entladeströme für den Fall, daß die Flip-Flops F_Q1 bis F_GK der Lesespeicherkreise R₁ bis R-. "1" sind, gleich denjenigen für den Fall gewählt werden, daß die Flip-Flops F₁ bis F„_K im Zustand 1 sind. Es ist dann ausreichend, daß die Impulse C_n,, C_n- und Cqo iⁿ äer Mitte zwischen den Impulsen C_R1 und C_R2 > zwischen den Impulsen C_R2 ^un<* ^cr3 und zwischen den Impulsen C_R3 und C_R1 gewählt werden, wie Fig. 5M zeigt, und diese Impulse Cq₁, Cq? und Cq₃ werden in der gleichen Weise wie die Impulse C_R1 bis C_R3 erhalten und als Obertragungsimpulse zusammen mit Paaren von Impulsen C_R1, C_R2 und C_R3 zu den Flip-Flops F_ßl bis F_GR und F_R1 bis F_HK der Lesespeicherkreise R₁ bis R^ tibertragen.

Somit wird, wie die Fig. 5N bis 5S zeigen, das Signal am ersten Bit aus den Flip-Flops F_Q1 bis F_GR während einer Zeitperiode T₁₁ entsprechend einer Zeitperiode von —rx- T„ in der vorderen Hälfte der Zeitperiode T₁ ausgelesen. Das Signal beim zweiten Bit wird ebenfalls aus den Flip-

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Flops F₁₁₁ bis F„„ während der Zeitperiode T,, ausgelesen und letzteres Signal wird zu den Flip-Flops F_G1 bis F_GR übertragen und dann während der nächsten Zeitperiode T₁₂ von -^₂- Tj₁ wiederum ausgelesen. Das Signal an dem dritten und vierten Bit und diejenigen an dem fünften und sechsten Bit werden in gleicher Weise behandelt und die Entladeströme mit den gleichen Amplituden entsprechend den Signalen an den jeweiligen Bits fließen während der Zeitperiode entsprechend den jeweiligen Bits.

Im einzelnen bedeutet dies, daß, wenn der Pegel des abgetasteten Videosignals S_VI z.B. auf der 20.Stufe ist und als "011001" codiert ist, der Pegel mit der Amplitude entsprechend dem Pegel 1 während der Zeitperioden T₁₁, T₂₁, T₀₀ und To₁ fließt, wie Fig. 5T zeigt, und daß die Helligkeit entsprechend der 25.Stufe als ihrem integrieten Wert wird. Wenn der Pegel z.B. auf der 51.Stufe ist und als "110011" codiert ist, fließt der Entladestrom mit der Amplitude entsprechend dem Pegel "2" während der Zeitperiode T₁₁ infolge der Tatsache, daß beide Flip-Flops der Lesespeicherkreise im Zustand "1" sind, der Entladestrom mit dem gleichen Pegel während der Zeitperiode T₃₁ fließt, und der Entladestrom mit der dem Pegel "1" entsprechenden Amplitude während der Zeitperioden T₁₂ und T₃₂ fließt, wie Fig. 5U zeigt. Somit wird die Helligkeit entsprechend der 51.Stufe als dem integrierten Wert der Ströme. Folglich wird die Helligkeitsmodulation durchgeführt und ein Bild angezeigt.

Bei dem Videoanzeigegerät gemäß der Erfindung, das oben beschrieben wurde,sind, selbst wenn das Videosignal z.B. in sechs Bits codiert wird, zwei Bit-Lesespeicherkreise ausreichend, so daß der Aufbau sehr vereinfacht und billig wird. Die Signalübertragung vom Schreibspeicherkreis zum Lesespeicherkreis wird sequentiell und seriell durchgeführt und das Signal wird aus den beiden Speichervorrichtungen des Lesespeicherkreises nur parallel ausgelesen,

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so daß die Verdrahtung zwischen diesen sehr einfach wird.

Bei der gezeigten Ausführungsform wird das Videosignal in sechs Bits codiert, jeder der Schreibspeicherkreise wird mit sechs Bits aufgebaut und jeder der Lesespeicherkreise mit zwei Bits. Die Erfindung ist jedoch nicht auf die obige Ausführungsform beschränkt, sondern kann auf den Fall angewendet werden, daß das Videosignal in m χ η Bits (m und η sind positive ganze Zahlen) codiert wird, jeder der Schreibspeicherkreise für m χ η Bits, jeder der Lesespeicherkreise für m Bits aufgebaut wird, der Inhalt der Schreibspeicherkreise zu den Lesespeicherkreisen t d.h. m Bitsgleichzeitig und sequentiell von den unteren Bits zu den höheren Bits mit unterschiedlichen Intervallen entsprechend dem Gewicht der codierten Signale übertragen und dann ausgelesen wird.

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Claims (4)

1. Ansprüche

   l.j Videoanzeigegerät, gekennzeichnet durch

   A) eine Anzeigefrontplatte mit einer Gruppe erster paralleler Elektroden und einer Gruppe zweiter paralleler Elektroden im wesentlichen senkrecht zu den ersten Elektroden,

   B) eine Gruppe erster Steuerkreise, die mit den ersten parallelen Elektroden verbunden sind,

   C) eine Gruppe zweiter Steuerkreise, die mit den zweiten Elektroden verbunden sind,

   D) eine Videosignalquelle für die Zufuhr eines Videosignals ,

   E) einen Synchronsignalseparator, der mit der Videosignalquelle verbunden ist, um die horizontalen und vertikalen Synchronsignale von dem Videosignal zu trennen,

   F) eine Einrichtung, der die Horizontalsynchronsignale zur Ansteuerung der ersten Steuerkreise sequentiell synchron mit den horizontalen Synchronsignalen zugeführt werden,

   G) eine Signalpegeldetektoreinrichtung, die mit der Videosignalquelle verbunden ist, um den Pegel des Videosignals zu ermitteln und ein digital codiertes Ausgangssignal zu erzeugen,

   H) eine Gruppe erster Speicherkreise, die mit den zweiten Steuerkreisen verbunden sind, wobei jeder erste Steuerkreis mehrere Speichervorrichtungen hat, die

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   -IS-

   in Reihe geschaltet sind, um ein Schieberegister zu bilden, ein Eingangs ans ch luß und mehrere Ausgangs anschlüsse vcsi jeder Speichervorrichtung herausgeführt ist, und die Ausgangsanschlüsse mit einem entsprechenden zweiten Steuerkreis über Widerstände verbunden sind,

   I) eine Gruppe zweiter Speicherkreise, die mit den Eingangsanschlüssen der ersten Speicherkreise verbunden sind,

   J) eine erste Steuereinrichtung, die zwischen die Pegeldetektoreinrichtung und die zweiten Speicherkreise zur übertragung des digital codierten AusgangssignaIs geschaltet ist, und

   K) eine zweite Steuereinrichtung, die zur Signalübertragung zwischen die ersten und zweiten Speicherkreise geschaltet ist.
2. 2. Videoanzeigegerät nach Anspruch 1, dadurch gekennzeichnet, daß das digital codierte Ausgangssignal der Pegeldetektoreinrichtung ein m χ n-Bit-Signal ist, wobei m und η positive ganze Zahlen sind, daß jeder der ersten Speicherkreise aus m-Bit-Speichervorrichtungen besteht, daß jeder der zweiten Speicherkreise aus m χ n-Bit-Speichervorrichtungen besteht und daß die zweite Steuereinrichtung Signale von den zweiten Speicherkreisen zu den ersten Speicherkreisen in Form von m-Bits gleichzeitig und sequentiell von den unteren Bits zu den höheren Bits mit unterschiedlichen Intervallen entsprechend dem Gewicht des digital codierten Signals überträgt, wobei die zweite Steuereinrichtung unmittelbar nach der Speicherung des digital codierten Ausgangssignals in allen zwei Speicherkreisen und die erste Steuereinrichtung unmittelbar nach der übertragung der letzten m Bits der gespeicherten Signale der zweiten Speicherkreise zu den ersten Speicherkreisen betätigt wird.

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3. 3. Videoanzeigegerät nach Anspruch 2, dadurch gekennzeichnet, daß die zweiten Speicherkreise eine Gruppe von ersten m χ n-Bit-Schieberegistern bilden,die in Längsrichtung und in Reihe mit den m-Bit-Schieberegistern der ersten Speicherkreise verbunden sind, und daß die gleichen zweiten Speicherkreise auch eine Gruppe von zweiten Schieberegistern bilden, die seitlich mit der Pegeldetektoreinrichtung verbunden sind, wobei die erste Steuereinrichtung das digital codierte Ausgangssignal der Pegeldetektoreinrichtung sequentiell zu den zweiten Speicherkreisen mittels der Gruppe von zweiten Schieberegistern überträgt, und daß die zweite Steuereinrichtung Signale von den zweiten Speicherkreisen zu den ersten Speicherkreisen mittels der Gruppe erster Schieberegister überträgt.
4. 4. Videoanzeigegerät, gekennzeichnet durch

   A) eine Anzeigefrontplatte mit einer Gruppe erster paralleler Elektroden und einer Gruppe zweiter paralleler Elektroden im wesentlichen senkrecht zu den ersten Elektroden,

   B) eine Gruppe erster Steuerkreise, die mit den ersten parallelen Elektroden verbunden sind,

   C) eine Gruppe zweiter Steuerkreise, die mit den zweiten Elektroden verbunden sind,

   D) eine Videosignalquelle für die Zufuhr eines Videosignals ,

   E) einen Synchronsignalseparator, der mit der Videosignalquelle verbunden ist, um die horizontalen und vertikalen Synchronsignale von dem Videosignal abzutrennen ,

   F) eine Einrichtung, der die horizontalen Synchronsig-

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   nale zur Ansteuerung der ersten Steuerkreise sequentiell synchron mit den horizontalen Synchronsignalen zugeführt werden,

   G) eine Signalpegeldetektoreinrichtung, die mit der Videosignalquelle verbunden ist, um den Pegel des Videosignals zu ermitteln und ein digital codiertes m χ η-Bit-Ausgangssignal zu erzeugen, wobei m und η positive ganze Zahlen sind,

   H) eine Gruppe erster Speicherkreise, die mit den zweiten Steuerkreisen verbunden sind, wobei jeder erste Steuerkreis aus m-Bit-Speiehervorrichtungen besteht,

   I) eine Gruppe zweiter Speicherkreise, die mit den ersten Speicherkreisen verbunden sind, wobei jeder zweite Speicherkreis aus m χ n-Bit-Speiehervorrichtungen besteht,

   J) eine erste Steuereinrichtung, die zur übertragung des digital codierten Ausgangssignals zwischen die Pegeldetektoreinrichtung und die zweiten Speicherkreise geschaltet ist, und

   K) eine zweite Steuereinrichtung, die zwischen die ersten und zweiten Speicherkreise geschaltet ist, um zwischen diesen Signale in Form von m Bits gleichzeitig und sequentiell von den unteren Bits zu den höheren Bits in unterschiedlichen Intervallen entsprechend dem Gewicht der digital codierten Signale zu übertragen, wobei die zweite Steuereinrichtung unmittelbar nach der Speicherung der digital codierten Ausgangssignale in den Speicherkreis und die erste Steuereinrichtung unmittelbar nach der übertragung der letzten m Bits der gespeicherten Signale der zweiten Speicherkreise zu den ersten Speicherkreisen betätigt wird.

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