DE2525985C2

DE2525985C2 - Verfahren zum Betreiben eines Speichers und Schaltungsanordnung zur Durchführung des Verfahrens

Info

Publication number: DE2525985C2
Application number: DE2525985A
Authority: DE
Inventors: Richard I. Hopewell Junction N.Y. Spadavecchia; James R. Wappingers Falls N.Y. Struk
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-06-19
Filing date: 1975-06-11
Publication date: 1983-03-31
Also published as: FR2275848A1; JPS5837634B2; DE2525985A1; GB1502925A; FR2275848B1; JPS513738A; US4057789A

Description

65

Die Erfindung betrifft ein Verfahren zum Betreiben eines Halbleiterspeichers nach dem Oberbegriff des Patentanspruchs 1 und einer Schaltungsanordung zur Durchführung des Verfahrens.

Eine Speicherzelle mit bipolaren Transistoren, die eine sehr kurze Zugriffszeit aufweist, ist z. B. in der US-PS 34 23 737 beschrieben. Eine derartige Speicherzelle besteht aus zwei Transistoren, deren Kollektor und Basis jeweils direkt über Kreuz gekoppelt sind und an deren Emitter eine erste und eine zweite Diode angeschlossen ist, wodurch ein nichtzerstörendes Auslesen des Zeüenzustands wahlweise durch eine der Dioden erfolgt wenn ein Ausleseimpuls gleichzeitig an beide zweite Dioden angelegt wird. Außerdem können Daten in die Zelle eingeschrieben werden, indem man gleichzeitig ein Signal durch eine der ersten Dioden und durch beide zweite Dioden anlegt, um den Zustand der Speicherzelle zu verändern. Außerdem ist durch die US-PS 36 17 772 ein weiterer Speicher bekanntgeworden, bei dem die Lese- und Schreibfunktionen durch ein und dieselbe Schaltung vorgenommen werden. In dieser Schaltung ist jeder der nichtgekoppelten Emitter eines die Speicherzelle mitbildenden Doppelemittertransistors durch eine entsprechende Bitleitung mit dem Emitter eines separaten Transistors über einem Ladeelement verbunden. Die Kollektoren dieser beiden separaten Transistoren sind mit den entgegengesetzten Enden eines Differentialabfrageverstärkers verbunden, während die Basiselektroden der beiden Transistoren an eine Diodenschaltung angeschlossen sind, die das Potential an der Basis so steuert, daß das Potential auf der Leitung durch die separaten Transistoren verändert wird, um die Lese- und Schreibfunktionen auszuführen und die separaten Transistoren abzuschalten, wenn die Speicherzelle nicht adressiert wird. Eine Speicherzeile hat dabei einen Signalausschlag von V, 1 - V,_:, wobei die absolute Größe von V,i> V_s2 in der Größenordnung von 600 mV liegt. Der Abfrageverstärker, der nun den jeweiligen Zustand einer Speicherzelle abfragt, arbeitet mit einer Referenzspannung. Da sich nun die Größe des Spannungsausschlags der Speicherzellen auf dem Speicherplättchen mit der Temperatur, den Schwankungen in der Stromversorgung und den Bauteiltoleranzen ändert, wird an die Genauigkeit eines Abfrageverstärkers eine sehr hohe Anforderung gestellt, so daß ein nicht unerheblicher technischer Aufwand bei den bekannten Halbleiterspeichern dieser Art getrieben wird.

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren zum Betreiben, insbesondere Abfragen eines Speichers mit Speicherzellen und Peripherieschaltkreisen aus bipolaren Transistoren zu schaffen, das Temperaturschwankungen, Stromschwankungen und Bauteiltoleranzen auf einem Speicherplättchen ausgleicht, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens zu schaffen.

Durch die Erfindung soll weiterhin eine Vorspannungsquelle zur Verwendung in einem Speicher mit mehreren bistabilen Speicherzellen geschaffen werden, worin jede Zelle einen Spannungsausschlag von Vi bis V3 besitzt, wobei bei Vi > V3 die Größe der Vorspannung V| + V3/2 beträgt und durch Temperaturschwankungen, Stromversorgungsschwankungen und Schwankungen in den Bauteilen bedingten Änderungen im Spannungsausschlag folgt.

Durch die Erfindung soll weiterhin eine Vorspannung vorgesehen werden, deren Größe sich mit derselben Geschwindigkeit wie die Temperatur bewegt als Mittelspannung der zugehörigen bistabilen Speicherzellen. Durch die Vorspannschaltung in einem monolithi-

sehen Lese-ZSchreibspeicher soll das Sigma des Spannungsdifferentials zwischen den Speicherzellenspannungspegeln und der Größe der Vorspannung reduziert werden. Außerdem soll die Spannungsdifferenz zwischen der Spannung auf der Worttreiberleitung und dem oberen Signalspannungspegel der Speicherzelle aufgrund der Basislast in tinem Vorspannkreis simuliert werden durch Einstellen des Stromes eines Differentialverstärkers.

Die erfindungsgemäße Lösung der Aufgabe besteht im Kennzeichen der Patentansprüche 1 bzw. 2.

Durch das angegebene Verfahren und die Schaltungsanordnung zur Durchführung des Verfahrens wird gewissermaßen das exakte Laden mehrerer Speicherzellen simuliert, und zwar vom Worttreiber her gesehen. Die Vorspannungsschaltung, die Leseverstärker und die bistabilen Speicherzellen sind alle auf einem gemeinsamen Halbleiterplättchen angeordnet wobei die Vorspannungsschaltung eine Referenzspannung liefert, die eine Funktion der elektrischen Ströme der Vorspannschaltung ist, die eine im wesentlichen unveränderliche mathematische Beziehung zu den elektrischen Strömen in den Speicherzellen darstellen.

Diese Schaltung simuliert das exakte Laden einer Anzahl von Zellen, so daß sowohl die Temperaturänderungen, die Spannungsschwankungen der Stromversorgung und die Toleranzen der Bauteile auf sehr einfache Art und Weise ausgeglichen werden.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigen

Fig. IA und IB zusammengelegt gemäß Fig. 1 in einem Blockschema einen monolithischen Speicher,

Fig.2 eine der Speicherzellen und einen der Leseverstärker des in F i g. 1 gezeigten Speichers,

Fig.3 im einzelnen die Vorspannschaltung des Leseverstärkers und

Fig.4 eine herkömmliche Vorspannschaltung für einen Leseverstärker.

In F i g. 1 sind unter der Beschriftung Gruppe 1 256 Speicherzellen in vier Spalten angeordnet und zu jeder Spalte gehört ein Leseverstärker. Die Speicherzellen 0 bis 63 in Spalte 1 der Gruppe 1 sind entsprechend durch die Bitleitungen 301 und 302 mit dem Leseverstärker SA 1 gekoppelt. Die Speicherzellen 64 bis 127 in Spalte 2 der Gruppe 1 sind durch die Bitleitungen 303 und 304 mit dem Leseverstärker SA 2 und die Speicherzellen 128 bis 191 in Spalte 3 der Gruppe 1 durch die Bitleitungen 305 und 306 mit dem Leseverstärker SA 3 gekoppelt. Die Speicherzellen 192 bis 255 in Spalte 4 der Gruppe 1 sind entsprechend durch die Bitleitungen 307 und 308 mit dem Leseverstärker SA 4 gekoppelt

Der in F i g. 1 gezeigte monolithische Speicher verfügt über neun Gruppen von Speicherzellen und zugehörige Leseverstärker. Detailliert sind nur die Gruppen 1 und 9 dargestellt

Unter der Beschriftung Gruppe 9 sind 256 Speicherzellen in vier Spalten und der zu jeder Spalte gehörende Leseverstärker dargestellt. Die Speicherzellen 0 bis 63 der Spalte 1 der Gruppe 9 sind durch die Bitleitungen 365 und 366 mit dem Leseverstärker SA 33 gekoppelt, die Speicherzellen 64 bis 127 der Spalte 2 der Gruppe 9 durch die Bitleitungen 367 und 368 mit dem Leseverstärker SA 34, die Speicherzellen 128 bis 191 der Spalte drei der Gruppe 9 durch die Bitleitungen 369 und 370 mit dem Leseverstärker SA 35 und die Speicherzellen 192 bis 255 der Spalte 4 der Gruppe 9 durch die Bitleitungen 371 und 372 mit dem Leseverstärker SA 36.

Der in F i g. 1 gezeigte monolithische Speicher hat eine Speicherkapazität von 256 binären Wörtern mit je 9 binären Bits. Entsprechend kann dieser Speicher zum Speichern von 256 Bytes binärer Daten verwendet

s werden, wobei ein Byte 9 binäre Bits eines binären Wortes umfaßt Die 9 binären Bits eines jeden der 256 gespeicherten Wörter können aus 8 Datenbits und einem zugehörigen Paritätsbit bestehen.

An jeder der 256 Adressen des m F i g. 1 gezeigten

ίο Speichers können 9 binäre Bits gespeichert werden. Diese 256 Adressen sind bezeichnet mit 0, 1, 2 ... 252, 253,254 und 255. Berücksichtigt man jetzt daß jede der Gruppen 1 bis 9 256 Speicherzellen mit den Bezeichnungen 0, 1, 2, 3 ... 253, 254 und 255 gemäß Darstellung in F i g. 1 hat so können die Zellen der Gruppe 1 ein erstes binäres Bit aus jedem der genannten 256 Wörter speichern; die Zellen der Gruppe 2 speichern ein zweites Bit dieser Wörter, die Zellen der Gruppe 3 das dritte Bit usw. und die Zellen der Gruppe 9 speichern das neunte binäre Bit eines jeden der 256 genannten Wörter.

Nach den obigen Ausführungen ist klar, daß die Leseverstärker 5 bis 32 jeweils zu den Gruppen 2 bis 8 der Speicherzellen gehören.

Der Kürze halber sind die Leseverstärker 5 bis 32 und die Speicherzellen der Gruppe 2 bis 8 in F i g. 1 nicht ausdrücklich dargestellt Die Beziehungen zwischen Leseverstärkern, Speicherzellen und Gruppen sind übersichtlich und vollständig für den in F i g. 1 gezeigten Speicher in der nachfolgenden Tabelle Nr. 1 zusammengestellt.

Tabelle 1

Leseverstärker

Gruppe

Nr.

Speicherzellen

SA 1	1	Obis 63
*SA 2*	1	64 bis 127
*SA 3*	1	128 bis 191
*SAA*	1	192 bis 255
*SAS*	2	Obis 63
*SA 6*	2	64 bis 127
*SAl*	2	128 bis 191
*SAS*	2	192 bis 255
*SA 9*	3	Obis 63
*SAW*	3	64 bis 127
*SAU*	3	128 bis 191
*SAU*	3	192 bis 255
SA 13	4	Obis 63
*SAU*	4	64 bis 127
SA 15	4	128 bis 191
*SA 16*	4	192 bis 255
sau	5	Obis 63
SA\%	5	64 bis 127
SA 19	5	128 bis 191
SA 20	5	192 bis 255
SA 21	6	Obis 63
£4 22	6	64 bis 127
SA 23	6	128 bis 191
SA 2A	6	192 bis 255
SA 25	7	Obis 63
SA 26	7	64 bis 127
SAU	7	128 bis 191
SAlS	7	192 bis 255
SA 19	8	Obis 63
SAVi	8	64 bis 127

Fortsetzung

Leseverstärker

Gruppe

Nr.

Speicherzellen

SA 31	8	128	bis	191	9,13	Einheiten	21,25,
£4 32	8	192	bis	255	,17,
SA 33	9	0	bis	63
SA 34	9	64	bis	127
SA 35	9	128	bis	191
SA 36	9	192	bis	255
Aus Tabelle	1 geht hervor, daß	man die 36
Leseverstärker	zur Benutzung in vier
unterteilen kann.	Die Leseverstärker 1,5,

29 und 33 bilden die erste Einheit und werden verwendet für binäre Wörter, die an den Adressen 0 bis 63 gespeichert sind. Die Leseverstärker 2, 6, 10, 14, 18, 22, 26, 30 und 34 bilden die zweite Einheit und werden für binäre Wörter verwendet, die an den Adressen 64 bis 127 gespeichert sind. Die Leseverstärker 3, 7, 11, 15, 19,

23.27,31 und 35 bilden die dritte Einheit und werden für binäre Wörter verwendet, die an den Adressen 128 bis 191 gespeichert sind. Die Leseverstärker 4,8, 12,16, 20,

24.28,32 und 36 bilden die Fördereinheit und werden für binäre Wörter verwendet, die an den Adressen 192 bis 255 gespeichert sind.

Der mit dem Referenzzeichen BD in F i g. 1 versehene Bitdecodierer wählt aufgrund einer zwei Bit großen binären Adresse an den Anschlüssen At, und Ai eine und nur eine der vier Bitwahlleitungen, die entsprechend bezeichnet sind mit BSL 1, BSL2, BSL3 und BSL 4. Die Bitwahlleitung BSL1 ist mit den Leseverstärkern der Einheit 1 gekoppelt und bereitet diese im gewählten Zustand vor. Zur Einheit 1 gehören die Leseverstärker SA 1, SA 5, SA 9 ... SA 25, SA 29 und SA 33. Die Bitwahlleitung BSL 2 ist gekoppelt mit den Leseverstärkern SA 2, A4 6, SA 10... SA 26, SA 30 und SA 34 der Einheit 2 und bereitet diese im gewählten Zustand vor. Die Bitwahlleitung BSL 3 ist gekoppelt mit den Leseverstärkern A4 3, SA 7, SAU, SA 27, SA 31 und A4 35 der Einheit 3 und bereitet diese im gewählten Zustand vor. Die Bitwahlleitung BSL 4 ist mit den Leseverstärkern SA 4, SA 8, A4 12... SA 28, SA 32 und A4 36 der Einheit 4 und bereitet diese im gewählten Zustand vor.

Der in Fig. 1 dargestellte Wortdecodierer WD wählt eine und nur eine der 64 Wortwahlleitungen WSL 1, WSL 2, WSL 3 ... WSL 63 und WSL 64 aufgrund einer Wortadresse aus sechs binären Bits an den Anschlüssen Aa, Au Αϊ, A₃, A₄ und A₅. Jede Wortwahlleitung ist mit einer anderen Untergruppe aus vier Speicherzellen in jeder der Gruppen 1 bis 9 verbunden. Die Wortwahlleitung 1 ist mit den Speicherzellen gekoppelt, die die ι ^Γ· Speicheradressen 0,64,128 und 192 haben, die WSL 2 ist mit Speicherzellen gekoppelt, die die Adressen 1,65,129 und 193 haben, die WSL 3 ist gekoppelt mit den Speicherzellen 2, 66, 130 und 194, die WSL 4 ist gekoppelt mit Speicherzellen, die die Specheradressen 3,67,131,195 haben usw. Die WSL 63 ist gekoppelt mit den Speicherzellen, die die Speicheradressen 62, 126, 190 und 254 haben und die WSL 64 ist gekoppelt mit Speicherzellen mit den Speicheradressen 63, 127, 191 und 255.

Eine bestimmte Speicheradresse wird adressiert durch Anwählen der entsprechenden Wortwahlleitung und der Bitwahlleitungen. Die Speicheradresse 189 wird beispielsweise adressiert durch Auswahl der Wortwahlleitung WSL 62 und der Bitwahlleitung BSL 3. Die Wortwahlleitung WSL 62 ist mit Speicherzellen gekoppelt, die die Speicheradressen 61, 125, 189 und 253 haben. Die Bitwahlleitung BSL3 ist gekoppelt mit Speicherzellen, die die Speicheradressen 128 bis 191 haben. Die Speicheradresse 189 wird gewählt durch gleichzeitiges Auswählen der Wortwahlleitung WSL 62 und der Bitwahlleitung BSL 3.

Die nachfolgende Tabelle 2 zeigt die jeweilige Wortleitung und die jeweilige Bitleitung, die vorbereitet oder gewählt werden müssen, um jede der 256 Speicheradressen anzusprechen.

Tabelle 2

Wortwahl	Bitwahlleitung gewählt (BSL)	0 Speicher	1	2	64 Speicher	65	3	129	4	193
leitung		adresse	2	adresse	66	128 Speicher	130	192 Speicher	194
gewählt (WSL)	1	3	67	adresse	131	adresse	195
1	4	68	132	196
	5	69	133	197
2	6	70	134	198
3	7	71	135	199
4	8	72	136	200
5	9	73	137	201
6	10	74	138	202
7	11	75	139	203
8	12	76	140	204
9	13	77	141	205
10	14	78	142	206
11	15	79	143	207
12	16	80	144	208
13	17	81	145	209
14	18	82	146	210
15
16
17
18
19

Tabelle 2 (Fortsetzung)

Wortwahlleitung
gewählt (WSL)

Bitwahlleitung gewählt (BSL)

20
21
22
23
24

19
20
21
22
23

83 84 85 86 87 147
148
149
150
151

211 212 213 214 215

56

en

j ι

58
59
60
61
62
63
64

55
56
57
58
59
60
61
62
63

119 120 121 122 123 124 125 126 127

Tabelle 3

Ausgang	Lese	Durch	Bitposition
der Daten	verstärker	Leitungen	binärer
eingabe		dargestellte	Wörter im
einrichtung		Verbindung	Speicher
*(DIAf)*

183

1 OA
1OT

185
186
187
188
189
190
191

Aus den obigen Erklärungen, den Tabellen Nr. 1 und 2 und F i g. 1 geht hervor, daß jede der 256 Speicherstellen adressierbar ist und jede Speicherstelle enthält 9 diskrete Speicherzellen. Wenn eine bestimmte Speicherstelle adressiert wird, werden 9 diskrete Speicherzellen und 9 entsprechend damit gekoppelte diskrete Leseverstärker gewählt. Wenn z.B. die Speicheradresse 195 adressiert wird durch die Wortwahlleitung WSL 4 und die Bitwahlleitung BSL 4, werden die Speicherzellen 195 der Gruppen 1 bis 9 entsprechend und die Leseverstärker SA 4, SA 8, SA 12, SA 16. SA 20, SA 24, SA 28, SA 32 und SA 36 gewählt.

Mit der in Fig. 1 gezeigten Dateneingabeeinrichtung DIM wird im Schreibbetrieb des Speichers gearbeitet. Zur Erklärung kann die Schaltweise und die Betriebsart der Dateneingabeeinrichtung als ein Register mit einer « Speicherkapazität von 9 binären Datenbits betrachtet werden, die das Register an den Eingangsanschlüssen I₀, h, /2,... Ify, /7, /g, empfangen kann und unter Steuerung des Takt- oder Steuersignals, welches nicht dargestellt ist, den Inhalt des Datenregisters an den Ausgängen i\, 4 /3. ... k, h, k elektrisch darstellen kann. Gemäß Darstellung durch die Leitungen 401 bis 409 in F i g. 1 und die nachfolgende Tabelle 3 werden die Ausgänge *, /1, h ... h, k wahlweise mit 36 Leseverstärkern SA 1, SA 2, SA 3, SA 4... SA 33, SA 34, SA 35 und SA 36.

SAl SAl SA 3 SA 4 SAS SA 6 SA 7 SAi

401

402*)

eins

zwei

55

60

65 247 248 249 250 251 252 253 254 255

Ausgang	Lese	Durch	Bitposition
der Daten	verstärker	Leitungen	binärer
eingabe		dargestellte	Wörter im
einrichtung		Verbindung	Speicher
*(DIM)*

SA 9 403·) drei

SA 10

SAU

SA 13 404*) vier

SAU

SAlS

SAU

SA 17 405*) fünf

SAlS

SA 19

£4 20

SA 21 406*) sechs

SAU

SA 23

SAU

SA 25 407*) sieben

SA 26

SA 21

SA 2&

SA 29 408*) acht

SA 30

SA 31

SA 32

SA 33 409 neun

A4 34

5,4 35

SA 36

*) Nicht ausdrücklich in Fig I dargestellt.

Es können also neun Bit große binäre Wörter, die nacheinander an den Eingängen /0, I\ ... /7 und h dargestellt werden, an vorbestimmte Adressen im Speicher gesetzt werden. Wenn der in F i g. 1 gezeigte Speicher im Schreibbetrieb läuft, wird eine Speicher-

adresse durch die aktivierte Wortwahlleitung und die aktivierte Bitwahlleitung gewählt. Das binäre Wort (Byte), dargestellt an den Anschlüssen Ia, h ... h und k, wird über die gewählten Leseverstärker an die gewählte Speicheradresse übertragen.

Mit der in F i g. 1 gezeigten Datenausgabeeinrichtung mit der Bezeichnung DOM wird gearbeitet, wenn der Speicher im Lesebetrieb läuft. Schaltung und Arbeitsweise der Datenausgabeeinrichtung können als ein Register mit einer Speicherkapazität von 9 binären Datenbits betrachtet werden. Das Register kann binäre Datenbits an den Eingabeanschlüssen b\,bi,bi... bj, bg und bc, empfangen und unter Steuerung eines Taktoder Steuersignals, welches nicht gezeigt ist, elektrisch den Inhalt besagten Registers an den Ausgängen B\, Bi, Bi... Bi, Bx und & darstellen. Gemäß Darstellung durch die Leitungen 411 bis 419 in Fig. 1 und Tabelle Nr. werden die Eingänge b\,t>2,l>s...bi,bs und bg des DOM wahlweise mit neun von den 36 Leseverstärkern SA bis SA 36 gekoppelt.

Tabelle 4

Eingang	Lese	Durch	Bitposition
der Daten	verstärker	Leitungen	binärer
ausgabe		dargestellte	Wörter im
einrichtung		Verwendung	Speicher
*(DOM)*

b₉

SAl SAl SA 3 SA 4

SAS SA 6 SAl SAi SA 9 SAW SAU SAU

SA 13 SAU SAlS SA 16

SA Π SAW SA 19 SA 20

sau sau

SAU SATA

SA 25 SA 26 SA 27 SAU

SA 29 SA 30 A4 31 SA 32 SA 33 SA 34 SA 35 SA 36

411

412*)

413*)

414*)

415*)

416*)

417*)

418*)

419

eins

zwei

drei

vier

fünf

sechs

sieben

acht

neun Neun Bit große binäre Wörter können nacheinander von vorbestimmten Speicherpositionen gelesen und an den Anschlüssen B_u B₂... Bs und B₉ dargestellt werden. Wenn der Speicher im Lesebetrieb läuft, werden die Daten in einer bestimmten Speicheradresse, die durch die gewählte Wortleitung und die gewählte Bitleitung definiert ist, aus dem Speicher gelesen. Diese Daten werden über die Leseverstärker, die zu der gelesenen Adresse gehören, auf den Eingang B\, Bz... Bs und Bg der

ίο Dateneingabeausrichtung übertragen. Unter Steuerung der Datenausgabeeinrichtung werden diese Daten an den Anschlüssen B₁, B₂... Bs und S₉ dargestellt.

Aus F i g. 1 ist zu entnehmen, daß jede der 256 Speicherzellen oder bistabilen Elemente einer jeden Gruppe mit einer Wortwahlleitung, einer Vorspannungsleitung und einer ersten und zweiten Bitlcitur.g gekoppelt ist. Beispielsweise sind die Speicherzellen 0, 64, 128 und 192 einer jeden der in Fig. 1 gezeigten 9 Gruppen verbunden mit der Wortwahlleitung WSL 1 und der Vorspannungsleitung WX. Zwischen der WSL 1 und der WL wird eine Potentialdifferenz gehalten, um elektrische Energie den angeschlossenen Speicherzellen zuzuführen.

Anders ausgedrückt, ist jede der 2304 Speicherzellen des in F i g. 1 gezeigten Speichers zwischen einer Wortwahlleitung und einer Vorspannungsleitung angeordnet. Es gibt 64 diskrete Paare von Wort- und Vorspannungsleitungen. Diese Paare sind: WSL 1 und Wl, VKSL2und W2, VKSL3und W3usw., WSL63und W63 sowie WSL 64 und WM. Jedes derartige Leitungspaar ist an 36 Speicherzellen angeschlossen (vier in jeder der genannten neun Gruppen). Jede der 2304 Speicherzellen ist über ein Paar Bitleitungen mit einem Leseverstärker verbunden. Pro Gruppe von Speicherzellen gibt es vier Leseverstärker, von denen jeder mit 64 Speicherzellen innerhalb der zugehörigen Gruppe verbunden ist.

Nimmt man jetzt an, daß der in F i g. 1 gezeigte Speicher weder im Schreibbetrieb noch im Lesebetrieb

läuft und daß 256 Wörter mit jeweils 9 binären Bits im Speicher gespeichert sind, so befindet sich jede der 2304 binären Speicherzellen entweder in einem ersten oder in einem zweiten leitenden Zustand. Der jeweilige leitende Zustand einer jeden Zelle wird dadurch vorgeschrieben, daß die Zelle entweder eine binäre »1« oder eine »0« speichert. An jede der 2304 Speicherzellen wird durch die zugehörigen Wort- und Vorspannungsleitungen ein Potential angelegt, welches beim Fehlen einer Leseoder Schreiboperation im wesentlichen konstant ist oder die gleiche Größe hat Unter diesen Bedingungen, wenn sich der Speicher nämlich weder im Lesebetrieb noch im Schreibbetrieb befindet, fließt kein Strom (oder kein nennenswerter Strom) in einer der Bitleitungen 301 bis 372.

Lesebetrieb des in F i g. 1 gezeigten Speichers

*) Nicht ausdrücklich in Fig. 1 dargestellt Es wird angenommen, daß im Lesebetrieb das in den Specherzellen 3 gespeicherte binäre Wort zu lesen ist. Eine vorbestirnmte Speicheradresse, die an die An-Schlüsse A₀, A\... A₄ und A₅ des Wortdecodierers WD angelegt wird, führt zur Wahl der Wortwahlleitung WSL 4. Wenn die Wortwahlleitung VKSL 4 gewählt ist, wird das Potential über den Speicherzellen 3,67,131 und 195 einer jeden Gruppe 1 bis 9 erhöht

Wenn die Wortleitung VKSL 4 gewählt ist, kann der Bitdecodierer iln diesem Beispiel die Daten lesen oder adressieren, die an einer der obenerwähnten Speicheradressen 3. 67. 131 und 195 stehen. LJm die

Speicheradresse 3 zu wählen, wird eine vorbestimmte Bitadresse an die Bitadreßanschlüsse A₆ und A₇ des Bitdecodierers BD angelegt, oder die Bitwahlleitung BSL 1 gewählt. Wenn die Wortwahlleitung WSL 4 und die Bitwahlleitung BSL 1 auf diese Weise vorbereitet sind, wird die Speicheradresse 3 angesprochen. Der in Fig. 1 gezeigte Speicher verwendet einen Adreßspeicher, der ein binäres Wort mit den Bitpositionen A₀, A\ ...Ai und Αη umfaßt.

Während einer Leseoperation wird durch eine hier nicht dargestellte Steuerschaltung die Dateneingabeeinrichtung ausgeschaltet, wogegen die Datenausgabeeinrichtung eingeschaltet wird.

Wenn der in Fi g. 1 gezeigte Speicher im Lesebetrieb läuft und die Speicheradresse 3 angesprochen wird, wird die Speicherzelle 3 in jeder der 9 Zellengruppen aktiviert (das Potential über der Zelle wird vergrößert) und die Leseverstärker 1, 5, 9, 13, 17, 21, 25, 29 und 33 werden entsprechend vorbereitet.

Der Leseverstärker 1 fühlt ab und stellt den elektrischen Zustand der Speicherzelle 3 der Gruppe 1 dar. Der Leseverstärker 5 fühlt ab und stellt elektrisch den Zustand der Speicherzelle 3 der Gruppe 2 dar. Entsprechend fühlen die Leseverstärker 9, 13, 17, 21, 25, 29 und 33 den elektrischen Zustand der Speicherzellen 3 in den Gruppen 3 bis 9 ab und stellen ihm elektrisch dar. Während der Leseoperation wird also das an der Adresse 3 gespeicherte binäre Wort elektrisch über die Bitleitungen 301 und 302, 309 und 310, 317 und 318 ... 365 und 366, die Leseverstärker 1, 5, 9 ... 29 und 33, die Leitungen 411 bis 419 und die Datenausgabeeinrichtung DOM zn den Anschlüssen Si, B₂... ße und B₉ dargestellt.

Der einfacheren Erklärung halber wird hier nur die Zelle 3 der Gruppe ! betrachtet, die über die Bitleitungen 301 und 302 an den Leseverstärker 1 angeschlossen ist. Wenn die Adresse 3 zum Lesen angesprochen wird, stellt die Zelle 3 der Gruppe 1 ihren elektrischen Zustand auf den Bitleitungen 301 und 302 dar.

Der elektrische Zustand der Bitleitungen 301 und 302 wird vom Leseverstärker SA 1 abgefühlt. Nimmt man an, daß die Zelle 3 der Gruppe 1 sich im ersten Zustand befindet, dann fließt auf der Bitleitung 302 ein nennenswerter Strom im Vergleich zur Größe 0 oder ein vernachlässigbar kleiner Strom auf der Bitleitung 301. Der Leseverstärker SA 1 fühlt diese Ungleichheit im Stromfluß auf den Bitleitungen 301 und 302 ab und liefert eine erste elektrische Darstellung auf die Leitung 411. Nimmt man jetzt an, daß sich die Zelle 3 der Gruppe 1 in ihrem zweiten Zustand befindet, dann fließt auf der Bitleitung 301 ein nennenswerter Strom im Vergleich zur Größe 0 oder einem vernach'.ässigbar kleinen Strom auf der Bitleitung 302. Der Leseverstärker SA 1 fühlt diese Ungleichheit im Stromfluß auf den Bitleitungen 301 und 302 ab und gibt eine zweite elektrische Darstellung auf die Leitung 411. Die erwähnten ersten und zweiten elektrischen Darstellungen des Leseverstärkers SA 1 sind natürlich unterschiedliche elektrische Darstellungen und zeigen entsprechend den elektrischen Zustand (binär 1 oder 0) der Zelle 3 der Gruppe 1 an.

Schreibbetrieb des in F i g. 1 gezeigten Speichers

Nimmt man an, daß ein Wort aus 9 binären Bits in den Speicher an die Speicheradresse 129 zu schreiben ist, so wird durch das Anlegen einer bestimmten Wortadresse an die Anschlüsse Ao, .4;... Ai_n As des Wortdecodierers WD die Wortwahlleitung WSL 2 gewählt. Wenn die Wortwahlleitung WSL 2 gewählt ist, verändert sich die Größe des Potentials über den Speicherzellen 1,65,129 und 193 der Gruppen 1 bis 9, d. h., es wird größer.

Wenn die Wortleitung IVSZ- 2 gewählt ist, kann der Bitdecodierer zum Schreiben eine der obengenannten Speicheradressen wählen, nämlich, 1, 65, 129 und 193. Um die Speicheradresse 129 zu wählen, wird eine vorgegebene Bitadresse an die Bitadreßanschlüsse At, und A? des Bitdecodierers BD angelegt, um die Bitwahlleitung BSL3 zu wählen. Wenn also die Wortwahlleitung WSL 2 und die Bitwahlleitung BSL 3 gewählt sind, wird die Speicheradresse 129 adressiert.

Bei einer Schreiboperation ist weiterhin die Dateneingabeeinrichtung eingeschaltet und die Datenausgabeeinrichtung nicht eingeschaltet.

Wenn der Speicher der F i g. 1 im Schreibbetrieb läuft und die Speicheradresse 129 adressiert ist, wird die Speicherzelle 129 in jeder der 9 Zellengruppen vorbereitet (das Potential über der Zelle wird vergrößert) und die Leseverstärker 3, 7,11,15,19,23,27, 31 und 35 werden entsprechend vorbereitet. Während die Eingabedateneinrichtung eingeschaltet ist, wird ein Wort aus 9 binären Bits an die Anschlüsse k. /1... /7 und k über die Leitungen 401 bis 409 an gewählten Leseverstärkern SA 3, SA 7, SA 11 ... SA 31 und SA 33 angelegt. Über die obenerwähnten Leseverstärker und die Bitleitungspaare, die diese Verstärker mit den Speicherzellen 129 der Speicheradresse 129 verbinden, wird das 9 Bit große Wort, dargestellt an den Anschlüssen /ο, /Ί ... 4 und /9 in den Speicher an der Speicheradresse 129 gesetzt.

Zur vereinfachten Erklärung wird bei der anschließenden Beschreibung des Lesebetriebes nur die Zelle 129 der Gruppe 1 betrachtet. Wenn die Adresse 129 zum Schreiben angesprochen wird, wird der elektrische Zustand der Zelle 129 der Gruppe 1 vorgeschrieben durch den Leseverstärker SA 3 über die Bitleitungen 305 und 306. Das heißt, der Leseverstärker SA 3 veranlaßt aufgrund einer an den Anschluß /b der Dateneingabeeinrichtung angelegten binären Null oder Eins die Zelle 129 der Gruppe 1 in dem dazu entsprechenden Zustand zu verbleiben oder ihrer· Zustand entsprechend zu verändern, d. h., wenn am Anschluß i₀ für die Zelle 129 der Gruppe 1 einzuschreibende Daten anliegen, dann veranlaßt der Leseverstärker SA 3 die Zelle 129 der Gruppe 1 in besagtem ersten Zustand zu bleiben, wenn sie sich bereits im entsprechenden Zustand befindet oder diesen Zustand anzunehmen, wenn sie sich im anderen Zustand befindet. Die Beeinflussung der Zelle durch den Leseverstärker SA 3 erfolgt durch Vorspannung der Bitleitungen 305 und 306, Die Zelle nimmt entsprechend der Vorspannung auf diesen Bitleitungen einen Zustand an.

Aus F i g. 1 ist zu ersehen, daß jeder der j6 Leseverstärker mit einer Leseverstärkervorspannquelle verbunden ist, die in F i g. 1 durch den Block mit der Beschriftung SAB dargestellt ist. Das Signal der Leseverstärkervorspannquelle ist eine Referenzspannung Vref, die nach Darstellung in F i g. 1 von den Leseverstärkern benutzt und benötigt wird und durch die mit VR bezeichnete Leitung an alle 36 Leseverstärker angelegt wird.

Wird eine Speicheranordnung, wie sie allgemein in F i g. 1 gezeigt ist, in hochgradig integrierter Technik auf einem monolithischen Halbleiterchip hergestellt, so ist ein wichtiger Gesichtspunkt bei der Erhöhung der Packungsdichte unter anderen Ges'chtspuiikten eine

angemessene Wärmeableitung.

Der Signalausschlag einer jeden Speicherzelle sollte so klein sein, wie es für den zuverlässigen Betrieb noch möglich ist Kleine Signalausschläge erhöhen die Geschwindigkeit des Speichers, reduzieren den Energiebedarf und die Forderungen für Wärmeableitung. Kleinere Signalausschläge erfordern jedoch auch eine größere Empfindlichkeit des Leseverstärkers, damit sie genau und fehlerfrei abgefohlt werden. Kleine Signalausschläge bewegen sich bei Halbleiterelementen im Bereich von Mikroampere bzw. Millivolt und sind daher sehr empfindlich gegen Störungen, Temperaturschwankungen und Prozeß- oder Qualitätskontrolltoleranzen bei der Herstellung des Elementes.

Fig.2 zeigt die Speicherzellen, Bitleitungen und Leseverstärker zum Schreiben und Lesen von Information in die Speicheradresse 2 des in F i g. 1 gezeigten Speichers, die bekanntlich die Zellen 2 einer jeden der Gruppen 1 bis 9 in F i g. 1 umfaßt. Die Speicheradresse 2 umfaßt nach Darstellung in F i g. 2: Die Speicherzelle 2 einer jeden der 9 Gruppen in F i g. I; die Bitleitungspaare 301 und 302,309 und 310,317 und 318... 365 und 366, die entsprechend die Speicherzellen 2 der Speicheradresse 2 mit den Leseverstärkern SAl₁SAS...SA 25, 5.4 29 und S4 33 verbunden. Die Wortwahlleitung IVSL 3 ist darstellungsgemäß mit jeder Speicherzelle 2 verbunden. IVD' stellt einen Teil des Wortdecodierers IVDderFig. 1 dar.

In F i g. 2 ist eine in dem in F i g. 1 dargestellten Speicher verwendbare Speicherzelle im einzelnen dargestellt Die Speicherzelle enthält einen ersten Transistor 7*21 mit Doppelemitter und einen zweiten Transistor 7*22 mit Doppelemitter. Der Emitter e2 des Transistors T21 ist mit der Bitleitung 301 verbunden, der Emitter d des Transistors 7*22 mit der Bitleitung 3OZ Die zweiten Emitter ei jedes Transistors Γ21 und Γ22 sind gemeinsam über die Vorspannungsleitung IV3 (Fig. 1) mit der Stromquelle (VEE) verbunden. Die Basis des Transistors 7*21 ist direkt mit dem Kollektor des Transistors Γ22 und die Basis des Transistors 7*22 direkt mit dem Kollektor des Transistors 7*21 verbunden. Die Widerstände R21 und R22 mit vorzugsweise gleicher Größe liegen in der Verbindung der Kollektoren der Transistoren Γ21 und Γ22 mit der Wortwahlleitung WSL 3. Eine Schottky-Diode SBD11 ist über den Widerstand R21 gelegt und eine Schottky-Diode SBD12 über den Widerstand R 22.

Wenn die Speicheradresse 2 nicht zum Lesen oder Schreiben von Daten adressiert wird (Wortwahlleitung IVSL 3 nicht gewählt), verbraucht jede Speicherzelle ungefähr das gleiche Minimum an Energie. Jede Zelle findet sich entweder in ihrem ersten oder in ihrem zweiten leitenden Zustand. Die in einer Zelle fließenden Ströme, die sich in ihrem ersten Zustand befindet, sind ungefähr genau so groß wie die in einer Zelle fließenden Ströme, die sich in ihrem zweiten Zustand befindet. Durch die Symmetrie der Speicherzellenscha'tung sind die Ströme in der Zelle, die sich in ihrem ersten Zustand befindet, symmetrisch zu den Strömen, die in der Zelle fließen, wenn sie sich in ihrem zweiten Zustand befindet. Dabei ist natürlich vorausgesetzt, daß die elektrischen Parameter des linken Teiles der Speicherzelle in F i g. 2 und des rechten Teiles wenigstens annähernd gleich sind.

Nimmt man an, daß sich die Speicherzelle 2 der Gruppe 1 in ihrem ersten leitenden Zustand befindet, so leitet der Transistor Γ22 und der Transistor 7*21 nicht. Ein sehr kleiner Strom fließt durch den Widerstand R 21 zur Basis des Transistors 7*22, und eii kleiner Strom fließt durch den Widerstand R22 zum Kollektor des Transistors 7*22. Ein kleiner Strom fließt durch die Schottky-Diode SBD12 2um Kollektor des Transistors 7*22. Die Summe dieser Ströme fließt vom Emitter ei des Transistors 7*22 zu einer Stromquelle (VEE). Die Spannung Vc am Kollektor des Transistors 7*21 ist positiver als die Spannung Vd am Kollektor des Transistors 7*22 und so fließt kein nennenswerter Strom

to in den Bitleitungen 301 und 302.

Wenn sich die Speicherzelle 2 der Gruppe 1 in ihrem zweiten leitenden Zustand befindet leitet der Transistor 7*22 nicht wenn der Transistor 7*21 leitet Ein sehr kleiner Strom fließt durch den Widerstand R22 zur Basis des Transistors 7*21, ein kleiner Strom fließt durch den Widerstand R22 zum Kollektor des Transistors 7*21 und durch die Schottky-Dioden SBDU zum Kollektor des Transistors 7*21 fließt auch ein kleiner Strom. Die Summe dieser Ströme fließt vom Emitter ei des Transistors 7*21 zur Stromquelle (Vee). Die Spannung Vcam Kollektor des Transistors Γ21 ist nicht so positiv wie die Spannung Vd am Kollektor des Transistors 7*22 und so fließt kein nennenswerter Strom in den Bitleitungen 301 und 302.

Aus der obigen Beschreibung geht hervor, daß jede Speicherzelle 2 ;ntweder in ihrem ersten oder in ihrem zweiten leitenden Zustand stehen kann, wenn die Speicheradresse 2 nicht zum Lesen oder Schreiben adressiert ist (Wortwahlleitung IVSL 3 nicht gewählt).

Von jeder Speicherzelle, die sich in ihrem ersten leitenden Zustand befindet, leitet der Transistor Γ22, bei den Zellen im zweiten leitenden Zustand leitet der Transistor 7*21. Auch fließt kein nennenswerter Strom in einer der zu den Zellen der Adresse 2 gehörenden Bitleitungen.

Aus den F i g. 1 und 2 ist bereits bekannt daß zu jedem Paar Bitleitungen ein Leseverstärker gehört Alle in F i g. 1 gezeigten 36 Leseverstärker sind identisch.
F i g. 2 zeigt die zu den Bitleitungspaaren 301 und 302, 309 und 310 ... 357 und 358, 365 und 366 gehörenden Leseverstärker. Die 9 Leseverstärker SA 1, SA 5 ... SA 29 und SA 33 und die zugehörigen Bitleitungen werden beim Schreiben von Information in die Speicheradressen 0 bis 63 bzw. beim Lesen von Information aus diesen Adressen benutzt.

F i g. 2 zeigt eine für den Leseverstärker geeignete Schaltung. In der unterbrochenen Linie mit der Beschriftung »A4 1« sind vier Transistoren Γ31, 732, 7*41 und 7*42 enthalten. Der Kollektor des Transistors Γ41 ist mit einem Referenzpotential (Erde), seine Basis mit einem Anschluß WRl und sein Emitter mit der Bitleitung 301 verbunden. Der Kollektor des Transistors 7*42 ist mit besagtem Referenzpotential (Erde) verbunden, seine Basis mit dem Anschluß WR 0 und sein Emitter mit der Bitleitung 302. Der Kollektor des Transistors 7*31 ist über einen Widerstand Λ 31 mit besagtem Referenzpotential (Erde) und der Emitter mit der Bitleitung 301 verbunden. Der Kollektor des Transistors Γ32 ist über den Widerstand Ä32 mit besagtem Referenzpotential (Erde) und sein Emitter mit der Bitleitung 302 verbunden. Die Widerstände Ä31 und R 32 haben dieselbe Größe. Die Anschlüsse S1 bzw. SO sind direkt mit den Kollektoren der Transistoren 7"31 und 7*32 verbunden und die Basis des Transistors Γ31 und Γ32 ist gemeinsam mit der Leitung VR verbunden. Die Emitter der Transistoren 7*41 und Γ31 und die Bitleitung 301 sind gemeinsam an eine Stromquelle angeschlossen. Die Emitter der Transisto-

ren 732 und 742 und die Bitleitung 302 sind gemeinsam mit einer Stromquelle verbunden.

Durch Anlegen geeigneter Potentiale an die Wortwahlleitung (WSL 3), die Basen der Transistoren Γ31 und 732, den Anschluß WRO und den Anschluß WR1 läßt sich der elektrische Zustand des zugehörigen bistabilen Elementes (Speicherzelle) einstellen und auf diese Weise wird Information in den Speicher geschrieben.

In der unterbrochenen linie WD' in Fig.2 ist der Kollektor des Transistors 71 mit besagtem Referenzpotential (Erde), die Basis mit einem Anschluß SM und der Emitter mit der WortwahUeitung WSL 3 verbunden. Legt man ein negativeres Potential an den Anschluß 5Af an, so leitet der Transistor 71 mehr Strom. Wenn die mit der WortwahUeitung WSL 3 verbundenen Speicherzellen zum Schreiben oder Lesen nicht adressiert werden, liegt das Potential am Anschluß SM auf seinem negativeren Wert, der Emitterstrom des Transistors 71 ist kleiner, das Potential der Wortwahlleitung WSL 3 ist negativer und das Potential über den zugehörigen Speicherzellen hat ebenfalls einen niedrigeren Wert Wenn die zur WortwahUeitung WSL 3 gehörenden Speicherzellen zum Schreiben oder Lesen adressiert werden, hat das Potential am Anschluß SM seinen kleinsten negativen Wert, der Emitterstrom des Transistors Ti hat seinen größeren Wert, das Potential der WortwahUeitung WSL 3 hat seinen kleinsten negativen Wert und das Potential über den zur WortwahUeitung WSL 3 gehörenden Speicherzellen hat seinen größeren Wert.

Wie bereits gesagt wurde, kann für den durch den Block WDin Fig. 1 dargestellten Wortdecodierer jede geeignete bekannte Schaltung verwendet werden. Durch WD' wird in F i g. 2 ein Teil eines geeigneten Decodierers mit Emitterfolgeausgang dargestellt.

Wenn die WortwahUeitung WSZ, 3 nicht gewählt ist, liegt am Anschluß SM ein erstes negatives Potential an. Wenn die WortwahUeitung WSL 3 gewählt ist, liegt am Anschluß SM ein zweites negatives Potential an, welches positiver ist, als das erste. Wenn die WortwahUeitung WSL 3 durch ein positiveres Potential am Anschluß SM des WD'(F i g. 2) gewählt ist, wird der Emitterstrom des Transistors Ti wesentlich erhöht und das Potential auf der Leitung WSL 3 ist weniger negativ. An die Speicherzellen, die mit der Leitung W5L3 verbunden ist, wird nämlich ein größeres Potential angelegt. Zum Lesen oder Schreiben von Information in eine mit einer Wortleitung verbundene Speicherzellenadresse oder aus dieser Adresse muß die Wortleitung gewählt werden.

Schreibbetrieb

Als Beispiel soll das binäre Wort 111 111 UO in die Speicheradresse 2 geschrieben werden. Außerdem soll besagter erster leitender Zustand einer Speicherzelle eine binäre Eins und besagter zweiter leitender Zustand eine binäre Null darstellen. Wenn der Transistor T22 leitet, befindet sich also die Speicherzelle in ihrem ersten leitenden Zustand und wenn der Transistor TU leitet, in ihrem zweiten.

Wenn Information in die Speicheradresse 2 geschrieben werden soll, wird das Potential am Anschluß SMdes WD' weniger negativ gemacht. Dadurch steigt der Emitterstrom des Transistors Π, der Potentialabfall über Ti wird reduziert und das Potential auf der WortwahUeitung WSL 3 angehoben. Die an die Basen der Transistoren 731 und 732 der Leseverstärker SA i bis SA 36 angelegte Referenzspannung oder Vorspannung whd außerdem negativer gemacht Um unter diesen Umständen eine binäre Eins in die Speicherzellen 2 der Gruppen 1 bis 8 zu schreiben, wird das an den

, Anschluß WR i der Leseverstärker SA 1, SA 5, SA 9... SA 21, SA 25 und SA 29 angelegte Potential auf ein im Vergleich zu dem an den Anschluß WRO besagter Verstärker angelegten Potential relativ positives Potential angehoben. Anders ausgedrückt werden die

in Transistoren 741 der obenerwähnten Leseverstärker eingeschaltet, wogegen die Transistoren T42 derselben Verstärker in ihrem ausgeschalteten Zustand belassen werden.

Die Transistoren 741, T2i und 731 können als ein

π erster Stromschalter betrachtet werden und die Transistoren 742, 722 und T32 als ein zweiter Stromschalter. Die Transistoren Γ31 und 732 befinden sich durch das relativ stark negative Potential an ihren Basen während des Schreibbetriebes im nichtleitenden

in Zustand. Wenn der Transistor 741 »Ein« vorgespannt wird, wird der Transistor 721 »Aus« vorgespannt Wenn der Transistor T42 »Aus« vorgespannt ist wird der Transistor 722 »Ein« vorgespannt Vom ersten Stromschalter liefert nämlich nur der Transistor Γ41

2i Emitterstrom an die mit den Emittern der Transistoren Γ41, Γ21 und 731 verbundene Stromquelle. Vom zweiten Stromschalter liefert nur der Transistor 722 Emitterstrom an die mit den Emittern der Transistoren 732, 722 und Γ42 verbundene Stromquelle. Somit wird

in der Transistor 722 leitend gemacht und besagte Zelle befindet sich in dem genannten ersten leitenden Zustand und speichert die elektrische Darstellung einer binären Eins.

Auf die oben beschriebene Weise wird eine binäre

r> »Ein« in jeder Speicherzelle 2 der Gruppen 1 bis 9 gespeichert Um eine binäre Null in die Speicherzelle 2 der Gruppe 9 zu schreiben, wird das an den Anschluß WR 0 des Leseverstärkers SA 33 angelegte Potential im Vergleich zu dem an den Anschluß WRl desselben

in Leseverstärkers angelegten Potential angehoben. Anders ausgedrückt wird der Transistor Γ42 des Leseverstärkers SA 33 eingeschaltet und der Transistor 741 desselben Leseverstärkers in seinem nichtleitenden Zustand gehalten. Vom ersten Stromschalter des j Leseverstärkers SA 33 und der zugehörigen Speicherzelle 2 ist also der Transistor Γ21 eingeschaltet und die Transistoren 741 und 731 sind ausgeschaltet. Vom zweiten Stromschalter des Leseverstärkers SA 33 und der zugehörigen Speicherzelle 2 sind die Transistoren

■>(> 732 und 722 ausgeschaltet und der Transistor 742 ist eingeschaltet. Wenn der Transistor 721 der Speicherzelle 2 der Gruppe 9 eingeschaltet ist, befindet sich diese Zelle in dem zweiten Zustand der Leitfähigkeit und stellt elektrisch eine binäre Null dar.

"·■> So ist das binäre Wort 111111110 in den in Fig. 1 gezeigten Speicher an die Adresse 2 geschrieben worden.

Lesebetrieb

w> Zur Erklärung sei angenommen, daß die Speicherzellen 2 der Speicheradresse 2 sich in folgendem Zustand befinden: Die Zellen 2 der Gruppen 1 bis 8 befinden sich im ersten leitenden Zustand und die Zellen 2 der Gruppe 9 in besagtem zweiten leitenden Zustand, d. h„ das

<» binäre Wort 111111110 ist in der Adresse 2 des Speichers gespeichert. Mit Ausnahme der Zelle 2 der Gruppe 9 leitet also in allen Zellen der Speicheradresse 2 der Transistor 722 und der Transistor 721 der Zelle 2

der Gruppe 9 leitet ebenfalls.

Die in der Speicheradresse 2 gespeicherte Information wird auf folgende Weise gelesen (die elektrischen Zustände der Zellen werden elektrisch abgefühlt). Die Wortwahlleitung WSL 3 wird durch den Wortdecodierer gemäß obiger Erklärung gewählt Das elektrische Potential auf der Wortwahlleitung WSL 3 wird positiver gemacht, wodurch das Potential über jeder an die Wortwahlleitung angeschlossenen Speicherzelle steigt Eine Lese-Vorspannung, auch Referenzspannung genannt, wird durch die Leitung Vr an jeden Leseverstärker SA i bis SA 36 angelegt Die Vorspannung oder Referenzspannung, die während des Lesens an die Leseverstärker angelegt wird, ist positiver, als die während des Schreibens an die Leseverstärker angelegte Vorspannung. Ein relativ negatives Potential wird an jeden der Anschlüsse WRO und WRi eines jeden Leseverstärkers angelegt und die Transistoren 741 und 742 so während des Lesebetriebes abgeschaltet

Die in Fig.2 gezeigte Zelle 2 der Speichergruppe 1 befindet sich bekanntlich in ihrem ersten leitenden Zustand, d. h, der Transistor Γ22 leitet und stellt die elektrische Speicherung einer binären Eins dar. Unter diesen Umständen ist der Transistor Γ31 des die Transistoren 741, 721 und T31 umfassenden Stromschalters eingeschaltet, wenn eine relativ positive Vorspannung an die Basen der Transistoren 731 und 7*32 angelegt wird. Der Transistor 722 des aus den Transistoren T32, 722 und Γ42 bestehenden Stromschalters ist eingeschaltet

Wenn der Speicher also im Lesebetrieb läuft und der Inhalt der Adresse 2 gelesen wird, herrscht für die Zelle 2 der Gruppe 1 und den zugehörigen Leseverstärker SA 1 folgender Zustand. Wenn /«« einen Strom mit einer Größe in der Größenordnung von 12OmA bezeichnet, der vom Emitter e\ des Transistors 722 fließt, dann fließt vom Emitter ej des Transistors 722 ein Strom der Größenordnung 6 /„//(oder 6 χ 120 mA).

Im Leseverstärker leitet der Transistor 731. Ein Strom in der Größenordnung von 6 Iccii fließt durch den Widerstand Λ 31 und den Transistor 731 zur Stromquelle. Der Transistor 732 leitet nicht und somit fließt durch den Widerstand R 32 kein Strom. Der Spannungsabiall über dem Widerstand Λ 31 führt zu einem negativen Potential am Anschluß Si relativ zum Erdpotential, wogegen sich der Anschluß 5b auf Erdpotential befindet, da kein Strom durch den

in Widerstand Ä32 fließt Das Potential an den Anschlüssen Si und So stellt elektrisch den leitenden Zustand der Speicherzelle dar, im vorliegenden Beispiel die Speicherung einer binären Eins in dieser Zelle. Auf die beschriebene Weise werden die in der

Speicherzelle 2 einer jeden Gruppe 2, 3,4, 5,6, 7 und 8

gespeicherten binären Einsen elektrisch an den

Anschlüssen Si und S> der Leseverstärker SA 5, SA 9, SA 13, SA 17, SA 21, SA 25 und SA 29 dargestellt Die in der Speicherzelle 2 der Gruppe 9 gespeicherte

binäre Null wird elektrisch an den Anschlüssen Si und S₀ des Leseverstärkers SA 33 dargestellt In der Speicherzelle 2 der Gruppe 9 leitet nämlich der Transistor 721. Ein Strom in der Größenordnung von 6 /«// fließt vom Emitter ej des Transistors 721 über die Bitleitung 365 zur Stromquelle. Ein Strom mit der Größe /«// fließt vom Emitter ei des Transistors 721 zur Stromquelle. Ein Strom in der Größenordnung von 6 /«/; fließt durch den Widerstand R 32 und den Transistor 732 zur Stromquelle. Der Spannungsabfall über dem Widerstand R 32

m führt dazu, daß ein auf Erdpotential bezogen negatives

Potential am Anschluß S₀ anliegt, während der Anschluß Si auf Erdpotential liegt, weil kein Strom durch den Widerstand Λ 31 fließt In der nachfolgenden Tabelle 5 ist zusammengestellt,

r> wie in der Speicheradresse 2 gespeicherte Information gelesen wird, wenn der in F i g. 1 gezeigte Speicher im Lesebetrieb läuft.

Tabelle 5

	Speicher	im Lesebetrieb	Zelle 2	Daten gespeichert in	Zelle 2	Adresse 2	Zelle 2	Zelle 2	Zelle 2
	Zelle 2	Zelle 2	! Gruppe 3	Zelle 2	Gruppe 5	Zelle 2	Gruppe 7	Gruppe 8	Gruppe 9
	Gruppe 1	Gruppe 2	1.	Gruppe 4	1.	Gruppe 6	1.	1.	2.
Leitender Zu	1.	1.		1.		1.
stand der Zelle			1		1		1	1	0
In der Zelle	1	1		1		1
gespeicherte Daten
(binäres Bit)			T₂₂		T₂₂		*T₂₂*	*T₂₂*	T₂,
Leitender Zellen	722	*T₂₂*		*T₂₂*		*T₂₂*
transistor			*reell*		*reell*		*reell*	*reell*	*reell*
Emitterstrom e_t	reell	*reell*	*6 reell*	*reell*	*6 reell*	*reell*	*6 reell*	*6 reell*	*6 reell*
Emitterstrom e₂	*6 reell*	*6 reell*	7 reell	*6 reell*	7 reell	*6 reell*	7 reell	7 reell	71 cell
Gesamtzellenstrom	7 reell	7 reell	318	7 reell	334	7 reell	350	358	365
Stromführende	302	310		326		342
Bitleitung			T₃.		T₃.		Tn	TJi	732
Leitender Transistor	Ϊ31	7^3.		*T₃₁*		731
im Abfrageverstärker			Rn		A3.		Rn	Rn	*R_n*
Stromführender	Rn	Rn		Rn		A₃₁
Widerstand
des Abfrageverstärkers			unten		unten		unten	unten	oben
Anschluß S₁	unten	unten	oben	unten	oben	unten	oben	oben	unten
Anschluß Sn	oben	oben	oben	oben

Fortsetzung

Speicher im Lesebetrieb

ZeUe 2 ZeUe 2 Zelle 2
Gruppe 1 Gruppe 2 Gruppe 3 Daten gespeichert in Adresse 2

ZeUe 2 Zelle 2 Zelle 2 Zelle 2 Zelle 2 Zelle 2 Gruppe 4 Gruppe S Gruppe 6 Gruppe 7 Gruppe 8 Gruppe 9

Potential (M. V.) am -1.13 -1.13 -1.13 -1.13 -1.13 -1.-13 -1.13 -1.13 -1.73

Knotenpunkt VC

der Zelle

Potential (M. V.) am -1.73 -1.73 -1.73 -1.73 -1.73 -1.73 -1.73 -1.73 -1.13

Knotenpunkt VD

der Zelle

Potential am Knotenpunkt V_A beträgt -0,19 V. ι'

Potential der Wortleitung WSL 3 beträgt -1,065 V. Iceii liegt in der Größenordnung von 120 Mikroampe-

6 !„α liegt in der Größenordnung von 720 Mikroampere.

7 /cd/ hat die Größenordnung von 840 Mikroampere. An die Basen der Transistoren 731 und 732 wird das

Potential

1,43VoIt

	VD -(1,	13+1,73) _
angelegt		2
Es betragen:

*Ä21 = RtI* =**	1000 Ohm
Λ31 = Λ32 —	5000 0hm
600 0hm

Nach der Zusammenfassung in Tabelle 5 beträgt der J5 Zellenstrom /«//ungefähr 120 mA ungeachtet dessen, ob sich die Zelle im ersten oder zweiten leitenden Zustand befindet, d. h. eine binäre Eins oder eine Null speichert.

Aus der vorstehenden Erklärung der Tabelle 5 und F i g. 2 geht hervor, daß der Inhalt einer Speicherzelle, 4» die sich im besagten ersten Zustand befindet, elektrisch am wirkungsvollsten gelesen wird, wenn nur der Transistor 731 des Leseverstärkers Strom leitet, während besagter zweiter leitender Zustand am besten gelesen wird, wenn nur der Transistor 732 leitet Wenn 4"> im Lesebetrieb außerdem die Schreibtransistoren 741 und 742 im nichtleitenden Zustand vorgespannt sind, ist außerdem die an die Basen von 731 und 732 angelegte Referenzspannung V/wkritisch und steuernd.

Der Spannungsausschlag einer Zelle, nämlich Vc und Vd, ändert sich mit der Chiptemperatur. Für eine unveränderliche Referenzspannung an den Basen der Transistoren 731 und 732 während des Lesebetriebes ist also das Spannungsdifferential V über den Anschlüssen S\ und So nicht optimal, wenn nämlich Vc und Vd entsprechend in eine positive Richtung verschoben wurden und V_rer nicht proportional dazu verschoben wurde, wird die Potentialdifferenz über den Anschlüssen S] und So nachteilig beeinflußt.

Es ist eine Referenzspannungsquelle vorgesehen μ (Fig.3), deren Größe genau der Verschiebung des Spannungsausschlages der Speicherzelle folgt.

Bei der in F i g. 4 gezeigten herkömmlichen Referenzspannungsquelle ist der Kollektor des Transistors 751 an ein Referenzpotential (Erde) gelegt. Der Widerstand ^b5 R 50 verbindet den Kollektor des Transistors 752 mit Erde, der außerdem an die Basis des Transistors 751 angeschlossen ist. Die Basis des Transistors 752 ist mit dem Emitter von 751 verbunden. Der Widerstand R 51 verbindet den Emitter von 752 mit einer Spannungsquelle (-VJl Der Widerstand Ä52 verbindet den Emitter von 751 mit einer Spannungsquelle (-VJl Das Referenzpotential (Vout) wird vom Emitter des Transistors 751 abgenommen.

Der vollständigen Beschreibung halber sind anschließend die typischen Werte für die in F i g. 4 verwendeten Bauteile und Spannungen angegeben:

R 50	= 528 Ohm
R 51	■= 2228 0hm
R 52	- 515 0hm
-V	4,25VoIt
Vout	= -1,43VoIt

Die in F i g. 4 gezeigte Schaltung arbeitet wie folgt: Der Emitterstrom vom 751 ist gleich der Summe des Basisstromes (/βσ) von 752, des Ausgangsstromes (/<,„,), mit dem die Basen von 731 und 732 im Leseverstärker der F i g. 2 gespeist werden und dem Strom I\, der durch den Widerstand R 52 fließt Der durch den Widerstand R 50 fließende Strom ist /2 + /β ι — Ib2, wobei Ib 1 und hi relativ zu h klein sind. Die äquivalente Schaltung zur Annäherung der Ausgangsspannungsempfindlichkeit an die Temperatur und die Stromversorgung besteht aus einem Widerstandsteiler mit den Widerständen /?50 und Ä51, die durch die serielle Kombination der Basis-Emitterspannungsabfälle von 751 und 752 verbunden sind. Mit steigender Temperatur nehmen die Basis-Emitterspannungen von 751 und 752 ab und der Knotenpunkt V₈ 51 bewegt sich um einen Betrag in negativer Richtung, der proportional ist dem Widerstandsverhältnis von R 50 und R 51 [R 50/(R 50 + R 51)1 multipliziert mit den Temperaturkoeffizienten von 751 und 752. Bei den angegebenen Werten für die Bauteile beträgt dieses Widerstandsverhältnis 0,192. Die Abnahmegeschwindigkeit mit der Temperatur der Basis-Emitterspannungen von 751 und 752 beträgt ungefähr 1,8 mV pro ⁰C. Bei steigender Temperatur verschiebt sich der Knotenpunkt Vß₅i in negativer Richtung um den Betrag

0,192χ2x(-1,8 mV/⁰C)= -0,69mV/°C;

das Ausgangspotential (Vout) verschiebt sich positiv um den Betrag

-0,69 mV/°C - (-1,8 mV/°C) = 1,11 mV/°C.

Da sich die Speicherzellenmittelspannung mit ungefähr 3,0 mV/°C positiv verschiebt, folgt die in F i g. 4 gezeigte Schaltung nicht genau der auf die Temperatur des Mittelpunktes des Zellenspannungsausschlages zurückzuführenden Verschiebung. Bei 85°C beispielsweise liegt die Vorspannung 113 mV außerhalb der Mitte.

In ähnlicher Weise kann gezeigt werden, daß die in F i g. 4 dargestellte herkömmliche Schaltung wesentlich empfindlicher ist für Schwankungen bei der Stromversorgung und in den einzelnen Bauteilen, als es die oberen und unteren Signalpegel der Zelle sind. Unter Vernachlässigung der leichten Abweichungen in 7"5I und T52 bei der Vorspannung in Durchlaßrichtung aufgrund von Laststromwechseln verschiebt sich Vout in Fig.4 um einen Betrag, der gleich ist dem obenerwähnten Widerstandsverhältnis von 0,192 multi- ίο pliziert mit der Abweichung in der Stromversorgung. Dieses Verhältnis ist natürlich eine Funktion des Nachlaufes der Widerstände Ä50 und R 5t. Auf der anderen Seite sind die hohen und niedrigen Signalpegel der Zelle für Änderungen der Stromversorgung relativ unempfindlich. Der hohe Signalpege! der Zelle ist größtenteils eine Funktion des Betawertes des Wortleitungstreibertransistors und der Basis-Emitterspannung, während der gewählte niedrige Signalpegel gut angeklemmt und somit sehr stark eine Funktion der Schottky-Diode der Zelle ist, deren Effekt in der früheren Vorspannungsschaltung nicht simuliert wird. Bei einer festen Temperatur und einer Versorgung des Prozesses mit Nennstrom erhält man auch mit der herkömmlichen Schaltung eine äquivalente Zellenmittelspannung. Aufgrund ihrer verschiedenen Empfindlichkeiten für Schwankungen im Prozeß und in der Stromversorgung ergeben sich jedoch statistisch beträchtliche Abweichungen zwischen den Zellensignalpegeln und der Vorspannungsschaltung. Die statistische Abweichung ist bekanntlich die Standardabweichung oder Sigma und kann bezogen werden auf den bei der Herstellung des Elementes erwarteten Gesamtausstoß. Wenn die Referenzspannungsquelle der Fig.4 in einem Speicher verwendet wird, wie er allgemein in den F i g. 1 und 2 dargestellt ist, muß V₀₁₁, so groß sein, daß dieser Spannungswert in der Mitte zwischen dem oberen und unteren Signalpegel der Zellen liegt Da der Signalausschlag der Speicherzelle zur Vermeidung von Sättigungserscheinungen klein ist (typisch 600 mV, mindestens ungefähr 500 mV) muß V_BU, (F i g. 4) sehr genau den Komponentwerten der Zeilenschaltung und der Temperatur folgen, weil sich sonst eine falsche Anzeige oder Zwischenzustände ergeben können (Si und 5b sind gleichzeitig hoch oder niedrig) oder die in der Zelle gespeicherten Daten zerstört werden können. Die in Fig.4 dargestellte Vorspannungs- oder Referenzspannungsquelle hat eine Anzahl von Nachteilen, die nachfolgend aufgeführt werden. Die Spannungsdifferenz zwischen den Zellensignalpegeln und der Vor-Ausgangsspannung (V₀₁,,) hat einen sehr großen Sigrna wert von 52 mV. Dsfür ^aibt es folgende Grunds:

55

a) V₀U, ist wesentlich empfindlicher für Schwankungen von — VaIs die Speicherzellen

b) V_ou, folgt nicht der Verschiebung des Spannungsausschlages der Speicherzelle

c) Vou, ist sehr empfindlich für das Verfolgen von R 50 und/? 51 und

d) ν,», ist sehr empfindlich für die Ausgangsbelastung.

V₀U, und der obere und untere Signalpegel der Speicherzelle verschieben sich mit schwankender Temperatur mit unterschiedlicher Geschwindigkeit Die Mittelspannung der Speicherzelle nimmt ab mit ungefähr 3,0mV/°C, während V₀₁,, der in Fig.4 dargesellte Schaltung nur um 1,1 mV/°C abnimmt Dadurch ergibt sich eine exzentrische Verschiebung der Vorspannung von 113 mV bei 85° G

Die verbesserte Vorspannungsschaltung oder Referenzspannungsquelle ist in Fig.3 gezeigt. Die einen Strich in Fig.3 enthaltenden Bezugszeichen besagen, daß die dadurch gekennzeichnete Struktur das Gegenstück zu der in F i g. 2 dargestellten Speicherzelle oder der in F i g. 4 gezeigten Vorspannungsschaltung ist

Zwischen den Fig.2 und 3 besteht eine im wesentlichen Gleichheit der Schaltungsstruktur. In F i g. 3 entspricht die Schaltung in der unterbrochenen Linie mit der Beschriftung »Fig.4« der in Fig.4 dargestellten herkömmlichen Vorspannungsschaltung.

Der Transistor 71' in Fig.3 ist mit seinem Kollektor an Referenzpotential gelegt (Erde). Der Widerstand R\ ist zwischen die Basis und den Kollektor des Transistors T\ geschaltet. Für den Stromverbrauch wurde der durch den Transistor T-,' fließende Strom auf ein Dritte! des durch den Transistor 71 in Fig.2 fließenden Stromes begrenzt Der Widerstand Ri' ist daher identisch dreimal R\ und der Transistor 71' hat einen identischen Betawert und einen identischen Wert V_Be bei einem Drittel des Stromes von 71.

Der Emitterstrom des Transistors Γι ist aus Tabelle 5 zu entnehmen. Die 9 gewählten Zellen tragen zum Strom 71 bei mit /jx7 /«.« worin λ=9; die 27 anderen Zellen auf der gemeinsamen Wortleitung, die nicht adressiert sind (Bitleitungsstrom = 0) tragen zum Strom /ι bei 27 χ /«» Durch entsprechende Auslegung des Emitterstromes von

71 = 1/3 χ /, = 1/3 χ (9 χ 7 /«//+27 /««) = 30 /«//

ist das Potential VAA an der Basis des Transistors 71 im wesentlichen genauso groß wie das Potential VA an der Basis des Transistors 71 der F i g. 2; außerdem ist das Potential VBB der F i g. 3 im wesentlichen genauso groß wie das Potential VB am Emitter des Transistors 71 der F i g. 2. Der Knotenpunkt VB hat dann das Potential einer gewählten Wortleitung (im gezeigten Beispiel WSL 3), wenn der Speicher im Lesebetrieb läuft

Der Strom I\ fließt durch den Widerstand Ä54 und die Diode D\ zur Quelle - V. Die Diode D\ ist in F i g. 3 gezeigt und kann aus einem Transistor mit gemeinsam verbundener Basis und Kollektor bestehen. Der Strom /1 stellt ungefähr den Strom dar, der an allen Zellen mit Ausnahme der gewählten Zelle an der gemeinsamen adressierten Wortleitung (VB in F i g. 2) anliegt Bei dem obenerwähnten Maßstabfaktor beträgt /1 ungefähr

30χ Iccii-7 /«·// = 23 /«//.

Der Strom h der Fig.3 ist so ausgelegt daß er ungefähr 7 χ /„// zieht so daß die Simulation der gewählten Wortleitungsspannung am Knotenpunkt Vbb komplett ist. Aus der obenerwähnten Arbeitsweise der Speicherzellen und der Tabelle 5 ist bekannt daß der Transistor 7"22 einer jeden Speicherzelle im ersten leitenden Zustand und der Emitterstrom des Transistors T21 einer jeden Speicherzelle im zweiten leitenden Zustand den Wert von 7 leeu hat Somit ist der Emitterstrom des Transistors T22' der durch die unterbrochene Linie mit der Beschriftung S.M.C. (simulierte Speicherzelle) eingeschlossenen Schaltung ungefähr genauso groß wie der Stromfluß innerhalb irgendeiner Speicherzelle, die im Lesebetrieb durch besagten Speicher adressiert wird. In der S.M.C-Schaltung in F i g. 3 fließen folgende Ströme:

Durch R 21 fließt ein Strom

B + l

zur Basis des Transistors T22'. Dieser Widerstand ist nicht unbedingt erforderlich zur Erzeugung des Emitterstromes des Transistors 722', jedoch als in den Zellen enthalten nur als Vorsichtsmaßnahme vorgesehen, falls der Sättigungszustand aufgrund irgendeiner unerwarteten Prozeßvariation auftreten sollte. Somit ist das Potential Vcc an der Basis des Transistors 722' genauso groß wie das Potential Vc an der Bais des leitenden Transistors 722 der Speicherzelle der F i g. 2, wenn besagte Zelle sich in ihrem ersten leitenden Zustand befindet. Ein Strom U = 6/»// ist identisch dem Strom bei der eingeschalteten Schottky-Diode der Zelle (SBDU oder SBD12) der Fig.2 und fließt durch die Schottky-Sperrdiode (SBD \2) zum Kollektor des Transistors Γ22'. Somit ist das Potential Vdd am Kollektor des Transistors T22' genauso groß wie das Potential V₀ am Koiiektor des Transistors 722 der Speicherzelle der F i g. 2, wenn diese sich in ihrem ersten leitenden Zustand befindet Ein Strom /₅ fließt vom Knotenpunkt Vbb der F i g. 3 zum Knotenpunkt V_rer: ein Teil dieses Stromes fließt in den Kollektor des Transistors 722' und ist ebenso wie h so eingestellt, daß der erforderliche Schottky-Strom U erzeugt wird und somit ein äquivalenter niedriger Zellensignalpegel am Knotenpunkt Vdd· Der übrige Teil von /5 ist der Basisstrom des Transistors 753. Der Wert von /5 wird somit so ausgelegt, daß eine Spannung VW erzeugt wird, die eine Mittelspannung zwischen dem oberen und unteren Signalpegel der Zelle darstellt und die Simulation der Differenz zwischen der Wortleitungsspannung und dem eigentlichen oberen Zellensignalpegel darstellt Der Emitterstrom des Transistors 753 ist ungefähr /«//und erzeugt die erforderliche Bezugsspannung V_nr-

Somit simuliert die in Fig.3 gezeigte verbesserte Vorspannungsschaltung die genaue Belastung der Zellen für den gewählten Worttreiber für eine Anordnung von 256 χ 9. Aus F i g. 2 in Tabelle 5 ist zu ersehen, daß im Lesebetrieb der Ausgang einer Zelle hoch und einer niedrig ist und der Strom einer gewählten Zelle 7 /«;/ beträgt. Die Schaltung der F i g. 3 erzeugt die genauen oberen und unteren Signalpegel der Zelle und die Mittelspannung V„r· Die Ausgabe VW vom Mittelpunkt des Widerstandes R 22' hat eine hohe Ausgangsimpedanz, die zum Treiben von Lasten ungeeignet ist VW wird durch einer. Differentialverstärker, der die Transistoren 753', 752' und 751' umfaßt, in eine Ausgangsspannung VW mit niedrigerer Impedanz übersetzt die sich zum Treiben des gesamten Chip, nämlich der 72 Basen der beiden Transistoren eines jeden der 36 Leseverstärker im Ausführungsbeispiel, eignet. Die Werte für die einzelnen Bauteile werden so gewählt, daß der Emitterstrom des Transistors 753 und des Transistors 752 identisch ist, also VW = VW-

Die Ströme in der Vorspannungsschaltung der F i g. 3 sind also gleich den Strömen für Speicherzelle und Worttreiber, wodurch sich beim Vergleich der F i g. 3 und 2 folgende Beziehung ergibt:

= V_A (Worttreiber oder Wortdecodierer)

V₈ (Wortleitung gewählt)
= V_c (obere Zellensignalpegel)
= V₀ (unterer Zellensignalpegel)

V2 (Vr)V₀)*) = mittlere Spannung V^ = V^

*) Die Spannungsdifferenz zwischen der Wortleitung V_B und dem oberen Zellensignalpegel V_c aufgrund der Basislast wird simuliert im Vorspannungskreis durch Einstellen des Stromes des Differentialverstärkers der in Fig. 3 gezeigten Vorspannungsschaltung.

Vaa (Vorspannungsstrom)
Vbb (Vorspannungsstrom)
V_cc (Vorspannungsstrom)
V_DD (Vorspannung)

Die Vorspannung V_re/bewegte sich entsprechend der Temperatur mit derselben Geschwindigkeit von 3,0 mV/°C wie die mittlere Zellenspannung. Die Standardabweichung oder der Sigmawert des Spannungsdifferentials zwischen den Zellenpegeln und VW wurde außerdem von vorher 52 mV mit der herkömmlichen Schaltung auf nur 20 mV reduziert und führte zu einem verbesserten Ausgangsergebnis.

Für die in den F i g. 2 und 3 gezeigten Schaltungen können folgende Widerstands- und Potentialwerte typisch sein:

Figur 2

Figur3

V₈ Vc V_D

Vbb Vcc

Vcc+Vpp _ 1,13-1,73 2 2

-0,19VoIt -1,065VoIt -1,13VoIt -1,73VoIt

-1,43VoIt

Figur 2

Figur3

1/3 A₁.	= 1000 Ohm
*R₂T*	= 50000hm
R₂₂.	= 50000hm
-	= 6000hm
-	= 6000hm
*54	= 1153 Ohm
R_S3	= 27600hm
Rsv	= 528 Ohm
Rsv	= 1114Ohm
*Rs?*	= 5150hm

55 60

65 Obige Werte dienen nur als Beispiel. Von der in Fig.3 gezeigten Vorspanruingsschaltung wird also ein Ausgangspotential VW geliefert, das genauso groß ist wie die Mittelpunktspannung des Spannungsausschlages einer Speicherzelle. Steigt die Temperatur des die Speicherzellen und die Vorspannungsschaltung der F i g. 3 enthaltenden Chip, so steigen auch die Ströme in den Speicherzellen und in der Vorspannungsschaltung entsprechend direkt proportional, wodurch auch die Referenzspannung IW dem Mittelpunkt des Spannungsausschlages der Speicherzellen folgt Die in der Vorspannungsschaltung der Fig.3 fließenden Ströme simulieren also die in den Speicherzellen fließenden Ströme, wodurch sich mit einer Potentialänderung im Speicher auch die Potentiale in der Vorspannungsschaltung temperaturbezogen synchron mit dem Mittelpunkt des Spannungsausschlages der Speicherzelle ändern.

Hierzu 4 Blatt Zeichnungen 308113/112

Claims

Patentansprüche:

1. Verfahren zum Betreiben eines Halbleiterspeichers, dessen Speicherzellen und Peripherieschakkreise aus bipolaren Transistoren bestehen, insbesondere zum Lesen des Speicherzustandes unter Ausschaltung von Temperatur-, Spannungsschwankungen und Bauteiltoleranzen durch einen Leseverstärker, der mit einer Referenzspannung arbeitet und auf den Signalausschlag einer Speicherzelle anspricht dadurch gekennzeichnet, daß die Größe der Referenzvorspannung (V REF) für den Leseverstärker (SA) direkt dem Lesesignalausschlag (V_s\- Vj₀) der jeweiligen Speicherzelle folgt.

2. Schaltungsanordnung nach Anspruch 1. dadurch gekennzeichnet, daß ein Transistor (TV) vorhanden ist. dessen Kollektor direkt mit einem ersten Potential (Masse) verbunden ist, dessen Basis über einen ersten Widerstand (R V) mit dem ersten Potential und mit seinem Kollektor verbunden ist. daß ein weiterer Transistor (D 1) über einen zweiten Widerstand (R 54) mit seinem Kollektor mit dem Emitter des erstgenannten Transistors (T Γ) verbunden ist, daß die Basis und der Kollektor des letztgenannten Transistors (D 1) kurzgeschlossen ist. daß der Emitter dieses Transistors (T \) mit einer zweiten Potentialquelle (— V) verbunden ist, an der über seinen Emitter und einen dritten Widerstand (R 53) ein weiterer Transistor (T22') angeschlossen ist. daß ein vierter Widerstand (R 2t) den Emitter des erstgenannten Transistors (TV) mit der Basis des zuletzt genannten Transistors (T22¹) verbindet, dessen Kollektor über eine Parallelschaltung einer Schottkydiode (SBD V) und eines Widerstands (2 χ R 22') mit dem Emitter des erstgenannten Transistors (TV) verbunden ist, daß ein weiterer Transistor (T53) mit seinem Kollektor direkt an der ersten Potentialquelle (Masse) angeschlossen ist. während die Basis am Verbindungspunkt der zwei zur Parallelschaltung gehörenden Widerstände (R 22') angeschlossen ist und der Emitter über einen Widerstand (R 5V) mit der zweiten Potentialquelle (- V) verbunden ist, daß mit dem Emitter des letztgenannten Transistors (T53) der Emitter eines weiteren Transistors (T52') verbunden ist, dessen Kollektor über einen Widerstand (R 50) mit der ersten Potentialquelle und mit dem Kollektor eines weiteren Transistors (TSV) sowie mit der Basis dieses Transistors (T51') verbunden ist. daß die Basis des Transistors (T52¹) mit dem Emitter des Transistors (T5V) verbunden ist, die gemeinsam über einen Widerstand (R 52') an die zweite Potentialquelle (— V) angeschlossen sind und den Ausgang (V REF) zum an sich bekannten Leseverstärker (SA)des Speichers bilden.

3. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Referenzspannung (V_ref) die während des Lesens an die Leseverstärker (SA) angelegt wird, positiver ist als die während des Schreibens von Informationen an die Leseverstärker (5/^ angelegte Vorspannung.