DE2520990C3 - Schaltung zur Umwandlung von Wörtern mit einer vorgegebenden Anzahl Bits in Wörter mit einer reduzierten Anzahl Bits bzw. umgekehrt für Übertragungszwecke - Google Patents
Schaltung zur Umwandlung von Wörtern mit einer vorgegebenden Anzahl Bits in Wörter mit einer reduzierten Anzahl Bits bzw. umgekehrt für ÜbertragungszweckeInfo
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- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
Description
Der Erfindung liegt somit die Aufgabe zugrunde, eine das Prinzip der Abtastung von Schieberegisterstufen
ausnutzende Schaltung anzugeben, von der zwecks Einsparung an Übertragungszeit Wörter mit unterschiedlichem
Informationsgehalt, abschnittsweise durch abgekürzte Informationen ersetzt, bitseriell übertragbar
und aus der bzw. in die volle bitparallele Form umwandelbar sind.
Diese Aufgabe wird erfindungsgemäB im Falle der
Übertragung zur entfernten Station dadurch gelöst, daß von einem Markier/Kürzungsbit-Generator einige
aufeinanderfolgende Stufen des Pufferregisters von niederem Rang auf das Vorhandensein einer ungeraden
oder geraden Anzahl von 1 - Bits und einige Stufen des Pufferregisters von höherem Rang auf das alleinige
Vorhandensein vor, O-Biis abtastbar sind und ein von
dieser Abtastung abhängiges Kürzungsbil erzeugbar schaulichten bevorzugten Ausführungsform wird das
bisherige Zeichenformat mit acht Bits in zwei kurze Zeichenlängen mit sechs und fünf Bits konvertiert,
denen ein zusätzliches »Kürzungsbit« 25 vorausgeht.
Die Länge der zu übertragenden kürzeren Zeichen wird durch eine Prüfung des feststehenden Zeichens von
seinem bedeutsamsten Bit V bis zu seinem Bit 2° von geringster Bedeutung festgelegt, das von der sendenden
Rechenanlage her empfangen wird. Falls die Bits 24 bis 2° eine ungerade Zahl I-Bits und die Bits V bis 25 O-Bits
enthalten, werden nur die Bits 24 bis 2" als Zeichen aus 5 Bits mit dem Kürzungsbit übertragen, das ein O-Bii ist.
Wenn dagegen die Bits 2' bis 2" eine gerade Anzahl 1 -Bits aufweisen und die Bits 2" und 2* O-Bits sind,
werden nur die Bits 25 bis 2° als Zeichen aus 6 Bits mit
dem Kürzungsbit gesendet, das ein O-Bit ist. In allen
anderen Fällen werden alle Bits 27 bis 2" als Zeichen aus
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eingebbar ist. die der Stufe von niederstem Rang in Richtung der bitseriellen Ausgabe vorgeschaltet ist.
sowie das Markierbil in die Stufe des Ausgabe-Schieberegisterabschnittes
einführbar ist, die bei einer ungeraden Anzahl abgetasteter I-Bits den Slufen von
niederem Rang unmittelbar und bei einer geraden Anzahl abgetasteter 1 - Bits, diese Stufe überspringend,
vorausgeht, während der Inhalt der Stufen des Ausgabe-Schieberegisterabschnittes von höherem
Rang als der das Markierbit aufnehmenden Stufe in der Ausgabe unterdrückt wird.
Diese Aufgabe wird erfindungsgemäß im Falle der Übertragung aus einer entfernten Station dadurch
gelöst, daß von einem Datenzeichen-Generator einige aufeinanderfolgende Stufen des weiteren Schieberegisterabschnittes
von niederem Rang auf das Vorhandensein einer geraden oder ungeraden Anzahl von J - Bits
und eine zusätzliche Stufe des weiteren Schieberegisterabschnittes,
die der Stufe von niederstem Rang in Richtung der bitseriellen Eingabe vorgeschaltet ist. auf
das Vorhandensein eines O-Kürzungsbit abtastbar sind
und entsprechend dieser Abtastung sowohl der Inhalt der aufeinanderfolgenden Stufen des weiteren Schieberegisterabschnittes
von niederem Rang in die Stufen des Pufferregisters von gleichem Rang als auch O-Bits in die
Stufen des Pufferregisters von höherem Rang, sowie ein Markierbit für das nachfolgend empfangene Wort in
eine höherrangige Stufe unter den aufeinanderfolgenden Stufen des Eingabe-Schieberegisterabschnittes von
niederem Rang einspeisbar sind, und daß bei der Abtastung einer ungeraden Anzahl von 1 - Bits durch den
Datenzeichen-GePTator in eine Stufe des Pufferregisters
zwischen den Stufen von niederem Rang und den Stufen von höherem Rang ein O-Bit und bei der
Abtastung einer geraden Anzahl von 1-Bits der Inhalt der Stufe des weiteren Schieberegisterabschnittes von
gleichem Rang einspeisbar ist.
Bei der Übertragung wird also ein veränderbares Zeichenformat angewendet, damit die am häufigsten
benutzten Zeichen in einem gekürzten Zeichenformat übertragen werden und somit die gesamte Übertragungszeit
eines Nachrichtenblockes möglichst gering gehalten wird- Das feststehende Zeichenformat, das von
den Rechenanlagen an den entfernten Stationen und an der Zentralstation eines datenverarbeitenden Systems
ausgewertet wird, wird daher an der Übertragungsstation für die Übermittlung auf der Nachrichtenleitung in
ein Zeichenformat mit einer anderen Anzahl Bits konvertiert und an der Empfangsstation in das
ursprüngliche Format rückkonveniert. Bes der veran-Die
an der Empfangsstation eingehenden Daten werden geprüft und zu dem Zeichenformat mit acht Bits
rekonstruiert. Falls also das Kürzungsbit 29Cm O-Bit ist
und die Bits 24 bis 2" eine ungerade Anzahl I-Bits
aufweisen, werden die Bits 27 bis 2' zu O-Bits gemacht,
und das rekonstruierte 7eirhen mit acht Bits wird zur empfangenden Rechenanlagc befördert, nachdem das
Kürzungsbit 2^ beseitigt ist. In dem Falle, daß das
Kürzung-Sit ein O-Bit ist und die Bits 2* bis 2° eine
gerade Anzahl I-Bits aufweisen, werden die Bits 27 und
2" zu O-Bits gemacht, so daß nunmehr ein Zeichen aus 8
Bits zur empfangenden Rechenailage weitergegeben wird. Wenn jedoch das Kürzungsbit ein I-Bit ist. laufen
alle acht Bits 2" bis 2" zur empfangenden Rechenanlagc hindurch.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher
erläutert. Es zeigt
Fig. 1 ein allgemeines Blockschaltbild des bisherigen
datenverarbeitenden Systems, in dem die Erfindung anwendbar ist.
Fig. 2 den Modul am Ende einer Nachrichten-ÜbcrtraKungsleitung.
der aus dem System der Fig. 1 herausgezeichnet ist.
F i g. 3 das bisherige, zur Übertragung von Datenzeichen
in dem System der Fi g. 1 benutzte Zeichenformat mit einer feststehenden Anzahl von Bits,
Fig. 4 andere Zeichenformate, die das der Fig. 3 ersetzen.
F i g. 5 Wortformate für die Informationsübertragung zwischen Rechenanlagen und den Steuerungen der
Moduln.
F i g. 6 den bisherigen Nachrichtenblock für die Informations-Übertragung im System der F i g. 1.
F i g. 7 die vom Format des äußeren Funktionswortes der F i g. 5b bislang benutzte Kodierung.
F i g. 8a bis 8d und 9a bis 9f Flußbilder für die an den
Endgeräien der Fig.2 erfolgende Ausgabe bzw. Eingabe.
F i g. 10a bis 10c logische Schaltbilder des Pufferregisters, sowie des Ausgabe- und weiteren Schieberegisterabschnittes, die zum Ausgang des Endgerätes gehören.
F i g. 11 das logische Schaltbild des Markier-/Kürzungsbit-Generators,
F i g. 12a und 12b die Abgabe-Steuerschaltung, die die
Arbeitsweise der Geräte der F i g. 10 und 11 steuert
Fig. 13 zeitliche Auftragungen zur Veranschauiichung der in der Schaltung der Fig. 12 benutzten
Ausgabefolge,
Fig. Ha bis 14c Formate von Datenzeichen bei der
Konvertierung und Serienbildung.
Fig. IS und 16a bis 16c das bisherige feststehende
Format eines Zeichens bzw. andere Formate der Datenzeichen, die im Ausgabe-Schieberegisterabschnitt
angewendet werden,
Fig. 17a bis 17d logische Schaltbilder des Eingabe-
und »,r-.teren .Schieberegisterabschnittes, sowie des
Pufferregisters, die zum Eingang des Endgerätes gehören,
Fig. 18 das logische Schaltbild des Daten*iichen-Generators,
Fig. 19a und 19b die F.ingabe-Steuerschaltung, die die
Arbeitsweise der Geräte der Fig. 17 und 18 steuert.
Fig. 20 zeitliche Auftragungen zur Veranschaulichung
der in der Schaltung der Fig. 19 für die
unterschiedlichen Formate benutzten Empfangsfolge und
übernimmt, und des Einganges 23 wiedergegeben, der
von seiner Funktion her ein Serien-Parallel-Umordner ist. Der Ausgang 21 empfängt die Daten aus der
zentralen Rechenanlage 16 und der Modul-Steuerung 18 in Form des in der F i g. 3 veranschaulichten, feststehenden
Zeichenformates, das eine Bitzusammenstellung aus acht Bits 2' bis 2" enthält. Da andere Bits als Datenbits,
z. B. Steuerbits, Paritätsbits bedeutungslos sind, seien sie
weiterhin im allgemeinen vernachlässigt; daher wird in der nachfolgenden Beschreibung außer auf die Datenbits
im allgemeinen nur noch auf ein Kürzungsbit, sowie das an sich bekannte Markierbit Bezug genommen. Die
aus der Rechen,mlage 16 hintereinander empfangenen Datenbits 27 bis 2'1 treten parallel in ein Pufferregister
10-1 ein und werden dann parallel an ein Ausgabe-Schieberegister
10-2 weitergegeben, von dem aus sie unter der Mitwirkung von zwei aufeinanderfolgenden
Endgerätes her bitseriell als Bitgruppen in Reihe empfangenen Datenzeichen.
In der F i g. 1 ist ein Blockschaltbild eines datenverarbeitenden
Systems dargestellt, in dem eine entfernte Rechenanlage 36 an einer Station 12 mit einer zentralen
Rechenanlage 16 an einer Zentralstation 10 durch Übertragungsleitungen 14, 15 verbunden ist. wie /.. B.
auch aus der US-Patentschrift 35 28 060 von D. G. Streif hervorgeht. In den Übertragungsleitungen 14, 15
können bis zu 50 000 Bits/sec synchron zwischen der zentralen und entfernten Rechenanlage 10, 12 direkt im
zweiff^hen Duplexverkehr übermittelt werden. Im einzelnen werden die Zeichen aus mehreren Bit
bitparallcl und der Reihe nach zwischen der zentralen Rechenanlage 16. einer Modul-Steuerung 18 und einem
Modul 20 zur Nachrichtenübertragung, sowie zwischen der entfernten Rechenanlage 36, einer weiteren
Modul-Steuerung 38 und einem weiteren Modul 40 zur Nachrichtenübertragung übertragen, während die Zeichenübermittlung
zwischen den beiden Moduln 20 und 40 seriell hinsichtlich der Zeichen und Bits vorgenommen
wird. Wie an sich bekannt ist. werden bis zu 16 Moduln, zu denen ie zwei Sätze I und 2 mit einem Ein-
und Ausgang gehören, von einer einzigen Modul-Steuerung im Multiplexbetrieb geschaltet, so daß eine
Übertragung über bis zu 64 Übertragungsleitungen möglich ist.
Innerhalb dieses Blockschaltbildes der F i g. I sind die Schaltungen des Moduls 20. des Ausganges 21. des
Einganges 23. sowie des Moduls 40 und seines Ausganges 41 und Einganges 43 an den beiden
Stationen 10 und 12 angegeben.
Die Modul-Steuerung 18 ist ein Gerät am Leitungsende für den zweifachen Duplexverkehr und stellt ein
direktes Übertragungsglied zwischen der zentralen Rechenanlage 16 und den Übertragungsleitungen 14,15
dar. zu denen die Informationen ferner Ober den Modul 20, ein Zwischenglied 22 und einen Datensatz 24
gelangen, der eine Frequenz aussendet die als Funktion eines eingegebenen Bit auf den Übertragungsleitungen
14 mit Morsezeichen und Abständen moduliert ist. Zur
Übermittlung in den Übertragungsleitungen 14 werden die acht Bits 27— 2° des in den Rechenanlagen benutzten
Zeichenformates im Modul 20 in ein anderes Zeichenformat konvertiert und im Modul 40 wird das
ursprüngliche Zeichenformat rekonstruiert damit es der
entfernten Rechenanlage 36 zur Verfügung steht
In der F i g. 2 ist ein ausführliches Blockschaltbild der
wesentlichen Abschnitte des Moduls 20 einschließlich des Ausganges 21, der die Funktion eines Serienbildners
ein weiteres Schieberegister 10-3 eingelassen und vom
letzteren hintereinander zum Zwischenglied 22 hin abgegeben werden. Diese Folge wird von einer
Ausgabe-Steuerschaltung 56 herbeigeführt.
Der Eingang 23 übernimmt die umgekehrte Funktion; er empfängt also die acht Datenbits 27 bis 2° aus dem
Zwischenglied 22 hintereiander in einem Eingabe-Schieberegister 17-1. wobei das erste Datenbit 2" des
Zeichens in die höchste Stufe beim Taktpuls Φι
eingelassen wird und dann in ein weiteres Schieberegister 17-2 beim nachfolgenden Taktpuls
<P\ gelangt und beim nächsten Taktpuls Φ>
in die nächstniedrigere Stufe des Eingabe-Schieberegisters 17-1 verschoben wird,
während gleichzeitig das nachfolgende Bit 21 in die höchste Stufe des Eingabe-Schieberegisters 17-1 eintritt.
Dieses Verfahren läuft in dieser Weise weiter, bis alle Datenbits 2; bis 2" in das weitere Schieberegister
17-2 eingeführt sind: in diesem Zeitpunkt werden die Bits 27 bis 2° parallel in ein Pufferregister 17-3 gebracht,
von dem aus sie als Zeichen zur Modul-Steuerung 18 gelangen. Diese Eingabefclge wird von einer Eingabe-Steuerschaltung
57 bewirkt.
Gegenüber dem bekannten Stand der Technik unterscheiden sich die Moduln 20 und 40 durch
zusätzliche Schaltungen in den Ausgängen 21 und 41 und Eingängen 23 und 43: die Ausgänge 21 und 41
konvertieren nämlich das feste Zeichenformat an der Sendestation zwecks Übermittlung auf den Übertragungsleitungen
zur Empfangsstation in ein anderes Zeichenformat, das an der letzteren von den Eingängen
43 und 23 in das ursprüngliche, feste Zeichenformat rückkonvertiert wird.
Iti den Fig.4a. 4b und 4c sind drei andere
Zeichenformate wiedergegeben, die in der bevorzugten Ausführungsform der Erfindung benutzt werden; zu
ihnen gehört das ursprüngliche Zeichenformat der F i g. 3. das durch ein Kürzungsbit erweitert ist: ferner
zählen zu ihnen Zeichen mit einer auf 6 bzw. 5 Bits gekürzten Länge, denen ebenfalls das Kürzungsbit 25
vorausgeht. Der Ausgang 21 bzw. 41 prüft die von der sendenden Rechenanlage ausgegebenen Bits 27 bis 2°
des Zeichens nach der F i g. 3: Falls die Bits 2* bis 2° eine ungerade Anzahl von 1-Bits aufweisen und die Bits 27,2*
und 25 O-Btts sind, werden allein die Bits 2* bis 2° zum
Zwischenglied 22 und das Kürzungsbit 2S als O-Bit
übertragen (F i g. 4a). Wenn jedoch die Bits 2* bis 2° eine gerade Anzahl 1-Bits enthalten und die Bits 27 und 2*
O-Bits sind, werden nur die Datenbits 25 bis 2° als Zeichen
aus 6 Bits und das Kürzungsbit 2S als O-Bit übermittelt
(F i g. 4b). Alle anderen Zusammenstellungen der Daten-
bits 27 bis 2° werden mit dem Kürzungsbit 2s als 1-Bit,
also in Form einer Zusammenstellung aus 9 Bits übertragen (F i g. 4c). Die an der Empfangsstation vom
Eingang 43 bzw. 23 angenommenen Daten werden in das ursprüngliche Zeichenformat mit acht Bits rückkonvertiert,
das von der empfangenden Rechenanlage ausgewertet wird. Wenn das Kürzungsbit 2sein O-Bit ist
und die Datenbits 2* bis 2° eine ungerade Anzahl 1 -Bits aufweisen, werden die Bits 27 bis 2' zu O-Bits gemacht,
und das somit rekonstruierte Zeichen aus 8 Bits gelangt zur Rechenanlage, während das Kiirzungsbit 2S vor
dieser letzten Übertragung unterdrückt wird. Falls das Kürzungsbit ein O-Bit ist und die Bits 2l bis 2" eine
gerade Anzahl I -Bits enthalten, werden die Datenbits 2:
und 26 zu O-Bits gemacht. Im Falle, daß das Kürzungsbit
2s ein 1-Bit ist, treten alle Bits 27 bis 2" in die
empfangende Rechenanlage ein.
Die Übertragungen zwischen der zentralen Rechenanlage 16 und der Modul-Steuerung 18 erfolgen im
Zeichenformat der F i g. 5a bis 5c und zwischen dem Zwischenglied 22, dem Datensatz 24 und den Übertragungsleitungen
14 im Format eines Nachrichtenblockes der F i g. 6, in dem mehrere synchronisierende Zeichen,
mehrere Datenzeichen und ein das Ende der Nachricht angebendes Zeichen EOT hintereinander liegen, /on
denen die Datenzeichen in Abhängigkeit von der jeweiligen Bitzusammenstellung in einer gekürzten
Form übertragen werden.
Die Synchronisation der Bits erfolgt mit den synchronisierenden Zeichen am Anfang eines Nachrichtenblockes
(Fig. 6) und wird dann während der Folge der Übertragungen ohne Start- und Stoppimpulse
beibehalten. Die Daten werden mit einer Geschwindigkeit von 2 000 bis .50 000 Bits/sec. die von einem
Taktgeber des Datensatzes 24 bzw. 42 festgelegt wird, derart übermittelt, daß das Bit 2° des Zeichens von
niederster Bedeutung zuerst erscheint.
Wenn ein bestimmtes Steuersignal gemeinsam mit einem 1-Bit in der Position 22 und mit einem O-Bit in den
Bitpositionen 2' und 2° innerhalb des Formates des äußeren Funktionswortes (Fig. 7) auftritt, geht der
l 0
ivluuui 20 υί,ν». 40 ium oui_iicM üci
iulMMcrcilueil
Zeichen über. Durch dieses Steuersignal wird gemeinsam mit einem 1-Bit in der Bitposition 2' und mit O-Bits
in den Bitpositionen 22 und 2° die Fernfreigabefunktion
ausgewählt, und schließlich wird von dem Steuersignal gemeinsam mit je einem 1-Bit in den Bitpositionen 21
und 22 und mit einem O-Bit in der Bitposition 2° des äußeren Funktionswortes das Suchen und die Fernfreigabefunktion
eingeleitet Von der Fernfreigabe werden im Zwischenglied 22 bzw. 44 entweder die Bereitschaft
des Datensatzes, die Fernfreigabe selbst oder neue synchronisierende Zeichen beeinflußt
In der Schaltung der F i g. 2 dient das Pufferregister 10-1 der vorübergehenden Speicherung der parallelen
Datenbifs, die dann zum Serienbildner 21 bzw. 41 mit
den beiden Schieberegistern 10-2 und 10-3 übertragen werden, worauf sie in bitserieller Form auf die
Übertragungsleitungen 14 bzw. 15 gelegt werden.
Die grundlegende Übertragungsfolge, die durch die F i g. 8a bis 8d anschaulich gemacht ist, ist eine Reihe
von Ereignissen, die auftreten, wenn die sendende Rechenanlage 16 bzw. 36 über die Modul-Steuerung 18
bzw. 38 und den Modul 20 bzw. 40 Informationen an die
Ubertragüiigäleitungen 14 bzw. 15 ausgibt, und sie ist
gültig, falls das Nachrichten-Subsystem und der Datensatz 24 bzw. 42 zu arbeiten bereit sind
1) Die sendende Rechenanlage 16 bzw. 36 leitet eine
Übertragt; 'g eines äußeren Funktionswortes zum
Senden der Daten ein, das mit dem Steuersignal über die Modul-Steuerung 18 bzw. 38 zum Ausgang
21 bzw. 41 gelangt.
2) Das äußere Funktionswort und das Steuersignal werden im Ausgang 21 bzw. 41 entschlüsselt.
3) Ein Aufforderungssignal zum Senden wird vom Ausgang 21 bzw. 41 an den Datensatz 24 bzw. 42
gegeben, der seinerseits ein Bereitschaftssignal zum Senden zurückschickt.
4) Die Modul-Steuerung 18 bzw. 38 bestimm, welcher
der acht Ausgänge 21 bzw. 41 von den bis zu 64 Ausgängen in den bis zu 16 Moduln 20 bzw. 40, die
im Multiplexbetrieb mit der Modul-Steuerung 18 bzw. 38 geschaltet sind, die größte von den acht
möglichen Prioritäten aufweist, und überträgt ein
erstes Wahlsignal an den Ausgang 21 bzw. 41 mit der höchsten Priorität.
5) Nach dem Empfang des ersten Wahlsignals erzeugt der Ausgang 21 bzw. 41 ein zweites Aufforderungssignal, das zur Modul-Steuerung 18 bzw. 38 gelangt.
6) Die Modul-Steuerung 18 bzw. 38 legt dann fest, welcher Ausgang 21 bzw. 41 die höchste zweite
Priorität unter den acht möglichen besitzt und schickt ein zweites Wahlsignal zurück, das unter
den bis zu 64 Ausgängen 21 bzw. 41 den von größtem Vorrang auswählt.
7) Nach der Auswahl dieses einen Ausganges 21 bzw. 41 bietet die Modul-Steuerung 18 bzw. 38 ein
Aufforderungswort zur Ausgabe der Daten und ein von außen vorgeschriebenes Indexwort der sendenden
Rechenanlage 16 bzw. 36 an. Nach dem Empfang dieses Aufforderungswortes gibt die
Rechenanlage 16 bzw. 36 über die Modul-Steuerung 18 bzw. 38 ein Anerkenntnissignal und ein
Datenzeichen an den Ausgang 21 bzw. 41 zurück.
8) Nach der Annahme des Anerkenntnissignals sendet der Ausgang 21 bzw. 41 ein Eintrittssignal zum
Pufferregister 10-1, das mit dem Datenzeichen beladen wird. Die beiden Aufforderungssignale, die
zur Modul-Steuerung 18 bzw. 38 geltitet werden.
9) Der Inhalt des Pufferregisters 10-1 wird in den Serienbildner eingelassen, damit das in ihm
4s vorhandene Datenzeichen bitseriell zum Zwischenglied
22 bzw. 44 und weiter zu den Übertragungsleitungen 14 bzw. 15 hinausgeschoben wird. Der Ausgang 21 bzw. 41 nimmt wahr,
wann die Übertragung vom Pufferregister 10-1 μ zum Serienbildner stattgefunden hat, und löscht
dann das Pufferregister 10-1.
10) Die Schritte 3 bis 9 werden wiederholt. Da zu Anfang der Übertragung kein Datenzeichen im
Serienbildner vorhanden ist, findet die Übertragung zum letzteren dann unmittelbar statt Die
Serienbildung wiederholt sich, bis das das Ende der Übertragung anzeigende Zeichen £O7"erscheint
11) Beim Empfang des Zeichens £07" hört die Datenanforderung des Ausganges 21 bzw. 41 aus der Modul-Steuerung !8 bzw. 38 auf, bis ein weiteres äußeres Funktionswort und ein Steuersignal auftreten. Zugleich endet das Aufforderungssignal zum Senden.
11) Beim Empfang des Zeichens £07" hört die Datenanforderung des Ausganges 21 bzw. 41 aus der Modul-Steuerung !8 bzw. 38 auf, bis ein weiteres äußeres Funktionswort und ein Steuersignal auftreten. Zugleich endet das Aufforderungssignal zum Senden.
Die Ausgabe-Steuerschaltung 56 (Fig.2) erkennt
ei drei äußere Funktionswörter im Format der Fig.7,
deren Identifizierbits den einen gewählten Ausgang 21 bzw. 41 angeben. Ferner erzeugt sie die ersten und
zweiten Aufforderungssignale, nimmt die ersten und
zweiten Wahlsignale wahr und beendet bei der Aufnahme des Anerkenntnissignals aus der Modul-Steuerung
18 bzw. 38 die beiden Aufforderungssignale.
Im einzelnen gibt die Ausgabe-Steuerschaltung 56 die in
der nachfolgenden Tabelle aufgezählten Signale weiter.
Signale zwischen dem Ausgang des Moduls und der Modul-Steuerung
Bereitschaft
Steuersignal
erstes Aufforderungssignal
Steuersignal
erstes Aufforderungssignal
erstes Wahlsignal
zweites Aufforderungsign.
zweites Wahlsignal
Anerkenninissi0 na!
zweites Aufforderungsign.
zweites Wahlsignal
Anerkenninissi0 na!
Auffbrderungssignal z. Senden
Bereitschaftssignal z. Senden
Fernfreigabesignal
Fernfreigabesignal
Taktübertragungssignal
zeigt die totale Löschung und Belriebsbereitschaft des Subsystem·;,
erregt den Ausgang und zeigt ein äußeres Funktionswort an, Modul-Steuerung wird vom Modul zum Üienst aufgefordert. Jedem
Modul wird im Multiplexbetrieb eine Priorität zugewiesen, von der Modul-Steuerung zum Ausgang des Moduls mit der höchsten
Priorität,
vom Modul. ckr das erste Warnsignal empfangen hat, zur Modulsteuerung,
von der Modul-Steuerung zum Ausgang des Moduls mit der höchsten
zweiten Priorität, die von der Modul-Steuerung bestimmt ist.
bei der Übertragung jedes Datenzeichen? von der ??ndcpclcn Rnrhpnanlage
zum Modul: es unterbricht die Auffordemngssignale vom Modul zur
Modul-Steuerung.
unterrichtet den Datensatz, daß der Modul ein äußeres Funktionswort
zum Senden der Daten empfangen hat.
der Datensatz zeigt an, daß er zur Datenübertragung bereit ist.
beeinflußt das Datenbereitschaftssignal im Zwischenglied, das im Datenphone-Dienst
die Aufhängefolge des Datensatzes einleitet; es wird vom Zwischenglied zur Erzeugung eines neuen synchronisierenden Signals für
den Datensatz benötigt,
ein im Datensatz erzeugtes Signal zur Zeitvorgabe, das zum Ausgang gelangt
Die Ausgabe-Steuerschaltung 56 erzeugt bei jedem Taktübertragungssignal, das vom Datensatz mit einer
Frequenz von einem Zyklus je Datenbit gebildet wird, zwei Zeitfestsetzungssignale, nämlich die Taktpulse Φι
und 4>2. Der Ausgang arbeitet mit Geschwindigkeiten im
Bereich von 2 000 bis 50 000 Bits/sec. Das Taktübertragungssignal des Datensatzes beginnt beim Empfang des
Aufforderungssignals zum Senden. Von der Ausgabe-Steuerschaltung 56 werden ferner die folgenden,
£.U3(Zl£.tl\.Ill.ll 1 Ut ΙΛ ItKJl IV, 11 ULrC I 1 I\JII ti IICII .
1) das Einschleusen der Datenzeichen in das Pufferregister
2) das Einschalten des Datensatzes zur Datenübertragung über die Übertragungsleitungen,
J) das Unterbrechen des ersten und zweiten Aufforderungssignals
beim Empfang des das Ende der Übertragung angebenden Zeichens EOT
Wie bereits erwähnt empfängt das Pufferregister 10-i die synchronisierenden Zeichen und die Datenzeichen bitparallel aus der Modul-Steuerung 18 und überträgt sie zum Serienbildner. Sobald das Pufferregister !G-! mit der. Dater, gefüllt ist und der Serienbiidner keine Daten enthält überträgt ein Q — O-Signal den Inhalt des Pufferregisters 10-1 zum Ausgabe-Schieberegister 10-2 des Serienbildners.
Wie bereits erwähnt empfängt das Pufferregister 10-i die synchronisierenden Zeichen und die Datenzeichen bitparallel aus der Modul-Steuerung 18 und überträgt sie zum Serienbildner. Sobald das Pufferregister !G-! mit der. Dater, gefüllt ist und der Serienbiidner keine Daten enthält überträgt ein Q — O-Signal den Inhalt des Pufferregisters 10-1 zum Ausgabe-Schieberegister 10-2 des Serienbildners.
Mit der Übertragung des Inhaltes aus dem Pufferregister 10-1 wird zugleich in das Ausgabe-Schieberegister
10-2 ein 1-Markierbit eingefügt Wenn das letztere aus
der Bitposition 21 entfernt ist ist das Datenzeichen über
das Zwischenglied 22 völlig zu den Übertragungsleitungen hinausgeschoben. Der Taktpuls Φ2 der Ausgabe-Steuerschaltung
56 bewirkt die Übertragung des inhaltes des Ausgabe-Schieberegisters 10-2 zum weiteren
Schieberegister 10-3. Bei jedem Taktpuls Φι wird
der Inhalt des weiteren Schieberegisters 10-3 um eine
Bitposition verschoben und zu den nächstniederen Stellen übertragen, wobei jeweils ein Bit des Datenzeichens
zum Zwischenglied 22 gelangt. Auf diese Weise wird die Bitzusammenstellung des Datenzeichen*
bitserieil in das Zwischenglied 22 unter der Zeitvorgabe durch die Taktputee hineingeschoben.
Der Eingang des Moduls nimmt die aus den Übertragungsleitungen bitseriell eingehenden Daten
auf und bringt sie durch Verschieben in dem Eingabe- und weiteren Schieberegister 17-1 und 17-2 in die
1·. ι*.ι. γ-. r· . ι IJ _t_ .. - ii_. ν .. J; r-»_. :
chen zusammengesetzt und in das Pufferre,;ster 17-3
überführt ist, zeigt der Eingang 23 der Modul-Steuerung 18 an, daß das Datenzeichen in bitparalleler Form zur
empfangenden Rechenanlage übertragen werden soll.
Die grundlegende Eingabefolge besteht aus einer Reihe von Ereignissen, die auftreten, wenn der Modul
über das Zwischenglied 22 aus den Übertragungsleitungen Informationen empfängt.
Diese Folge bleibt gültig, so lange das Nachrichten-Subsystem
und der Datensatz 24 bzw. 42 betriebsbereit sind, und ist in den F i g. 9a bis 9f als Flußbild anschaulich
gemacht
1) Der Eingang 23 bzw. 43 ist zum Suchen synchronisiert Die Taktpulse des Taktempfangssignals
aus dem Datensatz 24 bzw. 42 dauern an.
2) Der Eingang 23 bzw. 43 nimmt zumindest zwei zusammengehörige synchronisierende Zeichen als
Vorläufer des ersten, auf den Übertragungsleuungen 14, 15 herankommenden Datenzeichens wahr,
wobei die Taktpulse Φι und Φ2 vom Eingang 23
bzw. 43 erzeugt werden.
3) Die ersten beiden synchronisierenden Zeichen setzen ein Empfangs-Fupfiop, und das erste
Datenzeichen setzt ein ISR-Flipflop.
4) Das erste Datenzeichen folgt den beiden letzten synchronisierenden Zeichen bitseriell über die
Leitung zur Eingabe der Daten, die von den sich
abwechselnden Taktpulsen Φι und Φ? diirch das
Eingabe- und weitere Schieberegister 17-1 und 17-2 geschleust werden.
5) Das Eingabe- und weitere Schieberegister 17-1 und 17-2 bringen aas Datenzeichen in die bitparallele
Form, wobei am Schieberegister 17-2 ein SO8-Flipflop
gesetzt wird. Hierdurch wird ein S -» Q-Signal
hervorgerufen und das ISR-Flipflop gesetzt
6) Mit dem Setzen des ISR-Flipflop entsteht ein Eingabe-Aufforderungssignal, das vom Eingang 23
bzw. 43 zur Modul-Steuerung 18 bzw. 38 gesendet wird, wobei die folgenden Signale ausgetauscht
werden: Das erste Aufforderungssignal läuft zur Modul-Steuerung 18 bzw. 38, die dem Eingang 23
bzw. 43 mit einem ersten Wahlsignal antwortet; ein zweites Aufforderungssignal läuft zur Modul-Steuerung
18 bzw. 38, die dem Eingang 23 bzw. 43 mit einem zweiten Wahlsignal antwortet
7) Das S-* Q-Signal aus dem Eingang 23 bzw. 43
überträgt das Datenzeichen vom weiteren Schieberegister 17-2 bitparallel zwecks Speicherung zum
Pufferregister 17-3.
8) Ein Q -► CTM-Signal des Einganges 23 bzw. 43
erregt Leitungstreiber; das Datenzeichen gelangt auf die Dateneingabe-Leitungen über die Modul-Steuerung
18 bzw. 38 zur empfangenden Rechenanlage 16 bzw. 36.
9/ Diese Rechenanlage sendet dem Eingang 23 bzw.
43 ein Anerkenntnissignai nach dem Empfang jedes Datenzeichens.
10) Die Schritte 4) bis 9) werden so lange wiederholt bis das letzte Datenzeichen eines Nachrichtenblokkes
abertragen ist dem das das Ende der Übertragung anzeigende Zeichen £O7"foIgt
11) Beim Empfang des Zeichens EOT erkennt die
zentrale Rechenanlage das Ende der vollständigen Nachricht.
12) Der Modul 20 bzw. 40 wird auf das Suchen der Synchronisierzeichen eingestellt und ist dann
bereit die beiden synchronisierenden Zeichen des nächsten Nachrichtenblockes zu empfangen. Während
dieser Einstellung bleiben weitere Zeichen der Nachricht unberücksichtigt
Die Eingabe-Steuerschaltung 57 der F i g. 2 erzeugt die beiden Aufforderungssignale, nimmt die beiden
Wahlsignale wahr und beendet die Aufforderungssignale,
wenn die empfangende Rechenanlage das Datenzeichen empfangen hat Ferner sorgt sie für die Taktpulse
Φι und Φι, die dem Eingang 23 bzw. 43 zugeleitet
werden. Die Zeitvorgabe erfolgt durch den Datensatz 24 bzw. 42 Ober das Zwischenglied 22 bzw. 44, da für
jedes Taktempfangssignal die Taktpulse Φι und Φ2
erzeugt werden, wobei der Eingang 23 bzw. 43 mit einer Geschwindigkeit im Bereich von 2 000 bis 50000
Bits/sec arbeitet Die Eingabe-Steuerschaltnng übernimmt
die folgenden, zusätzlichen Funktionen:
1) das Einschleusen eines Datenzeichens in das Eingabe-Schieberegister 17-1,
2) die Bildung der Taktpulse Φι und Φ2 für den
Serien-Parallel-Umordner,
3) die Erzeugung der S -*· Q, S — I und Q — CTM-Signale
für das Pufferregister 17-3 und des Löschsignals für das Eingabe-Schieberegister 17-1 und
4) das Unterbrechen der beiden Aufforderungssignale, nachdem ein Anerkenntnissigna] von der
empfangenden Rechenanlage über die Modul-Steuerung 18 bzw. 38 empfangen ist
Das erste Bit des Datenzeichens tritt in die Bitposition 27 des Eingabe-Schieberegisters 17-1 ein. Mit
den aufeinanderfolgenden Taktpulsen Φ\ und Φ2 wird
Bit für Bit ein vollständiges Datenzeichen in das Eingabe-Schieberegister 17-1 hineingeschoben und
dann bitparallel in das weitere Schieberegister 17-2 hineingebracht Sobald das letztere gefüllt ist überführt
das S -* Q-Signal den inhalt des Schieberegisters 17-2
bitparallel in das Pufferregister 17-3. Dann tritt das erste
Bit des nächsten Datenzeichens in das Eingabe-Schieberegister 17-1 ein.
Das Pufferregister 17-1 hält ein einziges Datenzei-
Das Pufferregister 17-1 hält ein einziges Datenzei-
chen fest während das nächste Datenzeichen gerade durch den Serien-Parallel-Umordner hindurchgeschoben
wird. Das Q -► CTM-Signal übermittelt den Inhalt
des Pufferregisters 17-3 über mit Verknüpfungsgliedern versehene Leitungstreiber zur empfangenden Rechen-
anlage 16 bzw. 36. Nachdem die letztere ein Anerkenntnissignal zum Eingang 23 bzw. 43 zurückgeschickt
hat wird das Pufferregister 17-3 erneut beladen. Die synchronisierenden Zeichen und das das Ende der
Übertragung angebende Zeichen EOT der sendenden
Rechenanlage müssen bei allen Codes in der Bitposition
2* ein 1 -Bit enthalten. Durch diese Codierung werden in den Moduln 20 bzw. 40 die synchronisierenden Zeichen
und das Zeichen £ö7"identifiziert
Signale zwischen dem Eingang des Moduls und dem Zwischenglied
Taktempfangssignal im Datensatz erzeugtes und zum Eingang übertragenes der Zeitvorgabe
dienendes Signal.
Signale zwischen dem Eingang und der Modul-Steuerung
erstes Aufforderungssignal
erstes Wahlsignal
zweites AufTorderungssignal
zweites Wahlsignal
Anerkenntnissignal d. Eing.
erstes Wahlsignal
zweites AufTorderungssignal
zweites Wahlsignal
Anerkenntnissignal d. Eing.
vom Modul zu der auffordernden Modul-Steuerung, von der dem Quadranten
der Moduln eine Priorität zugewiesen wird,
von der Modul-Steuerung zum Eingang des Quadranten der Moduln mit der höchsten Priorität,
von der Modul-Steuerung zum Eingang des Quadranten der Moduln mit der höchsten Priorität,
vom Quadranten der Moduln, der das erste Wahlsignal empfangen hai, zur
Modul-Steuerung, von der Modul-Steuerung zum Eingang des gewählten Moduls, der die von
der Modul-Steuerung bestimmte, höchste zweite Priorität hat,
von der empfangenden Rechenanlagc über die Modul-Steuerung zum Eingang; es unterbricht die beiden Aufforderungssignale zur Modul-Steuerung
und erkennt den Empfang der Nachricht an.
Die Codes der äußeren Funktionen in den von den
Moduln verwendeten äußeren Funktionswörtern sind die folgenden:
001g Senden von Daten
004g Suchen der synchronisierenden Zeichen
002g Femfreigabe
006g Suchen der synchronisierenden Zeichen und
Fernfreigabe
003g
und in
007g sind unzulässige Funktionscodes.
Das das Ende der Übertragung angebende Zeichen EOTmuQ in der Bitpositon 2* ein 1 -Bit aufweisen.
In der Fig. 10, die sich aus den drei nebeneinander
gelegten Fig. 10a bis 10c zusammensetzt, sind die logischen Schaltbilder des Puffer-, Eingabe- und
weiteren Schieberegisters 10-1 bis 10-3 wiedergegeben, während die F i g. 11 einen Markier-ZKürzungsbit-Generator 11-1 zeigt, der im Ausgang 21 bzw. 41 der F i g. 1
enthalten ist. In der Fig. 12, die aus den Fig. 12a und >o
12b zusammenzusetzen ist ist die logische Ausgabe-Steuerschaltung 56 (Fig.2) als Steuerschaltung 12-1
gezeigt, die die logischen Schaltungen der F i g. 10 und 11 steuert. Die Fig. 13 enthält die zeitlichen Beziehungen unter den Signalen, die bei der Übertragung von
Datenzeichen DCO und DCl von der zentralen Rechenanlage 16 und der Modul-Steuerung 18 über den
Ausgang 21 zum Zwischenglied 22 und Datensatz 24 verwendet werden. Damit die Modul-Steuerung 18 im
Multiplexbetrieb die zentrale Rechenanlage 16 an einen jo
der 16 Moduln anschließen kann, arbeitet sie bei einer ziemlich hohen Impulsfolge von 1 MHz, die mit einem
Speicherzyklus der Rechenanlage 16 in der Größenordnung on Nanosekunden vereinbar ist während die acht
Moduln bei einer ziemlich niedrigen Impulsfolge von 50 kHz tätig sind, die vom zugehörigen Datensatz
festgelegt ist. Dementsprechend kann die Rechenanlage 16 die Daten über die 16 zugehörigen Moduln im
Multiplexbetrieb bei ihrer Impulsfolge von 1 MHz ausgeben, während ein zusammenhängender, bitserieller Fluß von Datenzeichen bei einer Impulsfolge von
50 kHz aus den 64 Datensätzen aufrechterhalten wird.
Zur weiteren Beschreibung des Ausganges 21 sei angenommen, daß das Nachrichten-Subsystem der
Fig. 1 betriebsbereit und das Pufferregister 10-1 4-)
gelöscht und zum Empfang eines Datenzeichens DCO bis DC6(F i g. 14a) mit feststehendem Format vorbereitet ist. Diese Datenzeichen werden im Ausgabe-Schieberegister 10-2 in die der Fig. 14b mit anderen
Formaten konvertiert, und ihnen wird das Kürzungsbit -,n
25, das dem Bit 2° niederster Ordnung vorangestellt wird, sowie das Markierbit 2M hinzugefügt, das dem
höchsten Datenbit 27, 25 und 2* des Datenzeichens im
abgeänderten Format folgt; diese Datenzeichen werden dann ohne das Markierbit 2*' nach rechts aus der Stufe r,
2-9des Ausgabe-Schieberegisters 10-2 durch das weitere
Schieberegister 10-3 nacheinander hinausgeschoben, wie die F i g. 14c erkennen läßt.
Bei der Anwendung der abgeänderten Formate für die Datenzeichen muß das Markierbit 2M in diejenige wi
Stufe des Ausgabe-Schieberegisters 10 2 eingelassen werden, die als nächsthöhere dem bedeutsamsten Bit
des Datenzeichens unmittelbar benachbart ist, wie man aus den F i g. 16a bis 16c ersieht:
1) Wenn die Bits 24 — 2° des ausgegebenen Datenzei- b-,
chens eine ungerade Anzahl 1 -Bits enthalten und die Bits V, 2* und 25 O-Bits sind (F i g. 16a), wird das
Markierbit 2A'in die Stufe 25 des Ausgabe-Schieberegisters 10-2 eingefügt
2) Wenn die Bits W—2" eine gerade Anzahl 1-Bjts
enthalten und die Bits V und 2* des Datenzeichens
O-Bits sind (F i g. 16b), gelangt das Markierbit 2« in
die Stufe 2* des Ausgabe-Schieberegisters 10-2,
3) Falls die zuvor genannten Bedingungen 1) und 2) nicht erfüllt sind (F ί g. 16c), wird das Markierbit 2«
in die Stufe 28 des Ausgabe-Schieberegisters 10-2 eingegeben.
Bei der Ubertragungsfolge mit dem Nachrichten-Subsystem, in dem der Datensatz betriebsbereit ist sei
gemäß den Fig. 10 bis 12 angenommen, daß von der Modul-Steuerung 18 ein invertiertes Bereitschaftssignal
auf eine Leitung 12-3 gelegt wird und alle Flipflops der
Steuerschaltung 12-1 und das weitere Schieberegister 10-3 von der Schalttafel des Bedienenden in der
zentralen Rechenanlage 16 aus durch ein Hauptlöschsignal in einer Leitung 12-2 gelöscht werden.
Die zentrale Rechensinlage 16 leitet nun die
Ausgabefolge damit ein, daß das äußere Funktionswort zum Senden der Daten (F i g. 7) und das zugehörige
Steuersignal über die Modul-Steuerung 18 zum Ausgang 21 übertragen werden. Der 3-aus-7-Code des
äußeren Funktionswortes wird Leitungen 12-5,12-6 und
12-7 und das zugehörige Steuersignal einer Leitung 12-8 zugeführt, während das Signal zum Senden der Daten in
der Bitposition 2° einer Leitung 12-4 aufgeprägt wird. Diese Signale setzen über ein NAND-Glied 7Ί2Ο0,
einen Negator Γ1300 bzw. einen Negator Γ1600 ein EF-Flipflop, wodurch über eine Leitung 12-9 und ein
NOR-Glied V7001, sowie eine weitere Leitung 12-10 ein Aufforderungssignal zum Senden zum Zwischenglied 22 gelangt, von dem das CTS-Flipflop gesetzt wird,
weil ihm auf einer Leitung 12-10' ein CTS-Signal eingegeben wird.
Bei gesetztem CTS-Flipflop und gelöschtem ACK-Flipflop, sowie gelöschtem ARS-Flipflop legt ein
UND-Glied K 8001 ein Signal zum Löschen auf eine Leitung 12-12, das den Löschklemmen der Stufen T bis
2° des Pufferregisters 10-1 zugeleitet wird, um das Einspeisen des Datenzeichens DCO (Fig. 14a) vorzubereiten. Außerdem gibt ein Negator K 4000 das erste
Aufforderungssignal über eine Leitung 12-13 zur Modul-Steuerung 18 zurück.
Als nächstes antwortet die Modul-Steuerung 18 mit dem ersten Wahlsignal auf einer Leitung 12-14, worauf
ein NAND-Glied K 4001 über eine Leitung 12-15 das zweite Aufforderungssignal zur Modul-Steuerung 18
zurücksendet.
Als nächstes antwortet die Modul-Steuerung 18 mit
dem zweiten Wahlsignal auf einer Leitung 12-16 und sende: dann ein Aufforderungssignal zur Datenausgabe
und ein ESI-lndexsignal zur zentralen Rechenanlage 16,
die das Datenzeichen DCO über Leitungen 10-10 bis 10-17 zu den Setzklemmen der Stufen V bis 2° des
Pufferregisters 10-1 und dann das Anerkenntnissignal über eine Leitung 12-17 zurückgibt, die über einen
Negator 7Ί7ΟΟ an einem UND-Glied Γ1100 angeschlossen ist. das über eine Leitung 12-18 ein
Einlaßsignal für das Pufferregister 10-1 dessen Stufen 2' bis V zuleitet; von diesem Einlaßsignal wird das
Datenzeichen DCO in da» Pufferregister 10-1 eingespeist und über eine Leitung 12-19 das ACK-Flipflop
gesetzt, wodurch das Signal zum Löschen des Pufferregisters 10-1 in der Leitung 12-12 beendet wird.
Während dieser Zeitspanne hat der Datensatz 24 über das Zwischenglied 22 das TaktUbertragungssignal
auf eine Leitung 12-20 gelegt, das mit Hilfe eines
Monoflop yeooo den Taktpuls Φι und mit Hilfe eines
Negators Γ1304 und eines diesem nacbgeschalteten
Monoflop Y6O01 den Taktpuls Φι erzeugt Ein
Φι-ScbaJtsignal in der Leitung 12-82und ein $rScbaltsignal, die an einer am Modul 20 angeschlossenen
Schalttafel vom Bedienenden eingestellt werden können, sind in diesem Zeitpunkt frei und folgen dem
Signalniveau, das vom anderen Eingangssignal an einem
UND-Glied /3015 bzw. /3020 bestimmt wird. Im normalen Betrieb beeinflussen die beiden Φ\- und
ΦrSchaltsignale die Ausgangssignale dieser UND-Glieder nicht; falls die ersteren jedoch vom Bedienenden auf
ein positives Potential gebracht werden, werden die beiden UND-Glieder/3015 und /3020 abgeschaltet
Während das Taktübertragungssignal als ständig auftretende Impulse mit einer Häufigkeit von z.B.
5OkHz vom Zwischenglied 22 der Leitung 12-20 zugeführt wird, setzt der vom Monoflop V6001
hervorgerufene Taktpuls Φ2 über eine Leitung 12-21 das
ARS-Flipflop, nachdem das ACK-Flipflop von dem Einlaßsignal Cüi das Pufferregister in der Leitung 12-18
gesetzt ist
Beim nachfolgenden Taktpuls Φ\, der aus dem Monoflop yeOOO in einer Leitung 12-23 austritt wird
unter der Annahme, daß das weitere Schieberegister 10-3 gelöscht ist über das NAND-Glied Γ1202 und
einen Negator T1302 ein UND-Glied/3010 eingeschaltet das das Q -► O-Signal über eine Leitung 12-24 den
Stufen Z7 bis 2S des Ausgabe-Schieberegisters 10-2
zuführt wodurch das Datenzeichen DCO vom Pufferregister 10-1 in das Ausgabe-Schieberegister 10-2 gelangt
das 1-Markierbit in die Stufe 2e, 2* oder 25 und das
Kürzungsbit in die Stufe 27, 2s -xler 2* des Ausgabe-Schieberegisters 10-2 eingespeist werden, wie durch den
Markier-/Kürzungsbit-Generator 11-1 der Fig. 11 festgelegt ist und das ACK-Flipflop über eine Leitung
12-22 gelöscht wird. Vom Q -* O-Signal wird über eine
Leitung 12-25 ein Sende-Flipflop gesetzt das über das
NOR-Glied V7001 und die Leitung 12-10 ein Aufforderungssignal zum Senden an das Zwischenglied 22 und
über eine Leitung 12-11 ein Datensende-Schaltsignal an ein NAND-Glied Y7002 (Fig. 10c) abgibt Beim
nächsten Taktpuls Φ2 wird über das UND-Glied /3020 das ARS-Flipflop gelöscht und die Daten werden vom
Ausgabe-Schieberegister 10-2 in das weitere Schieberegister 10-3 überführt Da nun die ARS- und ACK- Flipflops gelöscht sind, wird das Pufferregister 10-1 von
seinem Löschsignal gelöscht und es wird das erste Aufforderungssignal erzeugt so daß sich die Folge zum
Einspeisen eines Datenzeichens in das Pufferregister 10-1 wiederholen kann. Das UND-Glied /3015 bringt
dann den Taktpuls Φι über die Leitung 12-26 an die
Stufen 2* bis 2° des Schieberegisters 10-3 heran, wodurch sein Inhalt in die nächstniederen Stufen des Ausgabe-Schieberegisters 10-2 verschoben wird Wie bemerkt
sei, wird bei anfänglich gelöschtem Schieberegister 10-3
der Inhalt des Pufferregisters 10-1 beim Taktpuls Φ\
unmittelbar in das Ausgabe-Schieberegister 10-2 und dann beim Taktpuls Φζ in das Schieberegister 10-3
eingelassen. Hierdurch wird das NAND-Glied T1202
abgeschaltet und das Löschsignal des Schieberegisters 10-3 am Negator T1302 und am UND-Glied /3010 beendet, das ein Signal zum Löschen des Pufferregisters
10-1 erzeugt das das zweite Datenzeichen DCI in das Pufferregister 10-1 eingespeist wird, wie in der F i g. 13
veranschaulicht ist
Beim nächsten Taktpuls Φ2 auf der Leitung 12-27 wird
der Inhalt des Ausgabe-Schieberegisters 10-2 in die
entsprechenden Stufen des Schieberegisters 10-3
übertragen.
Bei den nächsten Taktpulsen Φ\ und Φι wird der
Inhalt des SerienbiJdners bitseriell aus der Stufe 2S des
Ausgabe-Schieberegisters 10-2 hinausgeschoben. Wenn das Markierbit 2M, das anfänglich vom MarkierVKürzungsbit-Generator 11-1 der Fig. U in die passende
Stufe 28,2* oder 25 des Ausgabe-Schieberegisters 10-2
eingesetzt ist die Stufe 2' des Schieberegisters 10-3
gelöscht hat erzeugen die an den LöscKklemmen
abgegebenen Signale über die Eingangsleitungen des NAND-Gliedes Γ1202 (Fig. 12b) ein Löschsignal für
das Schieberegister 10-3 und dann ein Q -+ O-Signal.
Fig. Il übernimmt die Funktion einer Prüfung der Bits
27 bis 2° des Datenzeichens mit der feststehenden Länge, das von der Modul-Steuerung 18 in die Stufen 27 bis 2°
des Pufferregisters 10-1 eingelassen wird, um festzustellen, ob die Bits 21 bis 2° eine ungerade Anzahl 1-Bits
enthalten und die Bits 27, 2° und 25 O-Bits sind, damit das
1-Markierbit 2M in die Stufe 25 und das 0-Kürzungsbit 2S
in die Stufe 2S des Pufferregisters iö-t eingelassen
werden kann, oder ob die Bits 2* bis 2° eine gerade Anzahl 1-Bits enthalten und die Bits 27 und 2s O-Bits sind,
damit das Markierbit als 1 -Bit in die Stufe 2* und das
Kürzungsbit als O-Bit in die Stufe 2S des Pufferregisters
10-1 eingespeist werden kann, oder ob beides nicht der Fall ist damit dann das 1-Markierbit in die Stufe 28 und
das Kürzungsbit als 1-Bit in die Stufe 25 des
Nun sei die Arbeitsweise des Markier-/Kürzungsbit-Generators 11-1 unter Verwendung der Formate nach
den Fig. 14a bis 14c erläutert Zuerst sei angenommen,
daß das Einlaßsignal für das Pufferregister 10-1 über die
Leitung 12-18 zu den Setzeingangsklemmen der Stufen
27 bis 2° des Pufferregisters 10-1 gelangt und ein Datenzeichen mit feststehendem Format aus der
Modul-Steuerung 18 in diese Stufen des Ausganges 21 einläßt Von den Löschausgangsklemmen der Stufen 2*
bis 2° des Pufferregisters IC-I gelungen über entsprechende Verbindungsleitungen die komplementären Bits
aus diesen Stufen zu einem die Geradzahligkeit prüfenden Generatorteil 11-2, während von den
zugehörigen Setzausgangsklemmen die wahren Bits 2*
bis 2° aus dem Pufferregister 10-1 eingespeist werden.
Zusätzlich geben die Löschausgangsklenimen der Stufen 27, 2* und 25 des Pufferregisters 10-1 über eine
Leitung 10-23, 10-24 bzw. 10-25 ihre komplementären
Bits auf ein NAND-Glied 0312X, wobei einem weiteren
=0 NAND-Glied 031IX nur die komplementären Bits der
Stufen 27 und 2* zugeleitet werden. Das die Ungeradzahligkeit anzeigende Ausgangssignal des Generatorteils
it-2 wird durch eine Leitung 11-3 dem NAND-Glied 0312X und das die Geradzahligkeit angebende Aus
gangssignal über eine Leitung 11-4 dem NAND-Glied
031IXzugeführt Im Falle der ungeraden Anzahl 1-Bits
in den Stufen 2* bis 2° des Pufferregisters 10-1, während
die Bits 27, 2* und 25 O-Bits sind, gibt das NAND-Glied
0312XaUf eine Leitung 11-10 ein Signal, wogegen bei
einer geraden Anzahl 1-Bits und, wenn die Stufen 27 und
2* O-Bits enthalten, das NAND-Glied 031IX auf einer Leitung 11-11 ein Signal liefert; entweder das
Ausgangssignal des NAND-Gliedes 0312A" oder des
NAND-Gliedes 031IX gelangt zu einem NOR-Glied
0313X, das ein invertiertes Signal auf eine Leitung 11-12
legt
Sobald das Datenzeichen DCO von dem Einlaßsignal in der Leitung 12-18 in da3 Pufferregister 10-1
ί9
eingespeist ist, bestimmt der Markier-ZKurzungsbit-Generator tl-1, ob das NAND-Glied 03IiJf oder 0311*
abgeschaltet wird, oder ob die beiden NAND-Glieder abgeschaltet bleiben, so daß in den Leitungen 11-10 und
11-11 kein Signal auftritt Infolgedessen liefert das s
NOR-Glied 0313* ein Signal an Negatoren 0314* und 0316*, sowie an ein NOR-Glied 0318*, damit die Bits
27, 2s und 25 aus ihren Stufen des Pufferregisters 10-1
über die Leitungen 10-20, 10-21 und 10-22 und über je
ein NAND-Oiied 0315*, 0317* bzw. 0319* zu einem
Negator 0308* und zu NOR-Gliedern 0307* und 0306* und von diesen über je eine Leitung 11-16,11-17
bzw. 11-18 an die Setzeingangsklemmen der Stufen 2r,
2* und 25 des Ausgabe-Schieberegisters 10-2 gelangen.
Gleichzeitig wird das Ausgangssignal des NOR-Gliedes 0313* in der Leitung 11-12 über einen Negator 0309*
und eine Leitung 11-19 der Setzeingangsklenune der Stufe 2* des Ausgabe-Schieberegisters 10-2 als Markierbit 2M = 1, sowie über einen Negator 2110* und eine
Leitung 11-20 als invertiertes Signal der Setzeingangsklemme der Stufe 25 und nicht invertiert über eine
Leitung 11-21 der Loscheingangskiernrne derselben
Stufe des Pufferregisters 10-1 als Kürzungsbit 2S = 1
zugeleitet Beim nächsten Taktpuls Φι und Q--O-Signal in der Leitung 12-24. (die vom UND-Glied
/3010 der Fig. 12b zu den Stufen 2« bis 2S des
Ausgabe-Schieberegisters 10-2 der Fig. 10 läuft), wird
das Datenzeichen DCO der F i g. 14b in die entsprechenden Stufen des Ausgabe-Schieberegisters 10-2 eingegeben. Bei dem Empfang der nachfolgenden Taktpulse Φ2
über die Leitung 12-27 in den Stufen 2s bis 2° des Schieberegisters 10-3 und der mit ihnen abwechselnden
Taktpulse <P\ über die Leitung 12-26 in den Stufen 28 bis
25 des Ausgabe-Schieberegisters 10-2 wird das Datenzeichen DCO bitseriell aus der letzten Stufe 25 über das
NAND-Glied K1002 und die Leitung 10-18 zum
Zwischenglied 22 und von dort zum Datensatz 24 befördert
Nach der Übertragung des Datenzeichens DCO vom Pufferregister 10-1 zum Ausgabe-Schieberegister 10-2
infolge de» Q -«■ O-Signals in der Leitung 12-24 wird das
nächste Datenzeichen DCi der Fig. 14a von der
Modul-Steuerung 18 auf Grund des Einlaibignals in der
Leitung 12-18 in das Pufferregister 10-1 eingespeist. Der
Markier-/Kürzungsbit-Generator 11-1 stellt dann fest daß das NAND-Glied 0312* nicht eingeschaltet dafür
aber das NAND-Glied 0311* geschaltet wird, so daß
entsprechende Signale in den Leitungen 11-10 und 11-11
auftreten und das invertierte Signal aus dem NOR-Glied 0313* über die Leitung 11-12 und die Negatoren 0314*
und 0316*, die Bits T und 2« des Pufferregisters 10-1
unterdrückt, die auf den Leitungen 10-20 und 10-21 herankommen. Da das NAND-Glied 0311* auf der
Leitung Uli dem NOR-Glied 0318* ein Signal
zuleitet, läuft das Bit 2s der zugehörige.) Stufe des
Pufferregisters 10-1 in der Leitung 10-22 -ium
NOR-Glied 0306* und weiter Ober die Leitung 11-18 zur Setzeingangsklemme der Stufe 2s des Ausgabe-Schieberegisters 10-2 Außerdem gelangt das Signal aus
dem NAND-Glied 031t* über die Leitung 11-11 zum eo
NOR Glied 0307*und weiter fiber die Leitung 11-17 als
Markierbit 2M = 1 zur Setzeingangsklenune der Stufe
2* des Ausgabe-Schieberegisters 10-2 Zugleich wird das
Signal aus dem NOR-Glied 0313* über die Leitung 11-12 dem Negator 0309* und weiter über die Leitung
11-19 der Setzeingangsklemme der Stufe 2* des Ausgabe-Schieberegisters 10-2 als Markierbit 2M = 0
zugeleitet während dasselbe Signal zum Negator 21 to*
von der Leitung 11-12 abgezweigt wird, so daß es über
die Leitung 11-20 zur SetzeingangskJemme der Suite ?.s
des Pufferregisters 10-1 als Küniungsbit 2S = 0
herangeführt wird. Beim nachfolgenden Q -* O-Signal
in der Leitung 12-24 wird also das Datenzeichen DCl
der Fig. 14b in die betreffenden Stufen des Ausgabe-Schieberegisters 10-2 eingelassen. Beim Empfang der
folgenden Taktpulse Φ2 auf der Leitung 12-27 an den
Stufen 28 bis 2° des Schieberegisters 10-3, die sich mit den Taktpulsen Φι auf der Leitung 12-26 an den Stufen
28 bis 2sdes Ausgabe-Schieberegisters 10-2 abwechseln,
wird das Datenzeichen DC1 bitseriell von der Stufe 2S
über das NAND-Glied 1^7002 und die Leitung 10-18 zum Zwischenglied 22 und zum Datensatz 24 abgegeben
(Fig. 14c).
Nach der Übertragung des Datenzeichens DCl in
das Ausgabe-Schieberegister 10-2 wird das nächste Datenzeichen DC2 in das Pufferregister 10-1 eingespeist Vom Markier-/Kürzungsbit-Generator 11-1 wird
festgelegt, daß das NAND-Glied 0312* geschaltet werden kann, während das N-f.ND-Glied 0311*
abgeschaltet bleibt Das vom NOR Glied 0313* über die Leitung 11-12 den Negatoren 0314* und 0316*
sowie dem NOR-Glied 0318* zugeleitete Signal unterdrückt die Bits 27,2s und 25, die auf den Leitunger.
10-20, 10-21 und 10-22 herangebracht werden. Gleichzeitig gelangt das Signal des NAND-Gliedes 0312*zum
NOR-Glied 0306* unc' von dort in invertierter Form über die Leitung 11-18 als Markierbit 2M = I zur
Setzeingangsklemme der Stufe 2s des Ausgabe-Schieberegisters 10-2 Ebenso läuft das Ausgangssignal des
NOR-Gliedes 0313* zum Negator 0309* und von diesem durch die Leitung 11-19 zur Setzeingangsklemme der Stufe 2* des Ausgabe-Schieberegisters 10-2 so
daß in diese das Markierbit 2M = 0 gelangt Die Abzweigung über den Negator 2110* zur Eingabe des
Kürzungsbit 25 = 0 in die Stufe 2S des Ausgabe-Schieberegisters 10-2 geschieht wie beim Datenzeichen DCl.
Das gleiche gilt für die Übertragung des Datenzeichen
DC2 (Fig. 14b) in die entsprechenden Stufen des Ausgabe-Schieberegisters 10-2 sowie für die bitseriellc
/ jsgabe aus der letzten Stufe 2S des Ausgabe-Schieberegisters 10-2 zum Zwischenglied 22 und zum Datensatz
24.
All die zuvor ausführlich erläuterten Vorgänge an den Datenzeichen DCO, DCl und DC2 sind in Verbindung
mit den zeitlichen Auftraglangen der Fig. 13 anschaulich gemacht
In der Fig. 17, die sich aus den Fig. 17a bis 17d
zusammensetzt ist das logische Schaltbild des Eingabe-Schieberegisters 17-1, des weiteren Schieberegisters
17-2 und des Pufferregisters 17-3 wiedergegeben, die gemeinsam mit einem Datenzeichen-Generator 18-1
de Fig. 18 im Eingang 43 bzw. 23 (Fig. I) untergebracht sind. Diese Geräte werden von der Eingabe-Steuerschaltung 57 der F i g. 2 gesteuert, die mit ihrem
logischen Schaltbild als Steuerschaltung 19-1 in c*er
Fig. 19 wiedergegeben ist In der Fig.20 sind die
zeitlichen Ablaufe in der grundlegenden Empfangsfolge
mit den vom Eingang 43, von der Modul-Steuerung 38 und der entfernten Rechenanlage 3S benutzten Signalen
dargestellt von denen die übertragung der Datenzeichen DCO und DCI aus dem Zwischenglied 44, dem
Datensatz 42 und den Übertragungsleitungen 14 über den Ausgang 21 bewirkt wird. Die vom Ausgang 21 über
die Übertragungsleitungen 14 gesendeten Datenzeichen
werden also vom Eingang 43 empfangen; bei der Verwendung der Ausführungsform nach der F i g. 2 ist
der Eingang 23 als Teil des Moduls gegen den Eingang 43 austauschbar.
Wie bereits erwähnt, arbeitet die Modul-Steuerung 38 im Multiplexbetrieb und schließt einen von 16 Moduln
an die entfernte Rechenanlage 36 an, die über diese 16 Moduln die Daten bei einer Frequenz von 1 MHz erhält,
und die Moduln empfangen den bitparallelen Fluß von Datenzeichen aus den 64 Datensätzen mit einer
Frequenz von 50 kHz.
Für die Erläuterung der Arbeitsweise des Einganges 43 bzw. 23 sei angenommen, daß das Nachrichten-Subsystem
der F i g. 1 betriebsbereit ist und der Modul 40 das äußere Funktionswort zum Suchen der synchronisierenden
Zeichen und ein zugehöriges Steuersignal aus der empfangenden entfernten Rechenanlage 36 erhallen
hat. Der Signalteil des äußeren Funktionswortes mit dem 3-aus-7-Code (Fig. 7) bringt über die Leitungen
12-5. 12-6 und 12-7 gemeinsam mit dem zugehörigen Steuersignal in der Leitung 12-8 ein Signal zum Suchen
der svnchronisierenden Zeichen in der Leitung 12-78 hervor, das gemeinsam mit dem Signal aus der Stufe 2-des
äußeren Funktionswortes in einer Leitung 19-3 ein Empfangs-Flipflop löscht. Hierdurch ist der Eingang 43
bzw. 23 zum Suchen der synchronisierenden Zeichen vorbereitet, so daß er aus dem Zwischenglied 44 bzw. 24
den nächsten Nachrichtenblock empfangen kann, dem zwei =>vnchronisierende Zeichen vorausgehen (Fig. 6).
Wie beachtet sei. kann das äußere Funktionswort von der empfangenden, entfernten Rechenanl;ige 36 in den
Eingang 43 bzw. 23 hinein programmier! werden, um eine vorhandene Eingabefolge anzuhalten und den
Eingang 43 bzw. 2.3 fur den Empfang des nächsten Nachrichtenblockes bereitzumachen, der nun die neuen
Datenzeichen in mehreren Formaten gemäß der Fig. 21a in bitserieller Form aufnehmen kann. Diese
Datenzeichen werden im Pufferregister 17-3 in solche mit einem feststehenden Format gemäß der Fig. 21b
konvertiert, ι;· denen dem Kürzungsbit 2S das niederste
Bü 2 folg!, das dann beseitigt wird, während in die
höheren Bitpositionen vor den höchsten Bits 2" und 2'
des Datenzeichens in den anderen Formaten O-Bits eingefugt werden. Diese Daten/eichen werden hintereinander
Ditserieii in aer Stute ϊ des Eingabe-Schieberegisters
171 aufgenommen: ihnen wird ein Markierbit 2"·' hinzugesetzt, das dem Kürzungsbit 2S vorausgeht,
wc die Fig. 21b zeigt. Diese Datenzeichen werden
nacheinander nach rechts durch das Eingabe- und weitere Schieberegister 17-1 und 17-2 hindurchgeschoben
und ohne die Kürzungs- und Markierbits 2S und 2"
vom weiteren Schieberegister 17-2 bi'paraliel in das
Pufferregister 17-3 als Datenzeichen mit einem feststeherden Format gemäß der Fig. 21c übertragen.
Im Pufferregister 17-3 werden die höheren Stufen 2", T oder 2". 2". 2'\ die der Stufe 23 oder 2* mit dem höchsten
Bit der Datenzeichen in den anderen Formaten vorausgehen, zur Bildung des Datenzeichens mit
feststehendem Format gezwungen, das dann gemäß der Fi g. 2!c bitparallel zur Modul-Steuerung38 läuft.
Bei der Benutzung der Datenzeichen mit den unterschiedlichen, gekürzten Formaten massen mehrere
O-Bits in die höheren Bitpositionen des Pufferregisters
17-3 eingefügt werden, die den Bits 21 und T des
Datenzeichens folgen. Dieser Konvertierungsvorgang. der unter der Steuerung des Datenzeichen-Generators
18-1 im Pufferregister 17-3 abläuft ist durch die Γ I K. i! a UiS ji ι C 3HSCiIaUnCi! rCmSCni: CS w'CfuCn \jai/Ci
O-Bits eingefügt, und zwar in die Stufen 2". 2* und 25 des
Pufferregisters 17-3. falls die niederen Bits 2s bis 2° eine
ungerade Zahl 1 -Bits enthalten und das Kürzungsbit ein OBiS ist (Datenzeichen DCl der Fig. 21a), oder in die
Stufen 27 und 2* des Pufferregisters 17-3 allein, wenn die
niederen Bits 2* bis 2° eine gerade Anzahl 1-Bits aufweisen und das Kürzungsbit 25 ein O-Bit ist
(Datenzeichen DCi der Fig.21a), oder es unterbleibt
die Einfügung, falls das Kürzungsbit 2S ein I-Bit ist
(Datenzeichen DCO der F i g. 21a).
In dem System der Fig. 1 wird der bitserielle Datenfluß aus dem Zwischenglied 44 über den
Datensatz 42 und die Übertragungsleitungen 15 vom Eingang 23 invertiert im Vergleich zu dem Datenfluß
empfangen, der aus den Übertragungsleitungen 14 aufgenommen wird. Somit werden die einzugebenden
Daten durch den Eingang 43 in dieser invertierten Form so behandelt, daß der Setzzustand eines IO8-Flipflop
und eines SO8-Flipflop als Speicherung eines O-Bit und
der Löschzustand als Speicherung eines I -Bit gilt. Wenn das Signal eines O-Bit über eine Leitung 17-4 zur Stufe 2'
des Eingabe-Schieberegisters 17-1 (Fig. I7,i) herangeführt
wird, während der Taktpuls Φ; auf einer Leitung
19-8 erscheint, wird die Stufe 27 über einen Negator
/1307 zur Speicherung des O-Bit gesetzt. Wenn
umgekehrt ein I-Bit auf der Leitung 17-4 auftritt, würde
die Stufe 2" zur Speicherung des I-Bit gelöscht werden.
Wenn außerdem das Markierbit 2" in die Stufe 2\ 2' oder ?' in Abhängigkeit vom Format des Zeichens
eingebracht wird, wird die betreffende Stufe zur Speicherung des OBn gesetzt. Sobald das O-Bit in das
IO8-Flipflop geschoben ist. damit angezeigt wird, daß
das Zeichen im anderen Forma! nach recli's in das weitere Schieberegister 17-2 geschoben ist. wird da'
Signal des Kürzungsbit 2S von der Setzausgangsklemmc der Stufe 2-sdes Schieberegisters 17-2 über eine Leitung
17-10 dem Datcnzeichen-Gencrator 18-1 zugeleitet, det
dann die notwendigen Signale hervorbringt, um da<
Zeichen im anderen Format aus dem Schieberegister 17-2 in das entsprechende Zeichen mit feststehendem
Format im Pufferregister 17-3 zu konvertieren. Selbsl wenn die eingegebenen Daten in ihrer invertierten oder
komplementären Form in dem Eingabe- und weiterer Schieberegister und dem Pufferregister 17-1. 17-2 und
Ϊ7-5 bearbeitet werden, (uie am Au^ganp Jc^ Puffen cgi
sters 17-3 in ihrer wahren Form bitprallel zu übertrager
sind), seien sie doch zur Erläuterung des Betriebes in der
Schaltung der F i g. 17 in ihrer wahren Form betrachtet
um die Folgerichtigkeit der Bitgestaltung bei der Zeichen in den anderen Formaten beizubehalten.
Infolge des Löschens der Stufen 22 bis T und 2^ des
Eingabe-Sch eberegisters 17-1. sowie des I08-Flipflop über die Leitung 19-9 werden diese tatsächlich mit
einem 1 - Bit beladen bzw. in den 1-Zustand gebracht
während durch das Setzen der Stufe 2J des Eingabe
Schieberegisters 17-1 von dem über eine Leitung 18-26
herankommenden Markierbit 2** in diese Stufe 23 eir
O-Bit eingespeist wird.
Vom Datenzeichengenerator 18-1 der Fig. 18 wer
den die Bits 2* bis 2° und 2S des vorhergehender
Datenzeichens während seiner Einspeisung in die betreffenden Stufen 2* bis 2°und 2sdcs Schieberegister;
17-2 im Eingang 43 geprüft, um festzustellen, ob dit
eingehenden Bits 2* bis 2° eine ungerade Anzahl 1-Biu
enthalten und das Kürzungsbit 2S ein O-Bit ist damii
dann das 1-Markierbit 2W in die Stufe 23 de;
Eingabe-Schieberegisters 17-1 unmittelbar vor den-Kürzungsbii
2S des folgenden Daisiszeichens gebrach!
wird wenn sich das Kürzungsbit in der Stufe Tf- de;
Eingabe-Schieberegisters 17-1 befindet und damii
O-Bits in die Stufen 27 bis 2s des Pufferregisters 17-3
eingelassen werden, oder ob die eingehenden Bits 24 bis 2" eine gerade Anzahl I-Bits aufweisen und das
Kürzungsbit 2*ein O-Bit ist, damit dann das I -Markierbit
in die Stufe 2A des Eingabe-Schieberegisters 17-1
unmittelbar vor dem Kürzungsbit 2^" des folgenden
Datenzeichens mit unterschiedlichem Format eingegeben wird, wenn das Kürzungsbit sich in der Stufe 25 des
Eingabe-Schieberegisters 17-1 befindet, und damit die
24
O-Bits in die Stufen 27 und 2b des Pufferregisters 17-3
eingeführt werden können, oder ob das Kürzungsbit 2S ein I-Bit ist, damit das I-Markierbit in die Stufe 26 des
Eingabe-Schieberegisters 17-1 unmittelbar vor dem Kürzungsbit 2S des folgenden eingehenden Datenzeichens eingelassen werden kann, wenn sich das
Kürzungsbit in der Stufe 27 des Eingabe-Schieberegisters 17-i befindet.
Hei gelöschtem I gahc-Sehiebercgi gelöschte Slulen |
2;
2,'. 2i |
■in ster |
Hei /UlV gel. |
der 1 'hertriigung 1 l'ull'erregister St. Hn |
2" | M)Hl Sc s il. Sl • 2 η |
hiehc |
I Ι ι | ι' | V | |||||
2;. |
(I)
(I) |
2,,. | r | Τ' | 2; V |
||
Wenn Kiir/imgshit Hei gelöschtem I.mgahe-Schiehe-
2S in il. Sl. go· register
schuhen ,si „...,.:.„,.:. Wrschiehung
Markierhit
2" in il. Sl.
2" in il. Sl.
2',
Hits d Sl
2! 2';. 7: T;
1 I) Unabhängig Mim I nrmat des /uviir in das Schieberegister 17-2 eingegebenen Zeichens sind hei gelöschtem I'ingahe-Schieheregister
17-1 die Stillen 2 his 2" und 2^ des I ingabc-Schieheregisters und das It)S-I lipllnp stets gelöscht.
12) Unabhängig wim Inrmat des Mirhcrgehenden. in l.is Schieberegister 17-2 eingelassenen Zeichens »erden bei der l'hertragung
miiii Schiehe- /um 1'uHerregistcr die Bits aus ilen Stuten 2' his 2" des Schieberegisters stets in die Stillen 2' bis 2" dos
Pullerregisters eingelassen
Die zuvor erläuterte Arbeitsweise des Datenzeichen-Gene.ators
18-1 (Fig. 18) und des Hingabe- und
weiteren Schieberegisters und des Pufferregisters 17-1. 17-2 und 17-3 (Fig. 17) ist in der vorherigen Tabelle
zusammengestellt. Die Bestimmung, welches Formal das eingehende Datenzeichen aufweist, wird in Verbindung
mil den Fig. 21a bis 21c nunmehr ausführlicher beschrieben.
Zuerst sei angenommen, daß ein Datenzeichen bitseriell in die Stufe 2" des Hingabe-Schieberegisters
17-1 hineinläuft und durch die Stufen des Eingabe- und
weiteren Schieberegisters 17-1 und 17-2 geschoben
wird his srinr Rits dir richlieen Stufen des Schiebereeisters
17-2 erreicht haben. Über die Löschausgangsklemmen der Stufen 2' bis 2" des Schieberegisters 17-2
werden die komplementären Bits 2' bis 2" und über die Setzausgangsklemmen derselben Stufen die wahren Bits
21 bis 2" einem die Geradzahligkeit bzw. Ungeradzahligkeit abtastenden Generatorteil 18-2 zugeleitet. Zusätzlich
wird über die Setzausgangsklemme der Stufe 2S des
Schieberegisters 17-2 und eine Leitung 17-10 das wahre
Kürzungsbit 2S zwei NAND-Gliedern C003A und C002X zugeleitet. Zur Zeitfestsetzung im Datenzeichen-Generator 18-1 wird ein S— I-Signal aus einem
UND-Glied /3045 über eine Leitung 19-9 und einen Negator COMX NOR-Gliedern COISA" und C016X
zugeführt, während ein Signal zum Löschen des Eingabe-Schieberegisters 17-1 von einem UND-Glied
/2205 über eine Leitung 19-4 zu mehreren NAND-Gliedern C009X COlOX C011X C012X und C013X
herangeführt wird.
Falls der Generatorteil 18-2 eine Ungeradzahligkeit
wahrnimmt gibt er über eine Leitung 18-3 ein Signal an das NAND-Glied C003X und im anderen Falle über
eine Leitung 18-4 an das NAND-Glied C002Xab. Falls
die Bits 2* bis 2° also eine ungerade Anzahl 1-Bits
enthalten und das Kürzungsbit in der Leitung 17-10 ein
O-Bit darstellt wird das NAND-Glied C003X eingeschaltet
und legt ein Signal von hohem Niveau auf eine Leitung 18-10. Wenn dagegen die Bits 24 bis 2" des
Schieberegisters f 7-2 eine gerade Anzahl I-Bits aufweisen und das Kürzungsbit in der Leitung 17-10
wieder ein O-Bit darstellt, wird das andere NAND-Glied
Γ002Λ' geschaltet und legt ein Signal von hohem
Niveau auf eine Leitung 18-11. Im Falle, daß die beiden
NAND-Glieder C003A und C002X nicht geschaltet
werden, erhält ein NAND-Glied C005.V nur Signale von tiefem Niveau, da das Kürzungsbii in der Leitung
17-10 ein 1 -Bit ist. so daß dieses NAND-Glied C005A
geschaltet wird und ein Signal von hohem Niveau auf eine Leitung 18-12 bringt.
Nun sei angenommen, daß das invertierte Bereit
Schaftssignal von der Modul-Steuerung 38 auf die Leitung 12-3 und weiter auf eine Leitung 12-80 des
Ausganges 41 bzw. 21 der Fig. 12 gelegt wird, daß
ferner alle Flipflops der Eingabe-Steuerschaltung 19-1 gelöscht sind, und daß schließlich der Datensatz 24
gerade einen Nachrichtenblock über die Übertragungsleitungen 14 zum Datensatz 42 überträgt. Beim
Empfang dieses Nachrichtenblockes in bitserieller Form vom Ausgang 21 bzw. 41 speist der Eingang 43 bzw. 23
die beiden ersten, dem Block vorauslaufenden synchronisserenden Zeichen 5Cl und SC2 (Fig. 20). die dem
ersten Datenzeichen DCO der Fig.21a vorangestellt
sind, in das Eingabe-Schieberegister 17-1 ein. Diese synchronisieren den Eingang 43 bzw. 23 mit der
eingehenden Nachricht und werden nicht zur Modul-Steuerung 38 übermittelt Im Eingabe-Schieberegister
17-1 und im Schieberegister 17-2 werden die empfangenen Datenzeichen in die bitparallele Form gebracht und
im Pufferregister 17-3 in das feststehende Format konvertiert und zur Modul-Steuerung 38 übertragen.
Vom Bit 22 des aus der Modul-Steuerung 38 kommenden äußeren Funktionswortes, das in einer Leitung 19-3 des
Einganges 43 bzw. 23 erscheint, wird der Empfang der
Nachricht beendet bis ein neuer Nachrichtenblock
130 250/178
diesen Arbeitsgang erneut herbeiführt. Sobald das Nachrichten-Subsystem betriebsbereit ist, findet die
anschließend beschriebene Eingabefolge statt.
Vor dem Zeitpunkt /n (F i g. 20) wird die Eingabefolge
von der entfernten Rechenanlage 36 dadurch eingeleitet, daß das äußere Funktionswort zum Suchen der
synchronisierenden Zeichen und das zugehörige Steuersignal über Hie Modul-Steuerung 38 dem Eingang 43
zugeleitet warden. Der Signalteil des 3-aus-7-Code tritt über die Leitungen 12 5. 12-6 und 12-7 und das
Steuersignal über die Leitung 12-8 und einen Negator 7Ί600 in das NAND-Glied T1200 und den Negator
Π300 ein, den ein Signal von tiefem Nivenu über die
Leitung 12-78 verläßt. Das Bi ι 2- des SuBtTL1Ii
Funktionswortes auf der Leitung 19-3 und das Signal in
der Leitung 12-78 löschen das Empfangs-Flipllop. um den Empfang einer Nachricht in Gang /u setzen, die
vom Zwischenglied 44 über die Übertragungsleitungen 14 erhalten werden soll.
Außerdem bringt vordem Zeitpunkt /,,der Datensatz
42 das Taktempfangssignal in die Leitung 19-4 zu einem Monoflop V 6004, das den Taktpuls Φ t erzeugt. Das auf
der Leitung 12-82 vom Bedienenden hervorgerufene Φι-Schaltsignal und das auf der Leitung 12-83 genauso
bewirkte 'Pj-Schaltsignal. die an einer Schalttafel
eingestellt werden, die mit dem Modul 40 verbunden sein kann, verfolgen ein Signalnivcau. das durch die
anderen Eingangssignale der UND-Glieder /3030. /3035. /3040 und /3045 bestimmt wird. Da das
SO8-Flipflop in diesem Zeitpunkt gelöscht ist, hat ein S-» I-Abschaltsignal in einer Leitung 17-5, das am
UND-Glied /3045 von der Löschausgangsklernme des S08-Flipflop her erscheint, ein tiefes Niveau, so daß
normalerweise den Leitungen 19-6 und 19-7 der Taktpuls Φ\ und den Leitungen 19-8 und 19-9 der
Taktpuls Φ2 aufgeprägt wird.
Im Zeitpunkt fo wird beim Taktpuls Φ>
das erste synchronisierende Zeichen des einlaufenden Nachrichtenblockes über die Leitung 17-4 der Stufe 27 des
Eingabe-Schieberegisters 17-1 in ähnlicher Weise wie in der Fig. 21a zugeleitet, in der das Kürzungsbit 2S das
vorauslaufende Bit ist, dem die Bits 2° bis 2? mit
aufsteigender Bedeutung folgen. Die Bii->
u'ci -iym.ru onisierenden
Zeichen treten also mit dem Taktpuls Φ> in der Leitung 19-8 in die Stufe 27 des Eingabe-Schieberegisters
17-1 und mit dem nächsten Taktpuls Φι in der
Leitung 19-6 in die Stufe 27 des Schieberegisters 17-2 ein
und werden mit den nachfolgenden Taktpulsen Φι und
Φ2 und den I -» S bzw. S -» I-Signalen nach rechts durch
den Serien-Parallel-Umordner geschoben. Sobald die Bits in den entsprechenden Stufen des Eingabe-Schieberegisters
17-1 aufgenommen sind, wird über die Setzoder Löschausgangsklemmen der Stufen 27 bis 2° und 2?
und zugehörige Eingangsleitungen ein NAND-Glied Ä3102 (Fig. 19b) geschaltet, wodurch in einer Leitung
19-20 ein Wahrnehmungssignal von hohem Niveau und über einen Negator R 3302 in einer Leitung 19-10 ein
Wahrnehmungssignal von tiefem Niveau erzeugt wird. Wie beachtet sei, wird in diesem Ausführungsbeispiel
das Format der synchronisierenden Zeichen, wie folgt, angewendet:
T 26 25 24 23 22 2' 2° 2s
0 0 1 1 0 1 0 1 1 = 0658
Dieses Format wird durch eine Verdrahtung von Hand zwischen den Setz- und Löschausgangsklemmen
des Eingabe-frhieberegisters 17-1 und dem NAND-Glied
R 3102 in die Schaltungen eingebracht.
Wenn im Zeitpunkt fo beim Taktpuls Φ} das
Kürzungsbit 25des ersten synchronisierenden Zeichens
in die Stufe 2' des Eingabe-Schieberegisters 17-1 eingespeist wird, werden die IO8- und SO8 Flipflops
gelöscht. Zur Parallel-Verschiebung der Bits aus den Stufen 2' bis 2° des Eingabe-Schieberegisters 17-1 in die
Stufen 27 bis 2° des Schieberegisters 17-2 wird lediglich der Taktpuls Φι von tiefem Niveau in der Leitung 19-6
benötigt Gemeinsam mit clem S -· I-Signal. das vom
UND-Glied /3045 über die Leitung 19-9 herankommt und eine Parallel-Verschiebung der Bits aus den Stufen
2' bis 2" und 2V des Schieberegister? 17-2 zu den
nächstnkdrigeren Stufen 2' bis 2° und 2S des Eingabe-Schieberegisters
17-1 und zum IO8-Flipflop bewirkt,
muß der Datenzeichen-Generator 18-1 auf eine Leitung
18-24 ein MOD S — l,2<\ 2S-Signal und auf eine Leitung
18-25 ein MOD S -· I.i'-Signai legen, um eine
Parallel-Verschiebung der Bits aus den Stufen 2h bis 24
des Schieberegisters 17-2 in die nächstniedrigeren Stufen 25 bis 2' des Eingabe-Schieberegisters 17-1 zu
erreichen. Bei gelöschtem SO8-Flipflop, das ein Signal von tiefem Niveau über die Leitung 17-5 als
Abschaltsignal dem UND-Glied /3045 zuführt, das dann über die Leitung 19-9 ein tiefes Niveau an den
Negator C004X der Fig. 18 heranbringt, weiden die
beiden NOR-Glieder COISX und C016X erregt, die je
das betreffende, zuvor bezeichnete MOD S -» I-Signal
über die Leitung 18-24 bzw. 18-25 einem NAND-Glied .V 114A-bzw. XII8A". sowie den Setz- und Löscheingangsklemmen
der Stufe 2b des Eingabe-Schieberegisters 17-1 zuleiten. Bei gelöschtem SO8-Flipflop werden
mit jedem Taktpuls Φι die Bits des Eingabe-Schieberegisters 17-1 parallel in dieselben Stufen des Schieberegisters
17-2 überführt, und mit jedem Taktpuls Φ. werden
die Bits des Schieberegisters 17-1 parallel zur nächstniedrigeren Stufe des Eingabe-Schieberegisters
17-1 verschoben. Dieselben Übertragungen vom Eingabe- zum weiteren Schieberegister bzw. umgekehrt
erfolgen bei der Aufnahme und Verschiebung aller
Kürzungsbit 21· in die Stufe 25des Schieberegisters 17-2
geschoben ist: das SO8-Flipflop ist also nur während der Zeitspanne gesetzt, in der das Zeichen im anderen
Format vollständig in die untersten Stufen des Schieberegisters 17-2 hineingeschoben und eingespeist
ist.
Nachdem das Kürzungsbit 2S und das Bit 27 des ersten
synchronisierenden Zeichens in die Stufe 2Λ~ bzw. 27 des
Eingabe-Schieberegisters 17-1 geschoben sind, erzeugt das NAND-Glied /?3102, wie bereits angegeben, im
Zeitpunkt fi mit dem Taktpuls Φ; das Wahrnehmungssignal, das nach seiner Invertierung im Negator R 3302
auf der Leitung 19-10 erscheint Dieses Wahrnehmungssignal von tiefem Niveau, das Löschsignal aus dem
SYNCH-Flipflop auf einer Leitung 19-11 und das Löschsignal aus dem Empfangs-Flipflop in einer Leitung
19-12 setzen beim nächsten Taktpuls Φι (nach dem
Taktpuls Φι, der das Kürzungsbit 25 des ersten
synchronisierenden Zeichens in die Stufe 2* des Eingabe-Schieberegisters 17-1 brachte), über das
NAND-Glied /1500 und das NOR-Glied /1501 das SO8-Flipflop, das von seiner Ausgangsklemme über
eine Leitung 17-5 ein Setzsigna! von tiefem Niveau der
SetzeingangsHemme des SYNCH-Flipflop, sowie den
UND-Gliedern /2205 und /2305 zuführt Da das
Ιθε-Flipflop noch gelöscht ist, gibt es an seiner
Setzausgangsklemme über eine Leitung 17-7 em .Schaltsignal von hohem Niveau an die Setzeingangsklemme des Empfangs-Flipflop (Fig. 19s) ab. Das
letztere bleibt gelöscht und ermöglicht ein Set;.;en des SYNCH-Flipflop über Leitungen 19-13 und 19-23. Beim
nächsten Taktpuls Φι im Zeitpunkt t2 bei gesetztem
S08-Flipflop werden die UND-Glieder /2205 und /2305 geschaltet, die auf eine Leitung 19-4 ein Signal
zum Löschen der Stufen 22 bis 2° und der Stufe 2* des
Eingabe-Schieberegisters 17-1 und des IO8-Flipflop bzw. auf die Leitung 19-15 ein S— Q-Signal legen.
Dieses S — Q-Signal von tiefem Niveau befördert die Bits 24 bis 2" des ersten synchronisierenden Zeichens aus
den Stufen 24 bis 2'' des ersten synchronisierenden Zeichens aus den Stufen 24 bis 2" des Schieberegisters
17-2 in dieselben Stufen des Pufferregisters 17-3. Bei
demselben Taktpuls Φ2 schaltet das Abschaltsignal von
hohem Niveau von der Löschausgangsklemme des SÖ8-Fiipiiop. das zugleich über die Leitung Ϊ7-5 iäuft.
das UND Glied /3045 ab. wodurch ein S- I-Signal von hohem Niveau auf der Leitung 19-9 erscheint, das
die Verschiebung vom weiteren Schieberegister 17 2 zum Eingabe-Schieberegister 17-1 beendet. Zusätzlich
ist bei gelöschtem Empfangs-Flipflop über die Leitung 19-13 und gesetztem SO8-Flipflop über die Leitung 17-6
das SYNCH-Flipflop nun gesetzt. Da das Kürzungsbit des zweiten synchronisierenden Zeichens nun in die
Stufe 27 des Eingabe-Schieberegisters 17-1 eintritt, Iäuft
das Wahrnehmungssignal \om NAND-Glied /?3102 über den Negator R 3302 und die Leitung 19-10 als
Signal von hohem Niveau zum NAND-Glied /1500. wodurch dieses abgeschaltet wird. Das Signal zum
Löschen des Eingabe-Schieberegisters 17-1 in der Leitung 19-4 von tiefem Niveau, das Signal an der
Setzausgangsklemme der Stufe 2sdes Schieberegisters 17-2 mit hohem Niveau und das S-* I-Signal in der
Leitung 19-9 nehmen den Datenzeichen-Generator 18-1 im Zeitpunkt r, beim Taktpuls Φ, in Betrieb. Da das erste
synchronisierende Zeichen als Datenzeichen mit 8 Bits erkannt wird, soll das Markierbit 2M in die Stufe 2*· des
Eingabe-Schieberegisters 17-1 gebracht werden, (wenn
renden Zeichens in die Stufe 27 des Eingabe-Schieberegisters
17-1 eingespeist wird), während die Stufen 25 bis
2° und 2S des Eingabe-Schieberegisters 17-1 und das
Flipflop 1Ο8 gelöscht und die Inhalte Stufen 27 bis 2° des
Schieberegisters 17-2 in dieselben Stufen 27 bis 2° des Pufferregisters 17-3 übertragen werden sollen.
Wenn sich im Zeitpunkt r· beim Taktpuls Φι das
Kürzungsbit 2S des zweiten synchronisierenden Zeichens in der Stufe 2' des Eingabe-Schieberegisters 17-1
befindet und dem Datenzeichen-Generator 18-1:
1. in der Leitung 19-4 das Signal zum Löschen des Eingabe-Schieberegisters von tiefem Niveau.
2. in der Leitung 17-10 das Signal des Kürzungsbit
von hohem Niveau und
3. in der Leitung 19-9 das S— I-Signal zum
Abschalten von hohem Niveau
zugeleitet werden, werden vom Datenzeichen-Generator 18-1 die folgenden Vorgänge an den Registern der
F i g. 17 bewirkt:
1. das Setzen der Stufe 2* des Eingabe-Schieberegisters (Markierbit) über die Leitung 18-22 {auf das
Signal zum Löschen des Eingabe-Schieberegisters hin),
2. das Löschen der Stufen 25 und 24 des Eing: .be
Schieberegisters über die Leitung 18-22 (auf dasselbe Signal wie zuvor),
3. das Löschen der Stufe 2' des Eingabe-Schieberegi-
-, sters über die Leitung 18-28 (auf dasselbe Signal
wie zuvor),
4. die Übertragung der Bits T und 2h aus dem
Schieberegister in dieselben Stufen des Pufft-rregisters
über die Leitung 18-21 (auf das S — Q-Signal
in hin) und
5. die Übertragung des Bit 2S in dieselbe Stufe des
Pnfferregtsters über die Leitung 18-29 (auf dasselbe
Signal wie zuvor).
Wie beachtet sei. werden von der Eingabe-Steuerschaltung
19-1 für alle Daten/eichen mit unterschiedlichen Formaten die folgenden Vorgänge an den ijtufen
der Register der Fig. 17 bewirkt:
1. das Löschen der Stufen 2- bis 2" und 2S des
Fingabe-Sehieberegisteis und des IO8-Flipflop
über die Leitung 19-4 (auf das Signal zum Löschen
des Eingabe-Schieberegisters hin) und
2. die Übertragung der Bits aus den Stufen 24bis2ndcs
Schieberegisters in dieselben Stufen des Pufferregisters über die Leitung 19-15 (auf das S —■ Q-Signal
hin).
Da die empfangende entfernte Rechenanlage 36 noch nicht durch ein Q -» CTM-Steuersignal zum Empfang
in des im Pufferregister 17-3 festgehaltenen Datenzeichens
mit festem Format vorbereitet ist, unterbleibt die bitparallele Übertragung /ur Modul-Steuerung 38. bis
das Datenzeichen iX'O in das Puffenegister 17-3
übertragen ist.
r, Die Vorgänge, tue im Zeitpunkt te, stattgefunden
haben, werden im Zeitpunkt 0 wiederholt; daher wird das zweite synchronisierende Zeichen mit den aufeinanderfolgenden
Taktpulsen Φ, und Φ>
bzw. den I -* S und S— I-Signaler, durch den Serien-Parillel-Umordner.
: also das Eingabe- und 'eitere Schieberegister 17-1 und
17-2 hindurchgeschoben, bis im Zeitpunkt fi sein
Markierbit 2*' in das IO8-Flipflop gelangt.
puls Φι gesetzt ist, die Stufen 2S bis 2°
>.nd 2S des
.·-, Eingabe-Schieberegisters 17-1 gelöscht sind,die Stufe 2"
des Eingabe-Schieberegisters mit einem Markierbit 2S<
besetzt und die benachbarte Stufe 27 vom Kürzungsbit 2sdes zweiten synchronisierenden Zeichens gelöscht ist.
wird von der Löschausgangsklemme des IO8-Flip-
-,() flop über die Leitung 17-8 das SO8-Flipflop von dem
Signal mit niedrigem Niveau gelöscht, weil das Signal von tiefem Niveau aus dem abgeschalteten NAND-Glied
/1500 zugegen ist. Infolge des Löschens des SO8-Flipflop erhält das UND-Glied /3045 über die
Leitung 17-5 ein Schaltsignal, so daß das UND-Glied /3045 beim nächsten Taktpuls Φ2 ein S - I-Signal von
tiefem Niveau auf die Leitung 19-9 bringt. Das SYNCH-Flipflop bleibt nun gesetzt, bis die beiden IO8-
und SO8-Flipflops vom Markierbit 2M des Datenzei-
bö chens DCO gesetzt werden, das durch das Eingabe-Schieberegister
17-1 zum Setzen des IO8- Flipflop bis zu diesem hindurchgeschoben ist, worauf
über die Leitung 17-7 das SYNCH-Flipflop gelöscht wird.
Wenn das Markierbit 2W, das Kürzungsbit 2S und das
Bit 27 des zweiten synchronisierenden Zeichens bis in die Stufe 2S bzw. T des Eingabe-Schieberegisters bzw. in
das IO8-Flipflop geschoben sind, erzeugt im Zeitpunkt
ti beim Taktpuls Φ2 das NAND-Glied Ä3102 das
Wahrnehmungssignal der synchronisierenden Zeichen, das über den Negator Λ 3302 mit tiefem Niveau auf die
Leitung 19-10 gelegt wird. Da nun das SYNCH-Flipflop
gesetzt ist, gelangen die folgenden Signale zur Setzeingangsklemrce des IO8-Flipflop:
1. ein Setzsignal über die Leitung 19-16. das auf tietem
Niveau vom NOR-Glied R 2100 herangeführt wird,
2. ein Ausgangssignal der Stufe 2S des Schieberegisters
17-2 von tiefem Niveau über die Leitung 17-12 und
3. das S — [-Signal, das vom UND-Glied Γ3045 über
die Leitung 19-9 herankommt
Beim nächsten Taktpuls Φι, (also nach dem Taktpuls
Φζ in dem Zeitpunkt ti, als das Kürzungsbit 2sdes ersten
synchronisierenden Zeichens in die Stufe 25 des Eingabe-Schieberegisters 17-1 gebracht wurde), setzt
das die Löschausgangsklemme des I08-Flipflop verlassende Signal von hohem Niveau über die Leitung 17-8
und das NOR-Glied /1501 das SO8-Flipflop. Während das über die Leitung 19-21 herankommende Wahrnehmungssignal
und das über die Leitung 17-7 herangerührte
Setzsignal des 108-FlipfIop von tiefem Niveau
gemeinsam an der Setzeingangsklemme des Empfangs-Flipflop auftreten, wird das letztere gesetzt. Das
gesetzte SO8-Flipflop bringt über die Leitung 17-6 das
Signal zum Setzen von tiefem Niveau an die Se: :eingangsklemme des SYNCH-FIipflop und an die
UND-Glieder /2205 und /2305 (Fig. 19a) heran. Da beim nächsten Taktpuls Φι im Zeitpunkt U bei gesetztem
SYNCH-Flipflop die UND-Glieder /2205 und /2305 geschaltet werden, löscht das Signal von tiefem Niveau
auf der Leitung 19-4 die Stufen 22 bis 2° und 2S des
Eingabe-Schieberegisters 17-1 und das IO8-Flipflop bzw. gelangt das S -♦ Q-Signal auf die Leitung 19-15,
das mit seinem tiefen Niveau die Bits 2* bis 2° des zweiten synchronisierenden Zeichens aus dem Schieberegister
17-2 in dieselben Stufen des Pufferregisters 17-3 überführt. Gleichzeitig schaltet bei demselben Taktpuls
Φι das Signal von hohem Niveau von der Löschausgangsklemme
des SO8-Flipflop das UND-Glied /3045 ab. das dementsprechend das S— I-Signal von hohem
Niveau auf die Leitung 19-9 bringt und die Verschiebung vom weiteren zum Eingabe-Schieberegister beendet.
Wenn das Kürzungsbit 25des Datenzeichens DCO in die
Stufe T des Eingabe-Schieberegisters 17-1 eingegeben ist. wird das NAND-Glied /7 3102 zusätzlich abgeschaltet,
wodurch ein Wahrnehmungssignal von hohem Niveau über den Negator /?3302 zur Leitung 19-10
gelangt.
Beim Taktpuls Φι im Zeitpunkt U werden das
Löschsignal des Eingabe-Schieberegisters 17-1 von tiefem Niveau der Leitung 19-4, das Kürzungsbitsignal
von hohem Niveau von der Setzausgangsklemme der Stufe 2S des Schieberegisters 17-2der Leitung 17-10und
das S— I-Signal von hohem Niveau der Leitung 19-9 zum Einstellen des Datenzeichen-Generators 18-1
zugeführt. Da das zweite synchronisierende Zeichen acht Bits aufweist, soll das Markierbit in die Stufe 26 des
Eingabe-Schieberegisters 17-1 eingespeist werden, (wenn zugleich das Kürzungsbit Is des folgenden
Datenzeichens DCO in die Stufe T des Eingabe-Schieberegisters 17-1 eingespeist wird), und die Stufen 25 bis
2° und Is des Eingabe-Schieberegisters 17-1 und das
IO8-Flipflop sollen gelöscht und der Inhalt der Stufen 2'
bis 2" des Schieberegisters 17-2 in dieselben Stufen des Pufferregisters 17-3 übertragen werden.
Mit dem Taktpuls Φι im Zeitpunkt U, wenn das
Kürzungsbit 2S des folgenden Datenzeichens DCO in
der Stufe 27 des Eingabe-Schieberegisters 17-1 ist, werden die folgenden Signale dem Datenzeichen-Generator
18-1 zugeleitet:
1. das Signal von tiefem Niveau zum Löschen des Eingabe-Schieberegisters 17-1 über die Leitung
19-4.
2. das Kürzungsbit-Signal von hohem Niveau über die Leitung 17-10 und
3. das S-* I-Abschaltsignal von hohem Niveau auf
der Leitung 19-9.
Hierdurch werden die fünf Signale den Registern der
is Fi g. 17 zugeleitet, die bereits zuvor aufgezählt sind und
die genannten fünf Vorgänge im Datenzeichen-Generator 18-1 zur Auslösung bringen. Die Operationen im
Zeitpunkt U werden wie im Zeitpunkt ίο nun wiederholt,
so daß das Datenzeichen DCO mit den Taktpulsen Φι
und Φι und den I-» S und S-* !-Signalen durch das
Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners nach rechts hindurchgeschoben
wird. Nach dem Zeitpunkt tt wird das SO8-Flipflop über die Leitung 17-8 wieder vom
Löschausgangssignal des 108-FlipfIop, wie bereits erwähnt, gelöscht
Im Zeitpunkt t5 sind das Markierbit 2A'. das
Kürzungsbit 2S und das Bit 27 des Datenzeichens DCO
mit dem Taktpuls P2 bzw. dem S-» I-Signal in das
jo 108-Flipflop und die Stufen 2sund 27 des Eingabe-Schieberegisters
17-1 geschoben. Zugleich ist das IO8-Flipflop vom Markierbit 2*'des Datenzeichens DCO mit
Hilfe des Signals von tiefem Niveau von der Setzausgangsklemme der Stufe 25 des Schieberegisters
j5 17-2 auf der Leitung 17-12 und des Setzsignals von
tiefem Niveau auf der Leitung 19-16 gesetzt. Nachdem das Empfangsflipflop gesetzt ist, wird außerdem das
Signal von hohem Niveau von der Löschausgangsklemme über die Leitungen 19-13 und 19-22 dem NOR-Glied
R 2100 zugeleitet, das ein Schaltsignal von tiefem Niveau zum Setzen des IO8- Flipflop an dessen
Setzeingangsklemme heranbringt. Hierdurch ist der Inhalt der Stufe 2S des Schieberegisters 17-2 über die
Leitung 17-12 bei dem S-> I-Signal von niedrigem Niveau in der Leitung 19-9 imstande, das IO8-Flipflop
jedesmal dann zu setzen, wenn ein 1-Markierbit 2M
eingeschoben wird. Aus diesem Grunde haben das NAND-Glied Λ3102 und das Wahrnehmungssignal der
synchronisierenden Zeichen weiter keinen Einfluß auf denSerien-Parallel-UmordnerderFig. 17.
Beim nächsten Taktpuls Φ ι (nach dem Setzen des
IO8-Flipflop im Zeitpunkt f5) wird das SO8-Flipflop
durch das Signal des 1-Markierbit von hohem Niveau aus der Löschausgangsklemme des IO8-Flipflop in der
Leitung 17-8 mit Hilfe des NOR-Gliedes /1501 gesetzt
Gleichzeitig wird das SYNCH-Flipflop vom Signal aul tiefem Niveau, das über die Leitung 17-7 aus der
Setzausgangsklemme des IO8-Flipflop austritt, und vom
Wahrnehmungssignal auf tiefem Niveau gelöscht, das
Mi über die Leitung 19-20 und das NAND-Glied R 1200
herankommt und dem Negator R 1300 als Signal vor
hohem Niveau zugeführt wird, der es auf tiefem Niveau zur Löscheingangsklemme des SYNCH-Flipflop heranbringt.
hr. Nach dem Löschen des SYNCH-Flipflop und derr
Setzen des SO8-FlipfIop im Zeitpunkt /(, werden beirr
nächsten Taktpuls Φι von einem Signal auf tiefen·
Niveau aus der Löschausgangsklemme des SO8-Flipflor.
über die Leitung 17-6 die UND-Glieder /2205 und
/2305 gesetzt, von denen das erstere ein Signal auf tiefem Niveau zum Löschen des Eingabe-Schieberegisters 17-1 über die Leitung 19-4 an dessen Stufen 2J bis
2° und 2^ und an das IO8-Flipflop und das letztere ein
S-* Q-Signal über eine Leitung 19-15 abgibt, das die
Bits 2* bis 2° des Datenzeichens DCO aus den betreffenden Stufen des Schieberegisters 17-2 in
dieselben Stufen des Pufferregisters 17-3 einläßt Gleichzeitig wird von einem Signal auf hohem Niveau in
der Leitung 17-5, das an der Löschausgangsklemme des SO8-Flipflop austritt, das UND-Glied /3045 abgeschaltet, so daß das S -+ I-Signal von hohem Niveau auf der
Leitung 19-9 die Verschiebung vom weiteren Schieberegister 17-2 zum Eingabe-Schieberegister 17-1 unterdrückt
Im Zeitpunkt U, werden die Arbeitsgänge wie im
Zeitpunkt fo wiederholt so daß das Datenzeichen DCl bei den Taktpulsen Φ\ und Φ? bzw. bei den I -» S und
S-* !-Signalen durch das Eingabe- und weitere
Schieberegister 17-1 und 17-2 des Sericn-Paraüei-Umordners geschoben wird, bis sein Markierbit 2Ai im
Zeitpunkt tj in das IO8- Flipflop gelangt
Während im Zeitpunkt & das ISR-Flipflop vom Signal
auf tiefem Niveau, das über eine Leitung 19-24 von der
Löschausgangsklemme des SYNCH-Flipflop herankommt sowie von einem Signal auf tiefem Niveau, das
über eine Leitung 19-25 von der Setzausgangsklemme des Empfangs-Flipflop herangeführt wird, und von
einem Signal auf tiefem Niveau aus dem geschalteten UND-Glied /2205 in der Leitung 19-26 noch gesetzt ist,
wird die Eingabefolge eingeleitet, in der das rekonstruierte Datenzeichen DCO mit feststehendem Format
vom Pufferregister 17-3 über die Modul-Steuerung 38 zur entfernten Rechenanlage 36 übertragen wird.
In dieser Eingabefolge legt das ISR-Flipflop ein
Setzsignal von tiefem Niveau an den Negator V 4010 und das NAND-Glied V4011. Der Negator V 4010 gibt
ein erstes Aufforderungssignal von tiefem Niveau über die Leitung 19-19 zur Modul-Steuerung 38, die mit
einem ersten Wahlsignal auf tiefem Niveau antwortet, das über eine Leitung 19-28 ein UND-Glied /2001 und
das NAND-Glied Y40U einschaltet. Vom letzteren
wird nun das zweite Aufforderungssignal auf tiefem Niveau der Modul-Steuerung 38 über die Leitung 19-17
zugeführt, die mit einem zweiten Wahlsignal auf tiefem Niveau in einer Leitung 19-29 antwortet. Nachdem
dieses zweite Wahlsignal von der Modul-Steuerung 38 zum UND-Glied /2001 zurückgegeben ist, sendet die
Modul-Steuerung 38 ein Signal zur Datenaufforderung und ein ESI-Wort als von außen vorgeschriebenen
Index an die entfernte Rechenanlage 36. Das nunmehr eingesclialtete UND-Glied /2001 führt ein
Q-» CTM-Signal über die Leitung 19-18 den Löschausgangsklemmen der Stufen 27 bis 2° des Pufferregisters
17-3 zu, wodurch das Komplement der Bits 27 bis 2° des Datenzeichens DCO bitparallel über die Modul-Steuerung 38 zur entfernten Rechenanlage 36 gelangt. Wenn
der Datenfluß, der aus den Übertragungsleitungen 14, dem Datensatz 42 und dem Zwischenglied bitseriell
über die Leitung 17-4 in der Stufe 2' des Eingabe-Schieberegisters 17-1 empfangen wurde, in der invertierten
oder komplementären Form vorlag, wie es beim ausgegebenen Datenfluß des Ausganges 21 der Fall ist,
nehmen die Bits 27 bis 2° des Datenzeichens DCO, die zur Modul-Steuerung 38 und der entfernten Rechenanlage 36 übertragen sind, nunmehr ihre wahre Form ein.
läuft ein Anerkenntnissignal auf hohem Niveau über eine Leitung 19-30 zum Eingang 43 zurück und löscht
über einen Negator Ä1100 gemeinsam mit dem Q -»· CTM-Signal der Leitung 19-18 mit einem tiefen
Niveau das ISR-Flipflop, wodurch über eine Leitung 19-27 das erste und zweite Aufforderungssignal, sowie
die beiden Wahlsignale verschwinden.
Im Zeitpunkt t7 sind das Markierbit 2*', das
Kürzungsbit 2sund das Bit 25 des Datenzeichens DC1 in
ίο das IO8-Flipflop bzw. die Stufen 2S und 25 des
Eingabe-Schieberegisters 17-1 und beim Taktpuls Φι
und S -► I-Signal das Kürzungsbit 2S und das Bit 2° des
Datenzeichens DC2 in die Stufe 26 bzw. 27 des Eingabe-Schieberegisters 17-1 geschoben. Gleichzeitig
wird nun mit Hilfe des Signals von tiefem Niveau aus der Setzausgangsklemme der Stufe 2S des Schieberegisters
17-2 über die Leitung 17-12 und des Setzsigna's von tiefem Niveau über die Leitung 19-16 das IO8-HipfIop
vom Markierbit 2*'des Datenzeichens DCl gesetzt
Im Zeitpunkt k wird der Datenzeichen-Generator
J8-1 durch das Löschsigna! des Eingabe-Schieberegisters 17-1 von tiefem Niveau auf der Leitung 19-4, vom
O-Kürzungsbit einem Signal von tiefem Niveau aus der
Setzausgangsklemme der Stufe 2S des Schieberegisters
17-2 auf der Leitung 17-10 und von dem S-> I-Signal
von hohem Niveau auf der Leitung 19-9 in Betrieb genommen. Wenn das Datenzeichen DCl als Zeichen
mit sechs Bits erkannt ist soll das Markierbit in die Stufe 2* des Eingabe-Schieberegisters 17-1 gebracht werden,
jo (wenn in diesem Zeitpunkt das Kürzungsbit 25 des
folgenden Datenzeichens DC2 in die Stufe 25 des Eingabe-Schieberegisters 17-1 eingespeist ist); ferner
sollen die Stufen 23 bis 2° und 2sdes Eingabe-Schieberegisters 17-1 und das lO8-Flipflop, sowie die Stufen 27
ji und 26 des Pufferregisters 17-3 gelöscht und die Inhalte
der Stufen 27 und 2" des Schieberegisters 17-2 in die
Stufen 26 und 25 des Eingabe-Schieberegisters 17-1 abwärts geschoben und die Inhalte der Stufen 25 bis 2°
des Schieberegisters 17-2 in die Stufen 25 bis 2° des
Im Zeitpunkt k wird mit dem Taktpuls Φι das
Kürzungsbit 2S des Datenzeichens DC2 in der Stufe 25
des Eingabe-Schieberegisters 17-1 gespeichert, und es werden die folgenden Signale dem Datenzeichen-Gene-
4-, rator 18-1 zugeleitet:
1. das Löschsignal des Eingabe-Schieberegisters 17-1 von tiefem Niveau auf der Leitung 19-4,'
2. das Kürzungsbit als Signal von tiefem Niveau auf der Leitung 17-10 und
'" 3. das S— I-Abschaltsignal von hohem Niveau auf
de: Leitung 19-9,
wodurch den anschließend aufgezählten Stufen der Register nach der Fig. 17 die folgenden Signale
-,-) zugeleitet werden:
1. das Markierbit zum Setzen der Stufe 2* des Eingabe-Schieberegisters 17-1 über die Leitung
18-20 (auf das Löschsignal des Eingabe-Schiebere-
2. ein Löschsignal zur Stufe 2J des Eingabe-Schieberegisters 17-1 (auf dasselbe Signal wie zuvor) in der
Leitung 18-28,
3. Löschsignale zu den Stufen 27 und 2* des h-, Pufferregisters 17-3 in der Leitung 18-23 (auf das
4. ein Signal zur Übertragung des Bit aus der Stufe 25
des Schieberegisters 17-2 in die Stufe 25 des
Pufferregisters 17-3 in der Leitung 18-29 (auf ein S-* Q-Signalhin)und
5. ein Signal zum Verschieben der Bits aus den Stufen
2> und 26 des Schieberegisters 17-2 zu den Stufen 26
und 25 des Eingabe-Schieberegisters 17-1 in der Leitung 18-24 (auf das Löschsignal des Eingabe-Schieberegisters 17-1 hin).
Im Zeitpunkt & werden dieselben Vorgänge wie im Zeitpunkt to wiederholt, wobei das Datenzeichen DCI
nach rechts mit den aufeinanderfolgenden Taktpulsen Φ\ und Φι und den I -► S und S -► I-Signalen durch das
Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners geschoben wird, bis sein
Markierbit 2M im Zeitpunkt f9 in das IO8-Flipflop
eingespeist ist.
Durch das Setzen des ISR-Flipflop wird die
Eingabefolge eingeleitet, bei der das rekonstruierte
Datenzeichen DCX mit festem Format vom Pufferregister 17-3 über die Modul-Steuerung 38 zur entfernten
Rechenanlage 36 übertragen wird. Diese Eingabefolge ist der bereits erläuterten ähnlich, die im Zeitpunkt &
abläuft
Im Zeitpunkt h sind das Markierbit 2M, das
Kürzungsbit 2sund das Bit 24 des Datenzeichens DC2 in
das IO8-Flipflop und in die Stufen 2S und 2* des
Eingabe-Schieberegisters 17-1, ?owie das Kürzungsbit 2S und die Bits 2° und 2' des Datenzeichens DC3 in die
Stufen 25 bis 27 des Eingabe-Schieberegisters 17-1 beim
Taktpuls Φ2 und S-* I-Signal geschoben. Gleichzeitig
wird das IO8-Flipflop vom Markierbit 2M des Datenzeichens DCl, da von der Setzausgangsklemme der Stufe
2S des Schieberegisters 17-2 übe<- die Leitung 17-12 das
Signal von tiefem Niveau herangeführt wird, mit Hilfe des Setzsignals auf der Leitung 19-i6 gesetzt.
Wenn das Datenzeichen DC2 als Zeichen mit 5 Bits
erkannt wird, soll ein Markierbit in die Stufe 23 des Eingabe-Schieberegisters 17-1 eingegeben werden,
(wenn in diesem Zeitpunkt das Kürzungsbit des folgenden Datenzeichens DCi in die Stufe 24 des
Eingabe-Schieberegisters 17-1 eingeführt wird); ferner sollen die Stufen 22 bis 2° und 2sdes Eingabe-Schieberegisters 17-1 und die Stufen 27 bis 25 des Pufferregistcvs
17-3 gelöscht und der Inhalt der Stufen 27 bis 25 des Schieberegisters 17-2 soll in die Stufen 2b bis 24 des
Eingabe-Schieberegisters 17-1 abwärts geschoben werden, und der Inhalt der Stufen 24 bis 2° des
Schieberegisters 17-2 soll in dieselben Stufen des Pufferregisters 17-3 übertragen werden.
Im Zeitpunkt do ist beim Taktpuls Φ2 das Kürzungsbit
des nächsten Datenzeichens DC3 in der Stufe 2* des
Eingabe-Schieberegisters 17-1, und der Datenzeichen-Generator 18-1 bringt die anschließend genannten
Stufen der Register nach der F i g. 17 in den angezeigten Zustand:
1. die Stufe V des Eingabe-Schieberegisters 17-1 vom Markierbit über die Leitung 18-20 in den
Setzzustand (auf das Signal zum Löschen des Eingabe-Schieberegisters 17-1 hin),
2. die Stufen V und 26 des Pufferregisters 17-3 über die
Leitung 18-23 in den Löschzustand (auf dasselbe Signal wie zuvor),
3. die Stufe 2S des Pufferregisters 17-3 über die
Leitung 18-27 in den Löschzustand (auf dasselbe Signal wie zuvor),
4. ferner werden die Bits T und 26 des Schieberegisters 17-2 über die Leitung 18-24 (auf das
S-* I-Signal hin) in die Stufen 26 und 25 des
Eingabe-Schieberegisters 17-1 verschoben und
5, wird das Bit 25 des Schieberegisters 17-2 über die
Leitung 18-25 in die Stufe V des Eingabe-Schieberegisters 17-1 verschoben (auf dasselbe Signal wie
zuvor).
Im Zeitpunkt iio werden die Vorgänge wie am
Zeitpunkt fo wiederholt, wobei das Datenzeichen DCl
ίο bei den aufeinander folgenden Taktpulsen Φι und Φ2
(den I -► S und S -* I-Signalen) nach rechts durch das
Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners geschoben wird, bis das
Markierbit 2M im Zeitpunkt tu in das IO8-Flipflop
i> gelangt.
Beim Setzen des ISR-FIipflop wird die Eingabefolge
eingeleitet, durch die das rekonstruierte Datenzeichen DC2 vom Pufferregister 17-3 über die Modul-Steuerung 38 zur entfernten Rechenanlage 36 überführt wird.
Diese Eingabefolge entspricht der im Zeitpunkt fe
eingeleiteten Eingabefolge.
Im Zeitpunkt fu sind das Markierbit 2M, das
Kürzungsbit 25und das Bit 25 des Datenzeichens DC3 in
das 108-FIipflop und in die Stufen 2S und 25 des
Eingabe-Schieberegisters 17-1 geschoben, und beim Taktpuls Φι sind (mit dem S -► I-Signal) das Kürzungsbit 2S und das Bit 2° des Datenzeichens DC4 in die
Stufen 26 und 27 des Eingabe-Schieberegisters 17-1 gebracht. Zugleich wird nun vom Markierbit 2M des
jo Datenzeichens DC3 das IO8-Flipflop von dem Signal
auf tiefem Niveau, das von der Setzausgangsklemme der Stufe 2S des Schieberegisters 17-2 über die Leitung
17-12 herankommt, und vom Setzsignai auf der Leitung 19-16 gesetzt.
r, Da das Datenzeichen DC3 mit 6 Bits erkannt wird, soll ein Markierbit in die Stufe 24 des Eingabe-Schieberegisters 17-1 gebracht werden, (wenn zugleich das
Kürzungsbit 2S des folgenden Datenzeichens DC4 in
die Stufe 25 des Eingabe-Schieberegisters 17-1 einge
speist wird); ferner sollen die Stuft c T? bis 2° und 2sdes
Eingabe-Schieberegisters 17-1 und das IO8-Flipflop,
sowie die Stufen 27 und 26 des Pufferregisters 17-3 gelöscht und der Inhalt der Stufen 27 und 26 des
Schieberegisters 17-2 soll in die Stufen 26 und 25 des
Eingabe-Schieberegisters 17-1 abwärts geschoben werden, und schließlich soll der Inhalt der Stufen 25 bis 2° des
Schieberegisters 17-2 in dieselben Stufen des Pufferregisters 17-3 gebracht werden.
>o folgenden Datenzeichens DC4 in der Stufe 25 des
Eingabe-Schieberegisters 17-1, so daß der Datenzeichen-Generator 18-1 die folgenden Vorgänge bewirkt:
1. Setzen der Stufe 24 des Eingabe-Schieberegisters v, 17-1 (Markierbit) über die Leitung 18-20 (auf das
2. Löschen der Stufe 23 des Eingabe-Schieberegisters
17-1 über die Leitung 18-28 (auf dasselbe Signal wie zuvor),
3. Löschen der Stufen 27 und 26 des Pufferregisters
17-3 Über die Leitung 18-23 (auf das S- Q-Signa! hin),
4. das Übertragen des Bit 25 aus dem Schieberegister
17-2 in die Stufe 25 des Pufferregisters 17-3 über die
hi Leitung 18-29 (auf dasselbe Signal wie zuvor) und
5. die Verschiebung der Bits 2' und 2* aus dem
Schieberegister 17-2 in die Stufen 2* und 25 des Eingabe-Schieberegisters 17-1 über eine Leitung
18-24 (auf das Signal zum Löschen des Eingabe-Schieberegisters 17-1 hin).
Im Zeitpunkt (12 werden dieselben Vorgänge wie im
Zeitpunkt to wiederholt, so daß das Datenzeichen DC 4 mit den aufeinander folgenden Taktpulsen Φ\ und Φ?
(und den I -+ S und S -*■ l-Signalen) nach rechts in das
Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners geschoben wird, bis das
Markierbit 2M im Zeitpunkt ta in das lOS-Flipflop
eingespeist ist
Mit dem Setzen des JSR-Fltpflop wird die Eingabefolge
eingeleitet, durch die das rekonstruierte Datenzeichen DC3 mit festem Format aus dem Pufferregister
17-3 über die Modul-Steuerung 38 in die entfernte Rechenanlage 36 übertragen wird; diese Eingabefolge
ist der im Zeitpunkt k ähnlich, die bereits erläutert ist
Zuvor ist eine Schaltung zum Codieren eines Zeichens mit festem Format in ein Format mit
veränderbarer Zeichenlänge zu Übertragungszwecken beschrieben. Das Zeichen im festen Format mit den acht
Bits V bis 2°, das an der Sendestation aus der zugeordneten Rechenanlage in einem sendenden Modul
aufgenommen wird, wird geprüft, und es wird ein Kürzungsbit 2S in Abhängigkeit davon erzeugt, ob
mehrere höherrangige Bits O-Bits sind und die übrigen Bits eine gerade oder ungerade Anzahl 1-Bits enthalten;
gemeinsam mit diesem Kürzungsbit wird ein neue:. Zeichen veränderlicher Länge hervorgerufen und auf
der Übertragungsleitung abgegeben. Im Modul der Empfangsstation läuft das umgekehrte Verfahren ab,
um das Zeichen mit dem festen Format wiederzugewinnen, damit es vom dortigen Rechenautomaten verwendet
werden kann. Auf Grund einer statistischen Analyse
der Übertragungshäufigkeit der einzelnen Zeichen im feststehenden Format das von den Rechenanlagen
benutzt wird, werden die am häufigsten verwendeten Zeichen in einer gekürzten Form übertragen, so daß die
gesamte Übertragungszeit eines Nachrichtenblockes beträchtlich vermindert wird.
Hierzu 27 Blatt Zeichnungen
Claims (4)
- Patentansprüche;U Schaltung zur Umwandlung von Wörtern mit einer vorgegebenen Anzahl Bits in Wörter mit einer -, reduzierten Anzahl Bits für Übertragungszwecke aus einer Rechenanlage zu einer entfernten Station mit einem Parallel-Serien-Umsetzer, der die umzuwandelnden Wörter einzeln und bitparallel aus der Rechenanlage in einem Pufferregister aufnimmt und |() an einen parallel angeschlossenen Ausgabe-Schieberegisterabschnitt weitergibt, der nach einer Aufnahme eines Markierbit in eine dem Bit von höchstem Rang vorgesetzte Stufe im Zusammenwirken mit einem weiteren Schieberegisterabschnitt die Wörter bitseriell über seine niederste Stufe hinausschiebt, dadurch gekennzeichnet, daß von einem Markier-/Kürzungsbit-Generator (11-1) einige aufeinanderfolgende Stufen (24—2°) des Pufferregisters (10-1) von niederem Rang auf das Vorhandensein einer ungeraden oder geraden Anzahl von 1-Bits und einige Stufen (27—25) des Pufferregisters (10-1) von höherem Rang auf das alleinige Vorhandensein von O-Bits abtastbar sind und ein von dieser Abtastung abhängiges Kürzungsbit erzeugbar und in eine 2~> zusätzliche Stufe (2S) des Pufferregisters (10-1) einggebbar ist, die der Stufe (2°) von niederstem Rang in Richtung der bitseriellen Ausgabe vorgeschaltet ist, sowie das Markierbit (2Λ/ = 1) in die Stufe (25 oder 26) des Ausgabe-Schieberegisterab- jo schnittes (10-2) einführbar ist, die bsi einer ■ingeraden Anzahl abgetasteter 1-Bits den Stufen (24—2°) von niederem R?.ng unmittelbar und bei einer geraden Anzahl abgetasteter 1-Bits, diese Stufe (25) überspringend, vorausgeht, während der r, Inhalt der Stufen des Ausgabe-Schieberegisterabschnittes (10-2) von höherem Rang als der das Markierbit (2M =■■ 1) aufnehmenden Stufe (25 oder 26) in der Ausgabe unterdrückt wird.
- 2. Schaltung nach dem Anspruch 1, dadurch w gekennzeichnet, daß die Setz- und Löschausgangsklemme (QOOOO, QOlOO; QOOOl, QOlOl; Q0002, Q0102; Q0003, Q0103; Q0004, Q0104) der aufeinanderfolgenden Stufen (2°—24) des Pufferregisters (10-1) von niederem Rang an einem Ge- 4-, neratorteil (11-2) angeschlossen sind, der in Abhängigkeit von der geraden bzw. ungeraden Anzahl abgetasteter I-Bits ein Schaltsignal an eines von zwei Verknüpfungsgliedern (0311A" und 0312XJ heranbringt, die an den '·(> Löschausgangskiemmen (Q 0106, Q0107 bzw. Q0105, Q0106, Q0107) der Stufen (26, 27 bzw. 25—27)des Pufferregisters (10-1) von höherem Rang liegen, und daß von dem einen bzw. anderen Verknüpfungsglied (031XX bzw. 0312A-; die Verbin- r, dung zwischen den Setzausgangsklemmen (Q 0006, Q 0007 bzw. Q 0005, Q 0006, Q 0007) der Stufen (2<\ 2' bzw. 25-27) des Pufferregisters (10-1) von höherem Rang und den entsprechenden Stufen (26, V bzw. 2ä—V) des Ausgabe-Schieberegisterab- ω schnittes (10-2) unterbrechbar ist und statt dessen das Schaltsignal als Markierbit (2M = I) zu der Stufe (26 bzw. 25) des Ausgabe-Schieberegisterabschnittes (10-2), die den Stufen (24—2°) von niederem Rang unter Überspringen der unmittelbar vorausgehen- fii den Stufe (2S) bzw. unmittelbar vorausgeht, und als Setzsignal zur zusätzlichen Stufe (2s; des Pufferregisters (10-1) hindurchleitbar ist.
- 3, Schaltung zur Umwandlung von Wörtern mit einer für Übertragungszwecke aus einer entfernten Station zu einer Rechenanlage reduzierten Anzahl Bits in Wörter mit einer vorgegebenen Anzahl Bits mit einem Serien-Parallel-Umsetzer, der die umzuwandelnden Wörter einzeln und bitseriell aus einem Gerät über die Stufe eines Eingabe-Schieberegisterabschnittes von höchstem Rang empfängt, von dem aus das einzelne Wort im Zusammenwirken mit einem weiteren Schieberegisterabschnitt bis zu dessen Stufe von niederstem Rang hindurchgeschoben wird, und mit einem am weiteren Schieberegisterabschnitt parallel angeschlossenen Puffert egister, von dem die Wörter mit der vorgegebenen Anzahl Bits einzeln und bitparallel in die Rechenanlage weiterbefördert werden, dadurch gekennzeichnet, daß von einem Datenzeichen-Generator (18-1) einige aufeinanderfolgende Stufen (24—2°) des weiteren Schieberegisterabschnittes (17-2) von niederem Rang auf das Vorhandensein einer geraden oder ungeraden Anzahl von 1-Bits und eine zusätzliche Stufe (2S) des weiteren Schieberegisterabschnittes (17-2), die der Stufe (2°) von niederstem Rang in Richtung der bitseriellen Eingabe vorgeschaltet ist, auf das Vorhandensein eines 0-Kürzungsbit abtaster sind und entsprechend dieser Abtastung sowohl der Inhalt der aufeinanderfolgenden Stufen (24—2°) des weiteren Schieberegisterabschnittes (17-2) von niederem Rang in die Stufen (24—2°) des Pufferregisters (17-3) von gleichem Rang als auch O-Bits in die Stufen (27, 26) des Pufferregisters (17-3) von höherem Rang, sowie ein Markierbit (2W = 1) für das nachfolgend empfangene Wort in eine höhrerrangige Stufe (24, 23) unter den aufeinanderfolgenden Stufen (24—2°) des Eingabe-Schieberegisterabschnittes (17-1) von niederem Rang einspeisbar sind, und daß bei der Abtastung einer ungeraden Arvahl von 1-Bits durch den Datenzeichen-Generator (18-1) in eine Stufe (25) des Pufferregisters (17-3) zwischen den Stufen von niederem Rang (24—2°) und den Stufen (27, 26) von höherem Rang ein O-Bit und bei der Abtastung einer geraden Anzahl von 1-Bits der Inhalt der Stufe (25) des weiteren Schieberegisterabschnittes (17-2) von gleichem Rang einspeisbar ist.
- 4. Schaltung nach dem Anspruch 3, dadurch gekennzeichnet, daß die Setz- und Löschausgangsklemmen (51000, 51100; 51001, 51101; 51002, 51102; 51003, 51103; 51004, 51104) der aufeinanderfolgenden Stufen (2°—24) des weiteren Schieberegisterabschnittes (17-2) von niederem Rang an einem Generatorteil (18-2) angeschlossen sind, der in Abhängigkeit von der geraden bzw. ungeraden Anzahl abgetasteter 1-Bits ein Schaltsignal an eines von zwei Verknüpfungsgliedern (C002X oder C003.Y; heranbringt, denen der Kürzungsbit (25 = 0) aus der zusätzlichen Stufe (2S) des weiteren Schieberegisterabschnittes (17-2) zuführbar ist, daß von dem Ausgangssignal des einen oder anderen Verknüpfungsgliedes (C0Q2X oder C003A"; die Stufen (27 und 26) des Pufferregisters (17-3) von höherem Rang in den O-Zustand und eine höherrangige Stufe (24 oder 2]) des Eingabe-Schieberegisterabschnittes (17-1) unter den aufeinanderfolgenden Stufen (24 —2°) von niederem Rang in den 1-Zustand einstellbar sind, und daß auf die Stufe (25) des Pufferregiiters (17-3) zwischen den aufeinanderfolgenden Stufen (24-2°) von niederem Rang und denStufen (2?, 26) von höherem Rang vom Ausgangssignal des einen Verknüpfungsgliedes (CWSX) eier O-ZuGtand und in Abwesenheit dieses Ausgangssignals der Zustand der Stufe (25) des weiteren Schieberegisterabschnittes (17-2) vom gleichen Rang übertragbar ist.II)Die Erfindung betrifft eine Schaltung zur Umwandlung von Wörtern mit einer vorgegebenen Anzahl Bits in Wörter mit einer reduzierten Anzahl Bits für Übertragungszwecke aus einer Rechenanlage zu einer n entfernten Station mit einem Parallel-Serien-Umsetzer, der die umzuwandelnden Wörter einzeln und bitparallel aus der Rechenanlage in einem Pufferregister aufnimmt und an einen parallel angeschlossenen Ausgabe-Schieberegisterabschnitt weitergibt, der nach einer Aufnahme eines Markierbit in eine dem Bit von höchstem Rang vorgesetzte Stufe im Zusammenwirken mit einem weiteren Schieberegisterabschnitt die Wörter bitseriell über seine niederste Stufe hinausschiebt, sowie eine Schaltung zur Umwandlung von Wörtern mit einer für Übertragungszwecke aus einer entfernten Station zu einer Rechenanlage reduzierten Anzahl Bits in Wörter mit einer vorgegebenen Anzahl Bits mit einem Serien-Parallel-Umsetzer, der die umzuwandelnden Wörter einzeln und bitseriell aus einem Gerät über die ω Stufe eines Eingabe-Schieberegisterabschnittes vor· höchstem Rang empfängt, von dem aus das einzelne Wort im Zusammenwirken mit einem weiteren Schieberegisterabschnitt bis zu dessen Stufe von niederstem Rang hindurchgeschoben wird, und mit einem am weiteren Schieberegisterabschnitt parallel angeschlossenen Pufferregister, von dem die Wörter mit der vorgegebenen Anzahl Bits einzeln und bitparallel in die Recher anlage weiterbefördert werden.Aus der deutschen Auslegeschrift 14 99 254 ist ein Matrixelement zur Ausgabe von Wörtern mit acht Bits aus einem Rechenautomaten bekannt, in dem diese bitparallel von einem Pufferregister aufgenommen und in die bitserielle Form überführt werden, die dann auf eine Übertragungsleitung zu eine;n peripheren Gerät gelegt wird Für diese Umwandlung werden zwei Register benötigt, die von einem Taktgeber gesteuert werden, der von einem aus dem aufnahmebereiten peripheren Gerät herankommenden Signal eingeschaltet wird und ein Taktsignal in der Phase 1 an das eine Register jnd ein Taktsignal in der Phase 2 ans andere Register abgibt. Vom ersten Taktsignal wird das Wort, nachdem es zuvor von einem gesonderten Signal bitparallel aus dem Pufferregister in das erste Register übertragen war, während der Phase 2 bitparallel in das 5> andere Register weiterbefördert. Mit dem nächsten Taktsignal, das in der Phase I erscheint, erfolgt jedoch eine bitparallele Rückübertragung des gesamten Wortes in das erste Register unter einer gleichzeitigen Verschiebung aller Bits um eine Stufe in Richtung auf eo diejenige Stufe des ersten Registers, aus der das Wort bitseriell in die Übertragungsleitung austritt, fm ersten Register ist außer den acht Stufen, die unter Mitwirkung des gesonderten Signals mit dem aus dem Pufferregister herankommenden Wort besetzt werden, eine neunte Stufe zur Aufnahme eiues Markierbit vorgesehen, das zugleich mit dem Wort aus dem Pufferregister eingelassen wird. Dieses Markierbit läuft unter der Steuerung der beiden sich abwechselnden Taktsignale, in Richtung der Übertragungsleitung gesehen, unmittelbar hinter dem letzten Bit des Wortes her, bis es die vorletzte Stufe des anderen Registers zur letzten Stufe des ersten Registers hin verläßt. Wenn es hierbei wahrgenommen wird, wird der Taktgeber abgeschaltet, damit es im ersten Register zurückbleibt, also im Gegensatz zum letzten Bit des Wortes nicht mehr auf die Übertragungsleitung gelangt.Zu dem soweit erläuterten Matrixelement für die Ausgabe ist in ähnlicher Weise ein Matrixelement für die Eingabe aufgebaut, bei dem jedoch auf die Anwendung einer zusätzlichen Registerstufe zur Aufnahme des Markierbit verzichtet ist Das Einschaltsignal für den Taktgeber wird hier in einer passenden zeitlichen Beziehung zum ersten Bit des auf die Übertragungsleitung bitseriell zu bringenden Wortes vom peripheren Gerät gesendet. Das Markierbit wird selbsttätig beim Löschen der Register in diejenige Stufe des Registers eingesetzt, die der Siüie vorausgeht, in die das erste Bit aus der Übertragungsleitung eintritt. Dem ersten Bit gehen zusätzlich synchronisierende Zeichen voraus, mit denen das Markierbit durch die beiden Register hindurchgeschoben wird, damit es von der letzten Stufe des anderen Registers aus das Matrixelement für das ankommende Wort empfangsbereh machen kann. Da zwischen zwei aufeinanderfolgenden Wörtern die synchronisierenden Zeichen fehlen, wird das Markierbit nach dem ersten Wort erneut in die Stufe des Registers eingebracht, die der Stufe vorausgeht, an der das erste Bit des nächsten Wortes aus der Übertragungsleitung austritt, damit das Matrixelement empfangsbereit gehalten wird.Bei einer bitseriellen Übertragung von aus acht Bits zusammengesetzten Wörtern wird durch Folgen gleicher Bits, z. B. von Nullen, wenn sie in mehreren aufeinanderfolgenden Wörtern an denselben Bitpositionen wiederholt auftreten, viel Übertragungsr.eit in Anspruch genommen.Bei einem Verfahren zum Vergrößern der je Zeiteinheit zu übertragenden Informationsrnenge nach der deutschen Offenlegungsschrift 23 35 106 ist bereits eine Lösung dieses Problems gegeben, falls zwei oder mehrere hintereinander zu übertragend? Wörter aus acht Bits denselben Informationsgehalt aufweisen. Allen nacheinander in einen Codierer eintretenden Wörtern wird ein Markierungsbit vorangestellt, das ein 1-Bit ist, wenn sich der Informationsgehalt zweier aufeinanderfolgender Wörter unterscheidet, und durch ein O-Bit wiedergegeben wird, wenn in allen Bitpositionen zweier aufeinanderfolgender Wörter dieselben Informationen untergebracht sind. Die Wörter aus nunmehr neun Bits werden nacheinander einem Pufferteil zugeführt, der 120 parallel geschaltete Schieberegister enthält, die je ein Wort aufnehmen. Nach der Füllung aller Schieberegister tastet ein Kanalwähler die eine das jeweilige Markierungsbit enthaltende Endstufe der Schieberegister ab und greift in Abhängigkeit davon, ob das Markierungsbit ein I- oder O-Bit ist, entweder alle neun Bits des betreffenden Wortes oder nur das eine Markicrung^bit ab, das das sich wiederholende Wort als redundante Information angibt, und legt das abgegriffene Wort bzw. das einzelne Markierungsbit der Reihe nach auf eine Übertragungsleitung. Auf diese Weise werden sich wiederholende Wörter aus acht Bits durch ein einziges Markierungsbit ersetzt, und die Übertragungszeit von sieben Bils wird eingespart.
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US3008127A (en) * | 1959-06-03 | 1961-11-07 | Honeywell Regulator Co | Information handling apparatus |
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