DE2520990B2

DE2520990B2 - Schaltung zur Umwandlung von Wörtern mit einer vorgegebenen Anzahl Bits in Wörter mit einer reduzierten Anzahl Bits bzw. umgekehrt für Übertragungszwecke

Info

Publication number: DE2520990B2
Application number: DE2520990A
Authority: DE
Inventors: Steven James Bellevue Nebr. Schippers (V.St.A.)
Original assignee: Sperry Corp
Current assignee: Sperry Corp
Priority date: 1974-05-13
Filing date: 1975-05-12
Publication date: 1981-02-12
Also published as: FR2271721B1; US4152582A; NL7505617A; SE7505485L; IT1031310B; FR2271721A1; DE2520990A1; DE2520990C3; US4038652A; CH607473A5; GB1513401A; JPS5115915A

Description

Die Erfindung betrifft eine Schaltung zur Umwandlung von Wörtern mit einer vorgegebenen Anzahl Bits in Wörter mit einer reduzierten Anzahl Bits für Übertragungszwecke aus einer Rechenanlage zu einer entfernten Station mit einem Parallel-Serien-Umsetzer, der die umzuwandelnden Wörter einzeln und bitparallel aus der Rechenanlage in einem Pufferregister aufnimmt und an einen parallel angeschlossenen Ausgabe-Schieberegisterabschnitt weitergibt, der nach einer Aufnahme eines Markierbit in eine dem Bit von höchstem Rang vorgesetzte Stufe im Zusammenwirken mit einem weiteren Schieberegisterabschnitt die Wörter bitseriell über seine niederste Stufe hinausschiebt, sowie eine Schaltung zur Umwandlung von Wörtern mit einer für Übertragungszwecke aus einer entfernten Station zu einer Rechenanlage reduzierten Anzahl Bits in Wörter mit einer vorgegebenen Anzahl Bits mit einem Serien-Parallel-Umsetzer, der die umzuwandelnden Wörter einzeln und bitseriell aus einem Gerät über die Stufe eines Eingabe-Schieberegisterabschnittes von höchstem Rang empfängt, von dem aus das einzelne Wort im Zusammenwirken mit einem weiteren Schieberegisterabschnitt bis zu dessen Stufe von niederstem Rang hindurchgeschoben wird, und mit einem am weiteren Schieberegisterabschnitt parallel angeschlossenen Puff «register, von dem die Wörter mit der vorgegebenen Anzahl Bits einzeln und bitparallel in die Rechenanlage weiterbefördert werden.

Aus der deutschen Auslegeschrift Nr. 14 99 254 ist ein Matrixelement zur Ausgabe von Wörtern mit acht Bits aus einem Rechenautomaten bekannt, in dem diese bitparailel von einem Pufferregister aufgenommen und in die bitserielle Form überführt werden, die dann auf eine Übertragungsleitung zu einem peripheren Gerät gelegt wird. Für diese Umwandlung werden zwei Register benötigt, die von einem Taktgeber gesteuert werden, der von einem aus dem aufnahmebereiten peripheren Gerät herankommenden Signal eingeschaltet wird und ein Taktsignal in der Phase 1 an das eine Register und ein Taktsignal in der Phase 2 ans andere Register abgibt Vom ersten Taktsignal wird das Wort, nachdem es zuvor von einem gesonderten Signal bitparallel aus dem Pufferregister in das erste Register übertragen war, während der Phase 2 bitparallel in das andere Register weiterbefördert Mit dem nächsten Taktsignal, das in der Phase 1 erscheint erfolgt jedoch eine bitparallele Rückübertragung des gesamten Wortes in das erste Register unter einer gleichzeitigen Verschiebung aller Bits um eine Stufe in Richtung auf diejenige Stufe des ersten Registers, aus der das Wort bitseriell in die Übertragungsleitung austritt. Im ersten Register ist außer den acht Stufen, die unter Mitwirkung des gesonderten Signals mit dem aus dem Pufferregister . herankommenden Wort besetzt werden, eine neunte Stufe zur Aufnahme eines Markierbit vorgesehen, das zugleich mil dem Wort aus dem Pufferregister eingelassen -.Vir4 Diesis Markierbit läuft unter der Steuerung der beiden sich abwechselnden Taktsignal, in Richtung der Übertragungsleitung gesehen, unmittelbar hinter dem letzten Bit des Wortes her, bis es die vorletzte Stufe des anderen Registers zur letzten Stufe des ersten Registers hin verläßt Wenn es hierbei wahrgenommen wird, wird der Taktgeber abgeschaltet damit es im ersten Register zurückbleibt, also im Gegensatz zum letzten Bit des Wortes nicht mehr auf die Übertragungsleitung gelangt

ίο Zu dem soweit erläuterten Matrixelement für die Ausgabe ist in ähnlicher Weise ein Matrixelement für die Eingabe aufgebaut bei dem jedoch auf die Anwendung einer zusätzlichen Registerstufe zur Aufnahme des Markierbit verzichtet ist Das Einschaltsignal für den Taktgeber wird hier in einer passenden zeitlichen Beziehung zum ersten Bit des auf die Übertragungsleitung bitseriell zu bringenden Wortes vom peripheren Gerät gesendet Das Markierbit wird selbsttätig beim Löschen der Register in diejenige Stufe des Registers eingesetzt die der Stufe vorausgeht in die das erste Bit aus der Übertragungsleitung eintritt Dem ersten Bit gehen zusätzlich synchronisierende Zeichen voraus, mit denen das Markierbit durch die beiden Register hindurchgeschoben wird, damit es von der letzten Stufe des anderen Registers aus das Matrixelement für das ankommende Wort empfangsbereit machen kann. Da zwischen zwei aufeinanderfolgenden Wörtern die synchronisierenden Zeichen fehlen, wird das Markierbit nach dem ersten Wort erneut in die Stufe des Registers eingebracht, die der Stufe vorausgeht an der das erste Bit des nächsten Wortes aus der

Übertragungsleitung austritt damit das Matrixelement

empfangsbereit gehalten wird.

Bei einer bitseriellen Übertragung von aus acht Bits

zusammengesetzten Wörtern wird durch Folgen gleicher Bits, z.B. von Nullen, wenn sie in mehreren aufeinanderfolgenden Wörtern an denselben Bitpositionen wiederholt auftreten, viel Übertragungszeit in Anspruch genommen.

Bei einem Verfahren zum Vergrößern der je Zeiteinheit zu übertragenden Informationsmenge nach der deutschen Offenlegungsschrift Nr. 23 35 106 ist bereits eine Lösung dieses Problems gegeben, falls zwei oder mehrere hintereinander zu übertragende Wörter aus acht Bits denselben Informationsgehalt aufweisen. Allen nacheinander in einen Codierer eintretenden Wörtern wird ein Markierungsbit vorangestellt, das ein 1-Bit ist wenn sich der Informationsgehalt zweier aufeinanderfolgender Wörter unterscheidet und durch

so ein O-Bit wiedergegeben wird, wenn in allen Bitpositionen zweier aufeinanderfolgender Wörter dieselben Informationen untergebracht sind. Die Wörter aus nunmehr neun Bits werden nacheinander einem Pufferteil zugeführt der 120 parallel geschaltete Schieberegister enthält die je ein Wort aufnehmen. Nach der Füllung aller Schieberegister tastet ein Kanalwähler die eine das jeweilige Markierungsbit enthaltende Endstufe der Schieberegister ab und greift in Abhängigkeit davon, ob das Markierungsbit ein 1- oder O-Bit ist, entweder alle neun Bits des betreffenden Wortes oder nur das eine Markierungsbit ab, das das sich wiederholende Wort als redundante Information angiL:, und legt das abgegriffene Wort bzw. das einzelne Markierungsbit der Reihe nach auf eine Übertragungs leitung. Auf diese Weise werden sich wiederholende Wörter aus acht Bits durch ein einziges Markierungsbit ersetzt, und die Übertragungszeit von sieben Bits wird eingespart.

Der Erfindung liegt somit die Aufgabe zugrunde, eine das Prinzip der Abtastung von Schieberegisterstufen ausnutzende Schaltung anzugeben, von der zwecks Einsparung an Übertragungszeit Wörter mit unterschiedlichem Informationsgehalt, abschnittsweise durch abgekürzte Informationen ersetzt, bitseriell übertragbar und aus der bzw. in die volle bitparallele Form umwandelbar sind.

Diese Aufgabe wird erfindungsgemäß im Falle der Übertragung zur entfernten Station dadurch gelöst, daß to von einem Markier-ZKürzungsbit-Generatcr einige aufeinanderfolgende Stufen des Pufferregisters von niederem Rang auf das Vorhandensein einer ungeraden oder geraden Anzahl von 1-Bits und einige Stufen des Pufferregisters von höherem Rang auf das alleinige Vorhandensein von O-Bits abtastbar sind und ein von dieser Abtastung abhängiges Kürzungsbit erzeugbar und in eine zusätzliche Stufe des Pufferregisters eingebbar ist, die der Stufe von niederstem Rang in Richtung der bitseriellen Ausgabe vorgeschaltet ist, sowie das Markierbit in die Stufe des Ausgabe-Schieberegisterabschnittes einführbar ist, die bei einer ungeraden Anzahl abgetasteter 1-Bits den Stufen von niederem Rang unmittelbar und bei einer geraden Anzahl abgetasteter 1-Bits, diese Stufe überspringend, vorausgeht, während der Inhalt der Stufen des Ausgabe-Schieberegisterabschnittes von höherem Rang als der das Markierbit aufnehmenden Stufe in der Ausgabe unterdrückt wird.

Diese Aufgabe wird erfindungsgemäß im Falle der Übertragung aus einer entfernten Station dadurch gelöst, daß von einem Datenzeichen-Generator einige aufeinanderfolgende Stufen des weiteren Schieberegisterabschnittes von niederem Rang auf das Vorhandensein einer geraden oder ungeraden Anzahl von 1-Bits und eine zusätzliche Stufe des weiteren Schieberegisterabschnittes, die der Stufe von niederstem Rang in Richtung der bitseriellen Eingabe vorgeschaltet ist, auf das Vorhandensein eines O-Kürzungsbit abtastbar sind und entsprechend dieser Abtastung sowohl der Inhalt der aufeinanderfolgenden Stufen des weiteren Schieberegisterabschnittes von niederem Rang in die Stufen des Pufferregisters von gleichem Rang als auch O-Bits in die Stufen des Pufferregisters von höherem Rang, sowie ein Markierbit für das nachfolgend empfangene Wort in eine höherrangige Stufe unter den aufeinanderfolgenden Stufen des Eingabe-Schieberegisterabschnittes von niederem Rang einspeisbar sind, und daß bei der Abtastung einer ungeraden Anzahl von 1 -Bits durch den Datenzeichen-Generator in eine Stufe des Pufferregisters zwischen den Stufen von niederem Rang und den Stufen von höherem Rang ein O-Bit und bei der Abtastung einer geraden Anzahl von 1-Bits der Inhalt der Stufe des weiteren Schieberegisterabschnittes von gleichem Rang einspeisbar ist.

Bei der Übertragung wird also ein veränderbares Zeichenformat angewendet, damit die am häufigsten benutzten Zeichen in einem gekürzten Zeichenformat Qbertragen werden und somit die gesamte Übertragungszeit eines Nachrichtenblockes möglichst gering eo gehalten wird. Das feststehende Zeichenformat, das von den Rechenanlagen an den entfernten Stationen und an der Zentralstation eines datenverarbeitenden Systems ausgewertet wird, wird daher an der Übertragungsstation für die Übermittlung auf der Nachrichtenleitung in es ein Zeichenformat mit einer anderen Anzahl Bits konvertiert und an der Empfangsstation in das ursprüngliche Format rflckkonvertiert Bei der veranschaulichten bevorzugten Ausführungsform wird das bisherige Zeichenformat mit acht Bits in zwei kurze Zeichenlängen mit sechs und fünf Bits konvertiert, denen ein zusätzliches »Kürzungsbit« 2^S vorausgeht Die Länge der zu übertragenden kürzeren Zeichen wird durch eine Prüfung des feststehenden Zeichens von seinem bedeutsamsten Bit 2⁷ bis zu seinem Bit 2° von geringster Bedeutung festgelegt, das von der sendenden Rechenanlage her empfangen wird. Falls die Bits 2⁴ bis 2° eine ungerade Zahl 1-Bits und die Bits 2⁷ bis 2⁵ O-Bits enthalten, wenden nur die Bits 2* bis 2° als Zeichen aus 5 Bits mit dem Kürzungsbit übertragen, das ein O-Bit ist. Wenn dagegen die Bits 2* bis 2° eine gerade Anzahl 1-Bits aufweisen und die Bits 2⁷ und 2⁶ O-Bits sind, werden nur die Bits 2^S bis 2° als Zeichen aus 6 Bits mit dem Kürzungsbit gesendet, das ein O-Bit ist In allen anderen Fällen werden aiie Bits 2⁷ bis 2° ais Zeichen aus 8 Bits übermittelt, wobei das Kürzungsbit 2^S ein 1 -Bit ist. Die an der Empfangsstation eingehenden Daten werden geprüft und zu dem Zeichenformat mit acht Bits rekonstruiert Falls also das Kürzungsbit 2⁵ ein O-Bit ist und die Bits 2* bis 2° eine ungerade Anzahl 1-Bits aufweisen, werden die Bits 2⁷ bis 2⁵ zu O-Bits gemacht, und das rekonstruierte Zeichen mit acht Bits wird zur empfangenden Rechenanlage befördert, nachdem das Kürzungsbit 2^S beseitigt ist In dem Falle, daß das Kürzungsbit ein O-Bit ist und die Bits 2* bis 2° eine gerade Anzahl 1-Bits aufweisen, werden die Bits 2⁷ und 2⁶ zu O-Bits gemacht, so daß nunmehr ein Zeichen aus 8 Bits zur empfangenden Rechenanlage weitergegeben wird. Wenn jedoch das Kürzungsbit ein 1-Bit ist, laufen alle acht Bits 2⁷ bis 2° zur empfangenden Rechenanlage hindurch.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher erläutert Es zeigt

F i g. 1 ein allgemeines Blockschaltbild des bisherigen datenverarbeitenden Systems, in dem die Erfindung anwendbar ist,

F i g. 2 den Modul am Ende einer Nachrichten-Übertragungsleitung, der aus dem System der F i g. 1 herausgezeichnet ist,

F i g. 3 das bisherige, zur Übertragung von Datenzeichen in dem System der F i g. 1 benutzte Zeichenformat mit einer feststehenden Anzahl von Bits,

Fig.4 andere Zeichenformate, die das der Fig.3 ersetzen,

F i g. 5 Wortformate für die Informationsübertragung zwischen Rechenanlagen und den Steuerungen der Moduln,

Fig.6 den bisherigen Nachrichtenblock für die Informations-Übertragung im System der F i g. 1,

F i g. 7 die vom Format des äußeren Funktionswortes der F i g. 5b bislang benutzte Kodierung,

F i g. 8a bis Bd und 9a bis 9f Fhißbllder für die an den Endgeraten der Fig.2 erfolgende Ausgabe bzw. Eingabe,

F i g. 10a bis 10c logische Schaltbilder des Pufferregisters, sowie des Ausgabe- und weiteren Schieberegisterabschnittes, die zum Ausgang des Endgerltes gehören,

Fig. 11 das logische Schaltbild des Markier-/Kürzungsbit-Generators,

F i g. 12» und 12b die Abgabe-SteUerschaltung, die die Arbeitsweise der Geräte der F i g. 10 und 11 steuert,

Fig. 13 zeitliche Auftragungen zur Veranschaulichung der in der Schaltung der Fig. 12 benutzten Ausgabefolge,

F i g. 14a bis 14c Formate von Datenzeichen bei der

Konvertierung und Serienbildung,

Fig. 15 und 16a bis 16c das bisherige feststehende Format eines Zeichens bzw. andere Formate der Datenzeichen, die im Ausgabe-Schieberegisterabschnitt angewendet werden,

Fig. 17a bis 17d logische Schaltbilder des Eingabe- und weiteren Schieberegisterabschnittes, sowie des Pufferregisters, die zum Eingang des Endgerätes gehören,

F i g. 18 das logische Schaltbild des Datenzeichen-Generators,

F i g. 19a und 19b die Eingabe-Steuerschaltung, die die Arbeitsweise der Geräte der F i g. 17 und 18 steuert,

F i g. 20 zeitliche Auftragungen zur Veranschaulichung der in der Schaltung der Fig. 19 für die unterschiedlichen Formate benutzten Empfangsfolge und

Fig.21a bis 21c das Format der vom Ausgang des Endgerätes her bitseriell als Bitgruppen in Reihe empfangenen Datenzeichen.

In der F i g. 1 ist ein Blockschaltbild eines datenverarbeitenden Systems dargestellt, in dem eine entfernte Rechenanlage 36 an einer Station 12 mit einer zentralen Rechenanlage 16 an einer Zentralstation 10 durch Übertragungsleitungen 14, 15 verbunden ist, wie z. B. auch aus der US-Patentschrift 35 28 060 von D. G. Streif hervorgeht In den Übertragungsleitungen 14, 15 können bis zu 50 000 Bits/sec synchron zwischen der zentralen und entfernten Rechenanlage 10,12 direkt im zweifachen Duplexverkehr übermittelt werden. Im einzelnen werden die Zeichen aus mehreren Bit bitparallel und der Reihe nach zwischen der zentralen Rechenanlage 16, einer Modul-Steuerung 18 und einem Modul 20, zur Nachrichtenübertragung, sowie zwischen der entfernten Rechenanlage 36, einer weiteren Modul-Steuerung 38 und einem weiteren Modul 40 zur Nachrichtenübertragung übertragen, während die Zeichenübermittlung zwischen den beiden Moduln 20 und 40 seriell hinsichtlich der Zeichen und Bits vorgenommen wird. Wie an sich bekannt ist, werden bis zu 16 Moduln, zu denen je zwei Sätze 1 und 2 mit einem Ein- und Ausgang gehören, von einer einzigen Modul-Steuerung im Multiplexbetrieb geschaltet, so daß eine Übertragung über bis zu 64 Übertragungsleitungen möglich ist

Innerhalb dieses Blockschaltbildes der F i g. 1 sind die Schaltungen des Moduls 20, des Ausganges 21, des Einganges 23, sowie des Moduls 40 und seines Ausganges 41 und Einganges 43 an den beiden Stationen 10 und 12 angegeben.

Die Modul-Steuerung 18 ist ein Gerät am Leitungsende für den zweifachen Duplexverkehr und stellt ein direktes Übertragungsglied zwischen der zentralen Rechenanlage 16 und den Übertragungsleitungen 14,15 dar, zu denen die Informationen ferner fiber den Modul 20, ein Zwischenglied 22 und einen Datensatz 24 gelangen, der eine Frequenz aussendet, die als Funktion eines eingegebenen Bit auf den Übertragungsleitungen 14 mit Morsezeichen und Abständen moduliert ist Zur Übermittlung in den Übertragungsleitungen 14 werden die acht Bits 2⁷—2° des in den Rechenanlagen benutzten Zeichenformates im Modul 20 in ein anderes Zeichenformat konvertiert, und im Modul 40 wird das ursprüngliche Zeichenformat rekonstruiert, damit es der entfernten Rechenanlage 36 zur Verfügung steht.

In der F i g. 2 ist ein ausführliches Blockschaltbild der wesentlichen Abschnitte des Moduls 20 einschließlich des Ausganges 21, der die Funktion eines Serienbildners übernimmt, und des Einganges 23 wiedergegeben, der von seiner Funktion her ein Serien-Parallel-Umordner ist. Der Ausgang 21 empfängt die Daten aus der zentralen Rechenanlage 16 und der Modul-Steuerung 18 in Form des in der F i g. 3 veranschaulichten, feststehenden Zeichenformates, das eine Bitzusammenstellung aus acht Bits 2⁷ bis 2° enthält. Da andere Bits als Datenbits, z. B. Steuerbits, Paritätsbits bedeutungslos sind, seien sie weiterhin im allgemeinen vernachlässigt; daher wird in

ίο der nachfolgenden Beschreibung außer auf die Datenbits im allgemeinen nur noch auf ein Kürzungsbit, sowie das an sich bekannte Markierbit Bezug genommen. Die aus der Rechenanlage 16 hintereinander empfangenen Datenbits 2⁷ bis 2° treten parallel in ein Pufferregister

is i0-i ein und werden dann parallel an ein Ausgabe-Schieberegister 10-2 weitergegeben, von dem aus sie unter der Mitwirkung von zwei aufeinanderfolgenden Taktpulsen um eine Bitposition abwärts verschoben, in ein weiteres Schieberegister 10-3 eingelassen und vom letzteren hintereinander zum Zwischenglied 22 hin abgegeben werden. Diese Folge wird von einer Ausgabe-Steuerschaltung 56 herbeigeführt.

Der Eingang 23 übernimmt die umgekehrte Funktion; er empfängt also die acht Datenbits 2⁷ bis 2° aus dem Zwischenglied 22 hintereiander in einem Eingabe-Schieberegister 17-1, wobei das erste Datenbit 2° des Zeichens in die höchste Stufe beim Taktpuls Φ₂ eingelassen wird und dann in ein weiteres Schieberegister 17-2 beim nachfolgenden Taktpuls Φ\ gelangt und beim nächsten Taktpuls Φ2 in die nächstniedrigere Stufe des Eingabe-Schieberegisters 17-1 verschoben wird, während gleichzeitig das nachfolgende Bit 2¹ in die höchste Stufe des Eingabe-Schieberegisters 17-1 eintritt Dieses Verfahren läuft in dieser Weise weiter, bis alle Datenbits 2^r bis 2° in das weitere Schieberegister 17-2 eingeführt sind; in diesem Zeitpunkt werden die Bits 2⁷ bis 2° parallel in ein Pufferregister 17-3 gebracht von dem aus sie als Zeichen zur Modul-Steuerung 18 gelangen. Diese Eingabefolge wird von einer Eingabe-Steuerschaltung 57 bewirkt.

Gegenüber dem bekannten Stand der Technik unterscheiden sich die Moduln 20 und 40 durch zusätzliche Schaltungen in den Ausgängen 21 und 41 und Eingängen 23 und 43; die Ausgänge 21 und 41 konvertieren nämlich das feste Zeichenformat an der Sendestation zwecks Übermittlung auf den Übertragungsleitungen zur Empfangsstation in ein anderes Zeichenformat, das an der letzteren von den Eingängen 43 und 23 in das ursprüngliche, feste Zeichenformat rückkonvertiert wird.

In den Fig.4a, 4b und 4c sind drei andere Zeichenformate wiedergegeben, die in der bevorzugten Ausfuhrungsform der Erfindung benutzt werden; zu ihnen gehört das ursprüngliche Zeichenformat der Fig.3, das durch ein Kürzungsbit erweitert ist; ferner zählen zu ihnen Zeichen mit einer auf 6 bzw. 5 Bits gekürzten Länge, denen ebenfalls das Kürzungsbit 2^S vorausgeht Der Ausgang 21 bzw. 41 prüft die von der sendenden Rechenanlage ausgegebenen Bits 2⁷ bis 2° des Zeichens nach der F i g. 3: Falls die Bits 2* bis 2° eine ungerade Anzahl von 1-Bits aufweisen und die Bits 2⁷,2^s und 2⁵ O-Bits sind, werden allein die Bits 2* bis 2° zum Zwischenglied 22 und das Kürzungsbit 2^S als O-Bit übertragen (F i g. 4a). Wenn jedoch die Bits 2* bis 2° eine

gerade Anzahl 1-Bits enthalten und die Bits 2⁷ und 2° O-Bits sind, werden nur die Datenbits 2⁵ bis 2° als Zeichen aus 6 Bits und das Kürzungsbit 2⁵ als O-Bit übermittelt (F i g. 4b} Alle anderen Zusammenstellungen der Daten-

bits 2⁷ bis 2° werden mit dem Kürzungsbit 2^s als 1-Bit, also in Form einer Zusammenstellung aus 9 Bits übertragen (F i g. 4c). Die an der Empfangsstation vom Eingang 43 bzw. 23 angenommenen Daten werden in das ursprüngliche Zeichenformat mit acht Bits rückkonvertiert, das von der empfangenden Rechenanlage ausgewertet wird. Wenn das Kürzungsbit 2^S ein O-Bit ist und die Datenbits 2⁴ bis 2° eine ungerade Anzahl 1-Bits aufweisen, werden die Bits 2⁷ bis 2⁵ zu O-Bits gemacht, und das somit rekonstruierte Zeichen aus 8 Bits gelangt zur Rechenanlage, während das Kürzungsbit 2⁵ vor dieser letzten Übertragung unterdrückt wird. Falls das Kürzungsbit ein O-Bit ist und die Bits 2" bis 2° eine gerade Anzahl 1-Bits enthalten, werden die Datenbits 2⁷ und 2⁶ zu O-Bits gemacht. Im Falle, daß das Kürzungsbit 2^S ein 1-Bit ist, treten alle Bits 2⁷ bis 2° in die empfangende Rechenanlage ein.

Die Übertragungen zwischen der zentralen Rechenanlage 16 und der Modul-Steuerung 18 erfolgen im Zeichenformat der Fig.5a bis 5c und zwischen dem Zwischenglied 22, dem Datensatz 24 und den Übertragungsleitungen 14 im Format eines Nachrichtenblockes der F i g. 6, in dem mehrere synchronisierende Zeichen, mehrere Datenzeichen und ein das Ende der Nachricht angebendes Zeichen EOT hintereinander liegen, von denen die Datenzeichen in Abhängigkeit von der jeweiligen Bitzusammenstellung in einer gekürzten Form übertragen werden.

Die Synchronisation der Bits erfolgt mit den synchronisierenden Zeichen am Anfang eines Nachrichtenblockes (F i g. 6) und wird dann während der Folge der Übertragungen ohne Start- und Stoppimpulse beibehalten. Die Daten werden mit einer Geschwindigkeit von 2 000 bis 50 000 Bits/sec, die von einem Taktgeber des Datensatzes 24 bzw. 42 festgelegt wird, derart übermittelt, daß das Bit 2° des Zeichens von niederster Bedeutung zuerst erscheint

Wenn ein bestimmtes Steuersignal gemeinsam mit einem 1-Bit in der Position 2² und mit einem O-Bit in den Bitpositionen 2¹ und 2° innerhalb des Formates des äußeren Funktionswortes (F i g. 7) auftritt, geht der Modul 20 bzw. 40 zum Suchen der synchronisierenden Zeichen über. Durch dieses Steuersignal wird gemeinsam mit einem 1-Bit in der Bitposition 2¹ und mit O-Bits in den Bitpositionen 2² und 2° die Fernfreigabefunktion ausgewählt, und schließlich wird von dem Steuersignal gemeinsam mit je einem 1-Bit in den Bitpositionen 2¹ und 2² und mit einem O-Bit in der Bitposition 2° des äußeren Funktionswortes das Suchen und die Fernfreigabefunktion eingeleitet Von der Fernfreigabe werden im Zwischenglied 22 bzw. 44 entweder die Bereitschaft des Datensatzes, die Femfreigabe selbst oder neue synchronisierende Zeichen beeinflußt

In der Schaltung der F i g. 2 dient das Pufferregister 10-1 der vorübergehenden Speicherung der parallelen Datenbits, die dann zum Serienbildner 21 bzw. 41 mit den beiden Schieberegistern 10-2 und 10-3 übertragen werden, worauf sie in bitserieller Form auf die Übertragungsleitungen 14 bzw. 15 gelegt werden.

Die grundlegende Übertragungsfolge, die durch die Fig.8a bis Sd anschaulich gemacht ist, ist eine Reihe von Ereignissen, die auftreten, wenn die sendende Rechenanlage 16 bzw. 36 über die Modul-Steuerung 18 bzw. 38 und den Modul 20 bzw. 40 Informationen an die Übertragungsfeitungen 14 bzw. 15 ausgibt, und sie ist gültig, falls das Nachrichten-Subsystem und der Datensatz 24 bzw. 42 zu arbeiten bereit sind.
1) Die sendende Rechenanlage 16 bzw. 36 leitet eine Übertragung eines äußeren Funktionswortes zum Senden der Daten ein, das mit dem Steuersignal über die Modul-Steuerung 18 bzw. 38 zum Ausgang 21 bzw. 41 gelangt.

2) Das äußere Funktionswort und das Steuersignal werden im Ausgang 21 bzw. 41 entschlüsselt.

3) Ein Aufforderungssignal zum Senden wird vom Ausgang 21 bzw. 41 an den Datensatz 24 bzw. 42 gegeben, der seinerseits ein Bereitschaftssignal

in zum Senden zurückschickt.

4) Die Modul-Steuerung 18 bzw. 38 bestimmt, welcher der acht Ausgänge 21 bzw. 41 von den bis zu 64 Ausgängen in den bis zu 16 Moduln 20 bzw. 40, die im Multiplexbetrieb mit der Modul-Steuerung 18 bzw. 38 geschaltet sind, die größte von den acht möglichen Prioritäten aufweist, und überträgt ein erstes Wahlsigna! an den Ausgang 21 bzw. 4! mit der höchsten Priorität.

5) Nach dem Empfang des ersten Wahlsignals erzeugt der Ausgang 21 bzw. 41 ein zweites Aufforderungssignal, das zur Modul-Steuerung 18 bzw. 38 gelangt.

6) Die Modul-Steuerung 18 bzw. 38 legt dann fest, welcher Ausgang 21 bzw. 41 die höchste zweite Priorität unter den acht möglichen besitzt und schickt ein zweites Wahlsignal zurück, das unter den bis zu 64 Ausgängen 21 bzw. 41 den von größtem Vorrang auswählt.

7) Nach der Auswahl dieses einen Ausganges 21 bzw. 41 bietet die Modul-Steuerung 18 bzw. 38 ein Aufforderungswort zur Ausgabe der Daten und ein von „außen vorgeschriebenes Indexwort der sendenden Rechenanlage 16 bzw. 36 an. Nach dem Empfang dieses Aufforderungswortes gibt die Rechenanlage 16 bzw. 36 über die Modul-Steuerung 18 bzw. 38 ein Anerkenntnissignal und ein Datenzeichen an den Ausgang 21 bzw. 41 zurück.

8) Nach der Annahme des Anerkenntnissignals sendet der Ausgang 21 bzw. 41 ein Eintrittssignal zum Pufferregister 10-1, das mit dem Datenzeichen beladen wird. Die beiden Aufforderungssignale, die zur Modul-Steuerung 18 bzw. 38 geleitet werden, werden dann beendet

9) Der Inhalt des Pufferregisters 10-1 wird in den Serienbildner eingelassen, damit das in ihm vorhandene Datenzeichen bitseriell zum Zwischenglied 22 bzw. 44 und weiter zu den Übertragungsleitungen 14 bzw. 15 hinausgeschoben wird. Der Ausgang 21 bzw. 41 nimmt wahr, wann die Übertragung vom Pufferregister 10-1

so zum Serienbildner stattgefunden hat, und löscht dann das Pufferregister 10-1.

10) Die Schritte 3 bis 9 werden wiederholt Da zu Anfang der Übertragung kein Datenzeichen im Serienbildner vorhanden ist findet die Übertragung zum letzteren dann unmittelbar statt Die Serienbildung wiederholt sich, bis das das Ende der Übertragung anzeigende Zeichen £O7*erscheint

11) Beim Empfang des Zeichens EOT hört die Datenforderung des Ausganges 21 bzw. 41 aus der Modul-Steuerung 18 bzw. 38 auf, bis ein weiteres äußeres Funktionswort und ein Steuersignal auftreten. Zugleich endet das Aufforderungssignal zum Senden.

Die Ausgabe-Steuerschaltung 56 (Fi g. 2) erkennt drei äußere Funktionswörter ün Format der Fig.7, deren Identifizierbits den einen gewählten Ausgang 21 bzw. 41 angeben. Ferner erzeugt sie die ersten und zweiten Aufforderungssignale, nimmt die ersten und

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zweiten Wahlsignale wahr und beendet bei der Aufnahme des Anerkenntnissignals aus der Modul-Steuerung 18 bzw. 38 die beiden Aufforderungssignale.

Signale zwischen dem Ausgang des Moduls und der Modul-Steuerung Im einzelnen gibt die Ausgabe-Steuerschaltung 56 die in der nachfolgenden Tabelle aufgezählten Signale weiter.

Bereitschaft
Steuersignal
erstes Aufforderungssignal

erstes Wahlsignal
zweites AufTorderungsign.
zweites Wahlsignal
Anerkenntnissignal

Aufforderungssignal z. Senden

Bereitschaftssignal z. Senden
Fernfreigabesignal

Taktübertragungssignal

zeigt die totale Löschung und Betriebsbereitschaft des Subsystems, erregt den Ausgang und zeigt ein äußeres Funktionswort an, Modul-Steuerung wird vom Modul zum Dienst aufgefordert. Jedem Modul wird im Multiplexbetrieb eine Priorität zugewiesen, von der Modul-Steuerung zum Ausgang des Moduls mit der höchsten Priorität,

vom Modul, der das erste Wahlsignal empfangen hat, zur Modulsteuerung,

von der Modul-Steuerung zum Ausgang des Moduls mit der höchsten zweiten Priorität, die von der Modui-Steuerang bestimmt ist, bei der Übertragung jedes Datenzeichens von der sendenden Rechenanlage zum Modul; es unterbricht die Aufforderungssignale vom Modul zur Modul-Steuerung,

unterrichtet den Datensatz, daß der Modul ein äußeres Funktionswort zum Senden der Daten empfangen hat,

der Datensatz zeigt an, daß er zur Datenübertragung bereit ist, beeinflußt das Datenbereitschaftssignal im Zwischenglied, das im Datenphone-Dienst die Aufhängefolge des Datensatzes einleitet; es wird vom Zwischenglied zur Erzeugung eines neuen synchronisierenden Signals für den Datensatz benötigt,

ein im Datensatz erzeugtes Signal zur Zeitvorgabe, das zum Ausgang gelangt

J5

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Die Ausgabe-Steuerschaltung 56 erzeugt bei jedem Taktübertragungssignal, das vom Datensatz mit einer Frequenz von einem Zyklus je Datenbit gebildet wird, zwei Zeitfestsetzungssignale, nämlich die Taktpulse Φι und Φ2. Der Ausgang arbeitet mit Geschwindigkeiten im Bereich von 2 000 bis 50 000 Bits/sec. Das Taktübertragungssignal des Datensatzes beginnt beim Empfang des Aufforderungssignals zum Senden. Von der Ausgabe-Steuerschaltung 56 werden ferner die folgenden, zusätzlichen Funktionen übernommen:

1) das Einschleusen der Datenzeichen in das Pufferregister

2) das Einschalten des Datensatzes zur Datenübertragung über die Übertragungsleitungen,

3) das Unterbrechen des ersten und zweiten Aufforderungssignals beim Empfang des das Ende der Übertragung angebenden Zeichens EOT.

Wie bereits erwähnt, empfängt das Pufferregister 10-1 die synchronisierenden Zeichen und die Datenzeichen bitparallel aus der Modul-Steuerung 18 und überträgt sie zum Serienbildner. Sobald das Pufferregister 10-1 mit den Daten gefüllt ist und der Serienbildner keine Daten enthält, überträgt ein Q-> O-Signal den Inhalt des Pufferregisters 10-1 zum Ausgabe-Schieberegister lfr-2 des Serienbildners.

Mit der Übertragung des Inhaltes aus dem Pufferregister 10-1 wird zugleich in das Ausgabe-Schieberegister 10-2 ein 1-Markierbit eingefügt Wenn das letztere aus der Bitposition 2¹ entfernt ist, ist das Datenzeichen über das Zwischenglied 22 völlig zu den Übertragungsleitungen hinausgeschoben. Der Taktpuls Φ2 der Ausgabe-Steuerschaltung 56 bewirkt die Übertragung des Inhaltes des Ausgabe-Schieberegisters 10-2 zum weiteren Schieberegister 10-3. Bei jedem Taktpuls Φι wird der Inhalt des weiteren Schieberegisters 10-3 um eine Bitposition verschoben und zu den nächstniederen

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60

65 Stellen übertragen, wobei jeweils ein Bit des Datenzeichens zum Zwischenglied 22 gelangt. Auf diese Weise wird die Bitzusammenstellung des Datenzeichens bitseriell in das Zwischenglied 22 unter der Zeitvorgabe durch die Taktpulse hineingeschoben.

Der Eingang des Moduls nimmt die aus den Übertragungsleitungen bitseriell eingehenden Daten auf und bringt sie durch Verschieben in dem Eingabe- und weiteren Schieberegister 17-1 und 17-2 in die bitparallele Form. Sobald ein vollständiges Datenzeichen zusammengesetzt und in das Pufferregister 17-3 überführt ist, zeigt der Eingang 23 der Modul-Steuerung 18 an, daß das Datenzeichen in bitparalleler Form zur empfangenden Rechenanlage übertragen werden soll.

Die grundlegende Eingabefolge besteht aus einer Reihe von Ereignissen, die auftreten, wenn der Modul über das Zwischenglied 22 aus den Übertragungsleitungen Informationen empfängt

Diese Folge bleibt gültig, so lange das Nachrichten-Subsystem und der Datensatz 24 bzw. 42 betriebsbereit sind, und ist in den F i g. 9a bis 9f als Flußbild anschaulich gemacht

1) Der Eingang 23 bzw. 43 ist zum Suchen synchronisiert Die Taktpulse des Taktempfangssignals aus dem Datensatz 24 bzw. 42 dauern an.

2) Der Eingang 23 bzw. 43 nimmt zumindest zwei zusammengehörige synchronisierende Zeichen als Vorläufer des ersten, auf den Übertragungsleitungen 14,15 herankommenden Datenzeichens wahr, wobei die Taktpulse Φι und Φ2 vom Eingang 23 bzw. 43 erzeugt werden.

3) Die ersten beiden synchronisierenden Zeichen setzen ein Empfangs-Flipflop, und das erste Datenzeichen setzt ein ISR-Flipflop.

4) Das erste Datenzeichen folgt den beiden letzten synchronisierenden Zeichen bitseriell über die

Leitung zur Eingabe der Daten, die von den sich abwechselnden Taktpulsen Φι und Φ2 durch das Eingabe- und weitere Schieberegister 17-1 und 17-2 geschleust werden.

5) Das Eingabe- und weitere Schieberegister 17-1 und 17-2 bringen das Datenzeichen in die bitparallele Form, wobei am Schieberegister 17-2 ein SO8-Flipflop gesetzt wird. Hierdurch wird ein S -»■ Q-Signal hervorgerufen und das ISR-Flipflop gesetzt

6) Mit dem Setzen des ISR-Flipflop entsteht ein Eingabe-Aufforderungssignal, das vom Eingang 23 bzw. 43 zur Modul-Steuerung 18 bzw. 38 gesendet wird, wobei die folgenden Signale ausgetauscht werden: Das erste Aufforderungssignal läuft zur Modul-Steuerung 18 bzw. 38, die dem Eingang 23 bzw. 43 mit einem ersten Wahlsigna] antwortet; ein zweites Aufforderungssignal läuft zur Modul-Steuerung 18 bzw. 38, die dem Eingang 23 bzw. 43 mit einem zweiten Wahlsignal antwortet

7) Das S -* Q-Signal aus dem Eingang 23 bzw. 43 überträgt das Datenzeichen vom weiteren Schieberegister 17-2 bitparallel zwecks Speicherung zum Pufferregister 17-3.

8) Ein Q-> CTM-Signal des Einganges 23 bzw. 45 erregt Leitungstreiber; das Datenzeichen gelangt auf die Dateneingabe-Leitungen über die Modul-Steuerung 18 bzw. 38 zur empfangenden Rechenanlage 16 bzw. 36.

9) Diese Rechenanlage sendet dem Eingang 23 bzw. 43 ein Anerkenntnissignal nach dem Empfang jedes Datenzeichens.

10) Die Schritte 4) bis 9) werden so lange wiederholt, bis das letzte Datenzeichen eines Nachrichtenblokkes übertragen ist, dem das das Ende der Übertragung anzeigende Zeichen £O7*fo!gt

11) Beim Empfang des Zeichens EOT erkennt die zentrale Rechenanlage das Ende der vollständigen Nachricht.

12) Der Modul 20 bzw. 40 wird auf das Suchen der Synchronisierzeichen eingestellt und ist dann bereit, die beiden synchronisierenden Zeichen des nächsten Nachrichtenblockes zu empfangen. Während dieser Einstellung bleiben weitere Zeichen der Nachricht unberücksichtigt

45

Die Eingabe-Steuerschaltung 57 der F i g. 2 erzeugt die beiden Aufforderungssignale, nimmt die beiden Wahlsignale wahr und beendet die Aufforderungssignale, wenn die empfangende Rechenanlage das Datenzei chen empfangen hat Ferner sorgt sie für die Taktpulse Φ, und <&2, die dem Eingang 23 bzw. 43 zugeleitet werden. Die Zeitvorgabe erfolgt durch den Datensatz 24 bzw. 42 fiber das Zwischenglied 22 bzw. 44, da für jedes Taktempfangssignal die Taktpulse Φι und Φ2 erzeugt werden, wobei der Eingang 23 bzw. 43 mit einer Geschwindigkeit im Bereich von 2 000 bis 50 000 Bits/sec arbeitet Die Eingabe-Steuerschaltung übernimmt die folgenden, zusätzlichen Funktionen:

1) das Einschleusen eines Datenzeichens in das Eingabe-Schieberegister 17-1,

2) die Bildung der Taktpulse Φι und Φ2 für den Serien-Parallel-Umordner,

3) die Erzeugung der S -► Q, S -+ I und Q ->■ CTM-Signale für das Pufferregister 17-3 und des Löschsignals für das Eingabe-Schieberegister 17-1 und

4) das Unterbrechen der beiden Aufforderungssignale, nachdem ein Anerkenntnissignal von der empfangenden Rechenanlage über die Modul-Steuerung 18 bzw. 38 empfangen ist

Das erste Bit des Datenzeichens tritt in die Bitposition 2⁷ de; Eingabe-Schieberegisters 17-1 ein. Mit den aufeinanderfolgenden Taktpulsen Φι und Φ₂ wird Bit für Bit ein vollständiges Datenzeichen in das Eingabe-Schieberegister 17-1 hineingeschoben und dann bitparallel in das weitere Schieberegister 17-2 hineingebracht Sobald das letztere gefüllt ist überführt das S-» Q-Signal den Inhalt des Schieberegisters 17-2 bitparallel in das Pufferregister 17-3. Dann tritt das erste Bit des nächsten Datenzeichens in das Eingabe-Schieberegister 17-1 ein.

Das Pufferregister 17-1 hält ein einziges Datenzeichen fest, während das nächste Datenzeichen gerade durch den Serien-Parallel-Umordner hindurchgeschoben wird. Das Q-* CTM-Signal übermittelt den Inhalt des Pufferregisters 17-3 über mit Verknüpfungsgliedern versehene Leitungstreiber zur empfangenden Rechenanlage 16 bzw. 36. Nachdem die letztere ein Anerkenntnissignal zum Eingang 23 bzw. 43 zurückgeschickt hat, wird das Pufferregister 17-3 erneut beladen.

Die synchronisierenden Zeichen und das das Ende der Übertragung angebende Zeichen EOT der sendenden Rechenanlage müssen bei allen Codes in der Bitposition 2⁸ ein 1-Bit enthalten. Durch diese Codierung werden in den Moduln 20 bzw. 40 die synchronisierenden Zeichen und das Zeichen ffOTidentifiziert.

Signale zwischen dem Eingang des Moduls und dem Zwischenglied Taktempfangssignal im Datensatz erzeugtes und zum Eingang übertragenes der Zeitvorgabe

dienendes Signal.

Signale zwischen dem Eingang und dar Steuerung

erstes Auffordcrungssignal erstes Wahlsignal zweites Aufforderungssignal zweites Wahlsignal

Anerkenntnissignal d. Eing.

vom Modul zu der auffordernden Modul-Steuerung, von der dem Quadranten der Moduln eine Priorität zugewiesen wird,

von der Modul-Steuerung zum Eingang des Quadranten der Moduln mit der höchsten Priorität,

vom Quadranten der Moduln, der das erste Wahlsignal empfangen hat, zur

Modul-Steuerung,

von der Modul-Steuerung zum Eingang des gewählten Moduls, der die von

der Modul-Steuerung bestimmte, höchste zweite Priorität hat,

von der empfangenden Rechenanlage über die Modul-Steuerung zum Eingang; es unterbricht die beiden Aufforderungssignale zur Modul-Steuerung und erkennt den Empfang der Nachricht an.

Die Codes der äußeren Funktionen in den von den Moduln verwendeten äußeren Funktionswörtern sind die folgenden: 00I₈ Senden von Daten

004g Suchen der synchronisierenden Zeichen s

002₈ Fernfreigabe 006s Suchen der synchronisierenden Zeichen und

Fernfreigabe 003g

und ίο

007g sind unzulässige Funktionscodes.

Das das Ende der Übertragung angebende Zeichen £Ο7ΊηιΐΒ in der Bitpositon 2⁹ ein 1-Bit aufweisen.

In der Fig. 10, die sich aus den drei nebeneinander gelegten Fig. 10a bis 10c zusammensetzt, sind die logischen Schaltbilder des Puffer-, Eingabe- und weiteren Schieberegisters 10-1 bis 10-3 wiedergegeben, während die Fig. 11 einen Markier-ZKürzungsbit-Generator 11-1 zeigt, der im Ausgang 21 bzw. 41 der F i g. 1 enthalten ist In der Fig. 12, die aus den Fig. 12a und 12b zusammenzusetzen ist, ist die logische Ausgabe-Steuerschaltung 56 (Fig.2) als Steuerschaltung 12-1 gezeigt, die die logischen Schaltungen der Fig. 10 und 11 steuert Die Fig. 13 enthält die zeitlichen Beziehungen unter den Signalen, die bei der Übertragung von Datenzeichen DCO und DCl von der zentralen Rechenanlage 16 und der Modul-Steuerung 18 über den Ausgang 21 zum Zwischenglied 22 und Datensatz 24 verwendet werden. Damit die Modul-Steuerung 18 im Multiplexbetrieb die zentrale Rechenanlage 16 an einen der 16 Moduln anschließen kann, arbeitet sie bei einer ziemlich hohen Impulsfolge von 1 MHz, die mit einem Speicherzyklus der Rechenanlage 16 in der Größenordnung von Nanosekunden vereinbar ist während die acht Moduln bei einer ziemlich niedrigen Impulsfolge von 5OkHz tätig sind, die vom zugehörigen Datensatz festgelegt ist Dementsprechend kann die Rechenanlage 16 die Daten über die 16 zugehörigen Moduln im Multiplexbetrieb bei ihrer Impulsfolge von 1 MHz ausgeben, während ein zusammenhängender, bitserieller Fluß von Datenzeichen bei einer Impulsfolge von 50 kHz aus den 64 Datensätzen aufrechterhalten wird.

Zur weiteren Beschreibung des Ausganges 21 sei angenommen, daß das Nachrichten-Subsystem der F i g. 1 betriebsbereit und das Pufferregister 10-1 gelöscht und zum Empfang eines Datenzeichens DCO bis DC6 (F i g. 14a) mit feststehendem Format vorbereitet ist. Diese Datenzeichen werden im Ausgabe-Schieberegister 10-2 in die der F i g. 14b mit anderen Formaten konvertiert und ihnen wird das Kürzungsbit 2⁵, das dem Bit 2° niederster Ordnung vorangestellt wird, sowie das Markierbit 2^M hinzugefügt das dem höchsten Datenbit 2⁷, 2⁵ und 2* des Datenzeichens im abgeänderten Format folgt; diese Datenzeichen werden dann ohne das Markierbit 2^M nach rechts aus der Stufe 5s 2⁵des Ausgabe-Schieberegisters 10-2 durch das weitere Schieberegister 10-3 nacheinander hinausgeschoben, wie die F i g. 14c erkennen läßt

Bei der Anwendung der abgeänderten Formate für die Datenzeichen muß das Markierbit 2^M in diejenige eo Stufe des Ausgabe-Schieberegisters 10-2 eingelassen werden, die als nächsthöhere dem bedeutsamsten Bit des Datenzeichens unmittelbar benachbart ist, wie man aus den Fig. 16a bis 16c ersieht:

1) Wenn die Bits 2⁴—2° des ausgegebenen Datenzeichens eine ungerade Anzahl 1-Bits enthalten und die Bits 2⁷,2⁶ und 2⁵ O-Bits sind (F i g. 16a), wird das jujUiKj M j Hi Sf ^ d AbShib

Kjt oM jn

Stufs 2^ des

registers 10-2 eingefügt

2) Wenn die Bits 2*—2° eine gerade Anzahl 1-Bits enthalten und die Bits 2⁷ und 2⁶ des Datenzeichens O-Bits sind (F i g. 16b) gelangt das Markierbit 2« in die Stufe 2^s des Ausgabe-Schieberegisters 10-2.

3) Falls die zuvor genannten Bedingungen 1) und 2) nicht erfüllt sind (Fig. 16c), wird das Markierbit 2^M in die Stufe 2^s des Ausgabe-Schieberegisters 10-2 eingegeben.

Bei der Übertragungsfolge mit dem Nachrichten-Subsystem, in dem der Datensatz betriebsbereit ist, -sei gemäß den Fig. 10 bis 12 angenommen, daß von der Modul-Steuerung 18 ein invertiertes Bereitschaftssigna] auf eine Leitung 12-3 gelegt wird und alle Flipflops der Steuerschaltung 12-1 und das weitere Schieberegister 10-3 von der Schalttafel des Bedienenden in der zentralen Rechenanlage 16 aus durch ein Hauptlöschsignal in einer Leitung 12-2 gelöscht werden.

Die zentrale Rechenanlage 16 leitet nun die Ausgabefolge damit ein, daß das äußere Funktionswort zum Senden der Daten (Fig.7) und das zugehörige Steuersignal über die Modul-Steuerung 18 zum Ausgang 21 übertragen werden. Der 3-aus-7-Code des äußeren Funktionswortes wird Leitungen 12-5,12-6 und 12-7 und das zugehörige Steuersignal einer Leitung 12-8 zugeführt während das Signal zum Senden der Daten in der Bitposition 2° einer Leitung 12-4 aufgeprägt wird. Diese Signale setzen über ein NAND-Glied 7Ί200, einen Negator T1300 bzw. einen Negator T1600 ein EF-Flipflop, wodurch über eine Leitung 12-9 und ein NOR-Glied Y7001, sowie eine weitere Leitung 12-10 ein Aufforderungssignal zum Senden zum Zwischenglied 22 gelangt von dem das CTS-Flipflop gesetzt wird, weil ihm auf einer Leitung 12-10' ein CTS-Signal eingegeben wird.

Bei gesetztem CTS-Flipflop und gelöschtem ACK-Flipflop, sowie gelöschtem ARS-Flipflop legt ein UND-Glied K8001 ein Signal zum Löschen auf eine Leitung 12-12, das den Löschklemmen der Stufen 2⁷ bis 2° des Pufferregisters 10-1 zugeleitet wird, um das Einspeisen des Datenzeichens DCO (F i g. 14a) vorzubereiten. Außerdem gibt ein Negator K4000 das erste Aufforderungssignal über eine Leitung 12-13 zur Modul-Steuerung 18 zurück.

Als nächstes antwortet die Modul-Steuerung 18 mit dem ersten Wahlsignal auf einer Leitung 12-14, worauf ein NAND-Glied y4001 über eine Leitung 12-15 das zweite Aufforderungssignal zur Modul-Steuerung 18 zurücksendet

Als nächstes antwortet die Modul-Steuerung 18 mit dem zweiten Wahlsignal auf einer Leitung 12-16 und sendet dann ein Aufforderungssignal zur Datenausgabe und ein ESI-Indexsignal zur zentralen Rechenanlage 16, die das Datenzeichen DCO über Leitungen 10-10 bis 10-17 zu den Setzklemmen der Stufen 2⁷ bis 2° des Pufferregisters 10-1 und dann das Anerkenntnissignal über eine Leitung 12-17 zurückgibt, die über einen Negator Γ1700 an einem UND-Glied 7Ί 100 angeschlossen ist das über eine Leitung 12-18 ein Einlaßsignal für das Pufferregister 10-1 dessen Stufen 2⁷ bis 2^S zuleitet; von diesem Einlaßsignal wird das Datenzeichen DCO in das Pufferregister 10-1 eingespeist und über eine Leitung 12-19 das ACK-Flipflop gesetzt, wodurch das Signal zum Löschen des Pufferregisters 10-1 in der Leitung 12-12 beendet wird.

Während dieser Zeitspanne hat der Datensatz 24 über das Zwischenglied 22 das Taktübertragungssignal auf eine Leitung 12-20 gelegt, das mit Hilfe eines

Monoflop 76000 den Taktpuls Φι und mit Hilfe eines Negators 7" 1304 und eines diesem nachgeschalteten Monoflop 76001 den. Taktpuls Φ₂ erzeugt Ein Φι-Schaltsignal in der Leitung 12-82 und ein $2-Schaltsignal, die an einer am Modul 20 angeschlossenen s Schalttafel vom Bedienenden eingestellt werden können, sind in diesem Zeitpunkt frei und folgen dem Signalniveau, das vom anderen Eingangssignal an einem UND-Glied /3015 bzw. /3020 bestimmt wird. Im normalen Betrieb beeinflussen die beiden Φι- und ι ο $2-Schaltsignale die Ausgangssignale dieser UND-Glieder nicht; falls die ersteren jedoch vom Bedienenden auf ein positives Potential gebracht werden, werden die beiden UND-Glieder/3015 und /3020 abgeschaltet

Während das Taktübertragungssignal als ständig is auftretende Impulse mit einer Häufigkeit von z. B. 5OkHz vom Zwischenglied 22 der Leitung 12-20 zugeführt wird, setzt der vom ,Monoflop YOQOi hervorgerufene Taktpuls Φ₂ über eine Leitung 12-21 das ARS-Flipflop, nachdem das ACK-Flipflop von dem ao Einlaßsignal für das Pufferregister in der Leitung 12-18 gesetzt ist

Beim nachfolgenden Taktpuls Φι, der aus dem Monoflop 76000 in einer Leitung 12-23 austritt, wird unter der Annahme, daß das weitere Schieberegister 10-3 gelöscht ist, über das NAND-Glied T1202 und einen Negator Γ1302 ein UND-Glied /3010 eingeschaltet das das Q-* O-Signal über eine Leitung 12-24 den Stufen T bis 2^S des Ausgabe-Schieberegisters 10-2 zuführt wodurch das Datenzeichen DCO vom Pufferregister 10-1 in das Ausgabe-Schieberegister 10-2 gelangt das 1-Markierbit in die Stufe 2⁸, 2⁶ oder 2⁵ und das Kürzungsbit in die Stufe 2⁷, 2⁵ oder 2⁴ des Ausgabe-Schieberegisters 10-2 eingespeist werden, wie durch den Markier-/Kürzungsbit-Generator 11-1 der Fig. 11 festgelegt ist, und das ACK-Flipflop über eine Leitung 12-22 gelöscht wird. Vom Q -► O-Signal wird über eine Leitung 12-25 ein Sende-Flipflop gesetzt das über das NOR-Glied 77001 und die Leitung 12-10 ein Aufforderungssignal zum Senden an das Zwischenglied 22 und über eine Leitung 12-11 ein Datensende-Schaltsignal an ein NAND-Glied 77002 (Fig. 10c) abgibt. Beim nächsten Taktpuls Φ₂ wird über das UND-Glied /3020 das ARS-Flipflop gelöscht, und die Daten werden vom Ausgabe-Schieberegister 10-2 in das weitere Schieberegister 10-3 überführt. Da nun die ARS- und ACK-Flipflops gelöscht sind, wird das Pufferregister 10-1 von seinem Löschsignal gelöscht, und es wird das erste Aufforderungssignal erzeugt, so daß sich die Folge zum Einspeisen eines Datenzeichen in das Pufferregister 10-1 wiederholen kann. Das UND-Glied /3015 bringt dann den Taktpuls Φι über die Leitung 12-26 an die Stufen 2⁸ bis 2° des Schieberegisters 10-3 heran, wodurch sein Inhalt in die nächstniederen Stufen des Ausgabe-Schieberegisters 10-2 verschoben wird. Wie bemerkt sei, wird bei anfänglich gelöschtem Schieberegister 10-3 der Inhalt des Pufferregisters 10-1 beim Taktpuls Φ\ unmittelbar in das Ausgabe-Schieberegister 10-2 und dann beim Taktpuls Φ₂ in das Schieberegister 10-3 eingelassen. Hierdurch wird das NAND-Glied 7Ί202 ω abgeschaltet und das Löschsignal des Schieberegisters am Negator 7Ί302 und am UND-Glied /3010 beendet, das ein Signal zum Löschen des Pufferregisters 10-1 erzeugt, das das zweite Datenzeichen DCl in das Pufferregister 10-1 einspeist, wie in der Fig. 13 veranschaulicht ist.

Beim nächsten Taktpuls Φ₂ auf der Leitung 12-27 wird der Inhalt des Ausgabe-Schieberegisters 10-2 in die entsprechenden Stufen des Schieberegisters 10-3 übertragen.

Bei den nächsten Taktpulsen Φ\ und Φ₂ wird der Inhalt des Serienbildners bitseriel! aus der Stufe 2^S des Ausgabe-Schieberegisters 10-2 hinausgeschoben. Wenn das Markierbit 2**, das anfänglich vom Markier-/Kürzungsbit-Generator 11-1 der Fig. 11 in die passende Stufe 2⁸, 2" oder 2⁵ des Ausgabe-Schieberegisters 10-2 eingesetzt ist die Stufe 2¹ des Schieberegisters 10-3 gelöscht hat erzeugen die an den Löschklemmen abgegebenen Signale über die Eirigangsleitungen des NAND-Gliedes T1202: (Fig. 12b) ein Löschsignal für das Schieberegister 10-3 und dann ein Q -*· O-Signal.

Der Markier-ZKürzungsbit-Generator 11-1 der Fig. 11 übernimmt die Funktion einer Prüfung der Bits 2⁷ bis 2° des Datenzeichens mit der feststehenden Länge, das von der Modul-Steuerung 18 in die Stufen 2⁷ bis 2° des Pufferregisters 10-1 eingelassen wird, um festzustellen, ob die Bits 2· bis 2° eine ungerade Anzahl 1-Bits enthalten und die Bits 2⁷, 2* und 2⁵ O-Bits sind, damit das 1 -MarJderbit 2^win die Stufe 2⁵ und das O-Kürzungsbit 2^S in die Stufe 2^S des Pufferregisters 10-1 eingelassen werden kann, oder ob die Bits 2⁴ bis 2° eine gerade Anzahl 1-B.its enthalten und die Bits 2⁷ und 2⁶ O-Bits sind, damit das Markierbit als 1-Bit in die Stufe 2⁶ und das Kürzungsbit als O-Bit in die Stufe 2^sdes Pufferregisters 10-1 eingespeist werden kann, oder ob beides nicht der Fall ist, damit dann das 1-Markierbit in die Stufe 2⁸ und das Kürzungsbit als 1-Bit in die Stufe 2^S des Pufferregisters 10-1 gelangt '

Nun sei die Arbeitsweise des MarkierVKürzungsbit-Generators 11-1 unter Verwendung der Formate nach den F i g. 14a bis 14c erläutert Zuerst sei angenommen, daß das Einlaßsignal für das Pufferregister 10-1 über die Leitung 12-18 zu den Setzeingangsklemmen der Stufen 2⁷ bis 2° des Pufferregisters 10-1 gelangt und ein Datenzeichen mit feststehendem Format aus der Modul-Steuerung 18 in diese Stufen des Ausganges 21 einläßt. Von den Löschausgangsklemmen der Stufen 2" bis 2° des Pufferregisters 10-1 gelangen über entsprechende Verbindungsleitungen die komplementären Bits aus diesen Stufen zu einem die Geradzahligkeit prüfenden Generatorteil 11-2, während von den zugehörigen Setzausgangsklemmen die wahren Bits 2⁴ bis 2° aus dem Pufferregister 10-1 eingespeist werden. Zusätzlich geben die Löschausgangsklemmen der Stufen 2⁷, 2⁶ und 2⁵ des Pufferregisters 10-1 über eine Leitung 10-23, 10-24 bzw. 10-25 ihre komplementären Bits auf ein NAND-Glied 0312ΛΓ, wobei einem weiteren NAND-Glied 031XX nur die komplementären Bits der Stufen 2⁷ und 2⁶ zugeleitet werden. Das die Ungeradzahligkeit anzeigende Ausgangssignal des Generatorteils 11-2 wird durch eine Leitung 11-3 dem NAND-Glied 0312.Y und das die Geradzahligkeit angebende Ausgangssignal über eine Leitung 11-4 dem NAND-Glied 031 XXzugeführt. Im Falle der ungeraden Anzahl 1-Bits in den Stufen 2⁴ bis 2° des Pufferregisters 10-1, während die Bits 2⁷, 2⁶ und 2⁵ O-Bits sind, gibt das NAND-Glied 0312XaUf eine Leitung 11-10 ein Signal, wogegen bei einer geraden Anzahl 1-Bits und, wenn die Stufen 2⁷ und 2⁶ O-Bits enthalten, das NAND-Glied 031XX auf einer Leitung 11-11 ein Signal liefert; entweder das Ausgangssignal des NAND-Gliedes 0312X oder des NAND-Gliedes 031XX gelangt zu einem NOR-Glied 0313Λ", das ein invertiertes Signal auf eine Leitung 11-12 legt.

Sobald das Datenzeichen DCO von dem Einlaßsignal in der Leitung 12-18 in das Pufferregister 10-1

eingespeist ist, bestimmt der Markier-ZKürzungsbit-Generator 11-1, ob das NAND-Glied 0312* oder 0311A" abgeschaltet wird, oder ob die beiden NAND-Glieder abgeschaltet bleiben, so daß in den Leitungen 11-10 und 11-11 kein Signal auftritt Infolgedessen liefert das NOR-Glied 0313* ein Signal an Negatcren 0314* und 0316*, sowie an ein NOR-Glied 031CjC damit die Bits 2⁷, 2^s und 2⁵ aus ihren Stufen des Pufferregisters 10-1 über die Leitungen 10-20,10-21 und 10-22 und über je ein NAND-Glied 0315*. 0317* bzw. 0319* zu einem Negator 0^8* und zu NOR-Gliedern 0307* und 0306* und von diesen über je eine Leitung 11-16,11-17 bzw. 11-18 an die Setzeingangsklemmen der Stufen 2⁷, 2* und 2⁵ des Ausgabe-Schieberegisters 10-2 gelangen. Gleichzeitig wird das Ausgangssignal des NOR-Gliedes 0313* in der Leitung 11-12 über einen Negator 0309* und eine Leitung 11-19 der Setzeingangsklemme der Stufe 2⁸ des Ausgabe-Schieberegisters 10-2 als Markierbk 2^M = 1, sowie über einen Negator 2110* und eine Leitung 11-20 als invertiertes Signal der Sctzeingangsklemme der Stufe 2^S und nicht invertiert über eine Leitung 11-21 der Löscheingangsklemme derselben Stufe des Pufferregisters 10-1 als Kürzungsbit 2^S = 1 zugeleitet Beim nächsten Taktpuls Φι und Q von der Leitung 11-12 abgezweigt wird, so daß es über die Leitung 11-20 zur Setzeingangsklemme der Stufe 2^S des Pufferregisters 10-1 als Kürzungsbit 2^S = 0 herangeführt wird. Beim nachfolgenden Q —■ O-Signal in der Leitung 12-24 wird also da·; Datenzeichen DC1 der Fig. 14b in die betreffenden Stufen des Ausgabe-Schieberegisters 10-2 eingelassen. Beim Empfang der folgenden Taktpulse Φ₂ auf der Leitung 12-27 an den Stufen 2⁸ bis 2° des Schieberegisters 10--3, die sich mit

ίο den Taktpulsen Φ\ auf der Leitung 12-26 an den Stufen 2⁸ bis 2* des Ausgabe-Schieberegisters 10-2 abwechseln, wird das Datenzeichen DCl bitseriell von der Stufe 2^S über das NAND-Glied 77002 und die Leitung 10-18 zum Zwischenglied 22 und zum Datensatz 24 abgegeben (Fig. 14c).

Nach der Übertragung des Datenzeichens DCi in das Ausgabe-Schieberegister 10-2 wird das nächste Datenzeichen DC2 in das Pufferregister 10-1 eingespeist Vom Markier-/Kürzungsbit-Generator 11-1 wird festgelegt daß das NAND-Güed 0312* geschaltet werden kann, während das NAND-Glied 0311* abgeschaltet bleibt Das vom NOR-Glied 0313* über die Leitung 11-12 den Negatoren 0314* und 0316* sowie dem NOR-Glied 0318* zugeleitete Signal

O-Signal in der Leitung 12-24, (die vom UND-Glied 25 unterdrückt die Bits 2⁷,2⁶ und 2⁵, die auf den Leitungen /3010 der Fig. 12b zu den Stufen 2⁸ bis 2^S des 10-20, 10-21 und 10-22 herangebracht werden. Gleich-

Ausgabe-Schieberegisters 10-2 der Fig. 10 läuft), wird das Datenzeichen DCO der F i g. 14b in die entsp -echenden Stufen des Ausgabe-Schieberegisters 10-2 eingegeben. Bei dem Empfang der nachfolgenden Taktpulse Φ₂ über die Leitung 12-27 in den Stufen 2⁸ bis 2° des Schieberegisters 10-3 und der mit ihnen abwechselnden Taktpulse Φι über die Leitung 12-26 in den Stufen 2⁸ bis 2^S des Ausgabe-Schieberegisters 10-2 wird das Datenzeichen DCO bitseriell aus der letzten Stufe 2^S über das NAND-Glied K1002 und die Leitung 10-18 zum Zwischenglied 22 und von dort zum Datensatz 24 befördert.

Nach der Übertragung des Datenzeichens DCO vom Pufferregister 10-1 zum Ausgabe-Schieberegister 10-2 infolge des Q -» O-Signals in der Leitung 12-24 wird das nächste Datenzeichen DCX der Fig. 14a von der Modul-Steuerung 18 auf Grund des Einlaßsignals in der Leitung 12-18 in das Pufferregister 10-1 eingespeist Der Markier-/Kürzungsbit-Generator 11-1 stellt dann fest, daß das NAND-Glied 0312* nicht eingeschaltet, dafür aber das NAND-Glied 0311* geschaltet wird, so daß entsprechende Signale in den Leitungen 11-lOund 11-11 auftreten und das invertierte Signal aus dem NOR-Glied 0313*über die Leitung 11-12 und die Negatoren 0314* und 0316*, die Bits 2⁷ und 2⁶ des Pufferregisters 10-1 unterdrückt die auf den Leitungen 10-20 und 10-21 herankommen. Da das NAND-Glied 0311* auf der Leitung 11-11 dem NOR-Glied 0318* ein Signal zuleitet, läuft das Bit 2⁵ der zugehörigen Siufe des Pufferregisters 10-1 in der Leitung 10-22 zum NOR-Glied 0306* und weiter über die Leitung 11-18 zur Setzeingangsklemme der Stufe 2⁵ des Ausgabe-Schieberegisters 10-2. Außerdem gelangt das Signal aus dem NAND-Glied 0311* über die Leitung 11-11 zum NOR-Glied 0307* und weiter über die Leitung ll-17als Markierbit 2^M = 1 zur Setzeingangsklemme der Stufe des Ausgabe-Schieberegisters 10-2. Zugleich wird das Signal aus dem NOR-Glied 0313* über die Leitung 11-12 dem Negator 0309* und weiter über die Leitung 11-19 der Setzeingangsklemme der Stufe 2» des Ausgabe-Schieberegisters 10-2 als Markierbit 2^M = 0 zugeleitet, während dasselbe Signal zum Negator 2110* zeitig gelangt das Signal des NAND-Gliedes 0312*zum NOR-Glied 0306* und von dort in invertierter Form Ober die Leitung 11-18 als Markierbit 2^M=1 zur Setzeingangsklemme der Stufe 2⁵ des Ausgabe-Schieberegisters 10-2. Ebenso läuft das Ausgangssignal des NOR-Gliedes 0313* zum Negator 0309* und von diesem durch die Leitung 11-19 zur Setzeingangsklemme der Stufe 2⁸ des Ausgabe-Schieberegisters 10-2, so daß in diese das Markierbit 2^M = 0 gelangt. Die Abzweigung über den Negator 2110* zur Eingabe des Kürzungsbit 2^S = 0 in die Stufe 2^S des Ausgabe-Schieberegisters 10-2 geschieht wie beim Datenzeichen DC1. Das gleiche gilt für die Übertragung des Datenzeichens DC2 (Fig. 14b) in die entsprechenden Stufen des Ausgabe-Schieberegisters 10-2, sowie für die bitserielle Ausgabe aus der letzten Stufe 2^S des Ausgabe-Schieberegisters 10-2 zum Zwischenglied 22 und zum Datensatz 24.

All die zuvor ausführlich erläuterten Vorgänge an den Datenzeichen DCO, DCi und DC 2 sind in Verbindung mit den zeitlichen Auftragungen der Fig. 13 anschaulich gemacht.
In der Fig. 17, die sich aus den Fig. 17a bis 17d zusammensetzt, ist das logische Schaltbild des Eingabe-Schieberegisters 17-1, des weiteren Schieberegisters 17-2 und des Pufferregisters 17-3 wiedergegeben, die gemeinsam mit einem Datenzeichen-Generator 18-1 der Fig. 18 fm Eingang 43 bzw. 23 (Fig. 1) unterge-

bracht sind. Diese Geräte werden von der Eingabe-Steuerschaltung 57 der F i g. 2 gesteuert die mit ihrem logischen Schaltbild als Steuerschaltung 19-1 in der Fig. 19 wiedergegeben ist In der Fig.20 sind die zeitlichen Abläufe in der grundlegenden Empfangsfolge

mit den vom Eingang 43, von der Modul-Steuerung 38 und der entfernten Rechenanlage 36 benutzten Signalen dargestellt von denen die Übertragung der Datenzeichen DCO und DCl aus dem Zwischenglied 44, dem Datensatz 42 und den Übertragungsleitungen 14 über den Ausgang 21 bewirkt wird. Die vom Ausgang 21 über die Übertragungsleitungen 14 gesendeten Datenzeichen werden also vom Eingang 43 empfangen; bei der Verwendung der Ausführungsform nach der F i g. 2 ist

der Eingang 23 als Teil des Moduls gegen den Eingang 43 austauschbar.

Wie bereits erwähnt, arbeitet die Modul-Steuerung 38 im Multiplexbetrieb und schließt einen von 16 Moduln an die entfernte Rechenanlage 36 an, die über diese 16 Moduln die Daten bei einer Frequenz von 1 MHz erhält, und die Moduln empfangen den bitparallelen Fluß von Datenzeichen aus den 64 Datensätzen mit einer Frequenz von 50 kHz.

Für die Erläuterung der Arbeitsweise des Einganges 43 bzw. 23 sei angenommen, daß das Nachrichten-Subsystem der F i g. 1 betriebsbereit ist und der Modul 40 das äußere Funktionswort zum Suchen der synchronisierenden Zeichen und ein zugehöriges Steuersignal aus der empfangenden entfernten Rechenanlage 36 erhalten hat Der Signalteil des äußeren Funktionswortes mit dem 3-aus-7-Code (F i g. 7) bringt über die Leitungen 12-5, 12-6 und 12-7 gemeinsam mit dem zugehörigen Steuersignal in der Leitung 12-8 ein Signal zum Suchen der synchronisierenden Zeichen in der Leitung 12-78 hervor, das gemeinsam mit dem Signal aus der Stufe 2² des äußeren Funktionswortes in einer Leitung 19-3 ein Empfangs-Flipflop löscht Hierdurch ist der Eingang 43 bzw. 23 zum Suchen der synchronisierenden Zeichen vorbereitet, so daß er aus dem Zwischenglied 44 bzw. 24 den nächsten Nachrichtenblock empfangen kann, dem zwei synchronisierende Zeichen vorausgehen (Fig.6). Wie beachtet sei, kann das äußere Funktionswort von der empfangenden, entfernten Rechenanlage 36 in den Eingang 43 bzw. 23 hinein programmiert werden, um eine vorhandene Eingabefolge anzuhalten und den Eingang 43 bzw. 23 für den Empfang des nächsten Nachrichtenblockes bereitzumachen, der nun die neuen Datenzeichen in mehreren Formaten gemäß der Fig.21a in bitserieller Form aufnehmen kann. Diese Datenzeichen werden im Pufferregister 17-3 in solche mit einem feststehenden Format gemäß der Fig.21b konvertiert in denen dem Kürzungsbit 2^sdas niederste Bit 2° folgt, das dann beseitigt wird, während in die höheren Bitposi Honen vor den höchsten Bits 2⁵ und ?⁴ des Datenzeichens in den anderen Formaten O-Bits eingefügt werden. Diese Datenzeichen werden hintereinander bitseriell in der Stufe 2⁷ des Eingabe-Schieberegisters 17-1 aufgenommen; ihnen wird ein Markierbit 2^M hinzugesetzt das dem Kürzungsbit 2^S vorausgeht, wie die Fig.21b zeigt Diese Datenzeichen werden nacheinander nach rechts durch das Eingabe- und weitere Schieberegister 17-1 und 17-2 hindurchgeschoben und ohne die Kürzungs- und Markierbits 2^S und 2^M vom weiteren Schieberegister 17-2 bitparallel in das Pufferregister 17-3 als Datenzeichen mit einem feststehenden Format gemäß der Fig.21c übertragen. Im Pufferregister 17-3 werden die höheren Stufen 2⁷,2^s oder 2⁷, Σ⁶,2⁵, die der Stufe 2⁵ oder 2* mit dem höchsten Bit der Datenzeichen in den anderen Formaten vorausgehen, zur Bildung des Datenzeichens mit feststehendem Format gezwungen, das dann gemäß der F i g. 21c bitparallel zur Modul-Steuerung 38 läuft

Bei der Benutzung der Datenzeichen mit den unterschiedlichen, gekürzten Formaten müssen mehre- eo re O-Bits in die höheren Bitpositionen des Pufferregisters 17-3 eingefügt werden, die den Bits 2⁵ und 2⁴ des Datenzeichens folgen. Dieser Konvertierungsvorgang, der unter der Steuerung des Datenzeichen-Generators 18-1 im Pufferregister 17-3 abläuft, ist durch die Fig. 21a bis 21c anschaulich gemacht; es werden dabei O-Bits eingefügt und zwar in die Stufen 2⁷,2* und 2⁵ des Pufferregisters 17-3, falls die niederen Bits 2* bis 2° eine ungerade Zahl 1-Bits enthalten und das Kürzungsbit ein O-Bit ist (Datenzeichen DC2 der Fig.21a), oder in die Stufen 2⁷ und 2⁶ des Pufferregisters 17-3 allein, wenn die niederen Bits 2⁴ bis 2° eine gerade Anzahl 1-Bits aufweisen und das Kürzungsbit 2^S ein O-Bit ist (Datenzeichen DCl der Fig.21a), oder es unterbleibt die Einfügung falls das Kürzungsbit 2^S ein 1 -Bit ist (Datenzeichen DCO der F i g. 21 a).

In dem System der F i g. 1 wird der bitserielle Datenfluß aus dem Zwischenglied 44 über den Datensatz 42 und die Übertragungsleitungen 15 vom Eingang 23 invertiert im Vergleich zu dem Datenfluß empfangen, der aus den Übertragungsleitungen 14 aufgenommen wird. Somit werden die einzugebenden Daten durch den Eingang 43 in dieser invertierten Form so behandelt daß der Setzzustand eines IO8-Flipflop und eines SO8-Flipflop als Speicherung eines O-Bit und der Löschzustand als Speicherung eines 1-Bit gilt Wenn das Signal eines O-Bit über eine Leitung 17-4 zur Stufe 2⁷ des Eingabe-Schieberegisters 17-1 (Fig. 17a) herangeführt wird, während der Taktpuls Φ2 auf einer Leitung 19-8 erscheint, wird die Stufe 2⁷ über einen Negator /1307 zur Speicherung des O-Bit gesetzt Wenn umgekehrt ein l-3it auf der Leitung 17-4 auftritt, würde die Stufe 2⁷ zur Speicherung des 1-Bit gelöscht werden. Wenn außerdem das Markierbit 2^M in die Stufe 2⁶, 2⁴ oder 2³ in Abhängigkeit vom Format des Zeichens eingebracht wird, wird die betreffende Stufe zur Speicherung des O-Bit gesetzt Sobald das O-Bit in das 1O8-Flipflop geschoben ist damit angezeigt wird, daß das Zeichen im anderen Format nach rechts in das weitere Schieberegister 17-2 geschoben ist, wird das Signal des Kürzungsbit 2^S von der Setzausgangsklemme der Stufe 2⁵des Schieberegisters 17-2 über eine Leitung 17-10 dem Datenzeichen-Generator 18-1 zugeleitet, der dann die notwendigen Signale hervorbringt, um das Zeichen im anderen Format aus dem Schieberegister 17-2 in das entsprechende Zeichen mit feststehendem Format im Pufferregister 17-3 zu konvertieren. Selbst wenn die eingegebenen Daten in ihrer invertierten oder komplementären Form in dem Eingabe- und weiteren Schieberegister und dem Pufferregister 17-1, 17-2 und 17-3 bearbeitet werden, (die am Ausgang des Pufferregisters 17-3 in ihrer wahren Form bitprallel zu übertragen sind), seien sie doch zur Erläuterung des Betriebes in der Schaltung der F i g. 17 in ihrer wahren Form betrachtet, um die Folgerichtigkeit der Bitgestaltung bei den Zeichen in den anderen Formaten beizubehalten.

Infolge des Löschens der Stufen 2² bis 2° und 2^S des Eingabe-Schieberegisters 17-1, sowie des IO8-Flipflop über die Leitung 19-9 werden diese tatsächlich mit einem 1-Bit beladen bzw. in den 1-Zustand gebracht, während durch das Setzen der Stufe 2³ des Eingabe-Schieberegisters 17-1 von dem über eine Leitung 18-26 herankommenden Markierbit 2^M in diese Stufe 2³ ein O-Bit eingespeist wird.

Vom Datenzeichengenerator 18-1 der Fig. 18 werden die Bits 2* bis 2° und 2^S des vorhergehenden Datenzeichens während seiner Einspeisung in die betreffenden Stufen 2* bis 2° und 2^sdes Schieberegisters 17-2 im Eingang 43 geprüft, um festzustellen, ob die eingehenden Bits 2* bis 2° eine ungerade Anzahl 1-Bits enthalten und das Kürzungsbit 2^S ein O-Bit ist, damit dann das 1-Markierbit 2^M in die Stufe 2³ des Eingabe-Schieberegisters 17-1 unmittelbar vor dem Kürzungsbit 2^S des folgenden Datenzeichens gebracht wird, wenn sich das Kürzungsbit in der Stufe 2* des Eingabe-Schieberegisters 17-1 befindet, und damit

O-Bits in die Stufen 2⁷ bis 2⁵ des Pufferregisters 17-3 eingelassen werden, oder ob die eingehenden Bits 2⁴ bis 2° eine gerade Anzahl 1-Bits aufweisen und das Kürzungsbit 2⁵ein O-Bit ist, damit dann das 1-Markierbit in die Stufe 2⁴ des Eingabe-Schieberegisters 17-1 unmittelbar vor dem Kürzungsbit 2^S des folgenden Datenzeichens mit unterschiedlichem Format eingege-' ben wird, wenn das Kürzungsbit sich in der Stufe 2⁵ des Eingabe-Schieberegisters 17-1 befindet, und damit die

Vorhergehendes Zeichen in anderen Formaten

O-Bits in die Stufen 2⁷ und 2⁶ des Pufferregisters 17-3 eingeführt werden können, oder ob das Kürzungsbit 2^S ein 1-Bit ist, damit das 1-Markierbit in die Stufe 2⁶ des Eingabe-Schieberegisters 17-1 unmittelbar vor dem Kürzungsbit 2^S des folgenden eingehenden Datenzeichens eingelassen werden kann, wenn sich das Kürzungsbit in der Stufe 2⁷ des Eingabe-Schieberegisters 17-1 befindet.

Folgendes Zeichen in anderen Formaten

Bei gelöschtem Eingabe-Schieberegister
gelöschte Stuten

Bei der Übertragung vom Schiebezum PufTerregister

gel. St. Bits d. St.

Wenn Kürzungsbit
2^S in d. St. geschoben ist

Bei gelöschtem Eingabe-Schieberegister

Markierbit Verschiebung

2^M in d. St. Bits d. St.

- (1) 2⁷ ₀, 2⁶ _ρ, 2\ 2) (1) 2⁷ ₀, 2⁶ _e
2⁵i, 2), 2) (1)

2% (2) 2)

l\, 2|, 2% (2) 2] 2i

2) 2",

(1) Unabhängig vom Format des zuvor in das Schieberegister 17-2 eingegebenen Zeichens sind bei gelöschtem Eingabe-Schieberegister 17-1 die Stufen 2² bis 2° und 2^s des Eingabe-Schieberegisters und das 108-FIipflop stets gelöscht.

(2) Unabhängig vom Format des vorhergehenden, in das Schieberegister 17-2 eingelassenen Zeichens werden bei der Übertragung vom Schiebe- zum Pufferregister die Bits aus den Stufen 2⁴ bis 2° des Schieberegisters stets in die Stufen 2⁴ bis 2° des Pufferregisters eingelassen.

Die zuvor erläuterte Arbeitsweise des Datenzeichen-Generators 18-1 (Fig. 18) und des Eingabe- und weiteren Schieberegisters und des Pufferregisters 17-1, 17-2 und 17-3 (Fig. 17) ist in der vorherigen Tabelle zusammengestellt Die Bestimmung, welches Format das eingehende Datenzeichen aufweist, wird in Verbindung mit den Fig.21a bis 21c nunmehr ausführlicher beschrieben.

Zuerst sei angenommen, daß ein Datenzeichen bitseriell in die Stufe 2⁷ des Eingabe-Schieberegisters 17-1 hineinläuft und durch die Stufen des Eingabe- und weiteren Schieberegisters 17-1 und 17-2 geschoben wird, bis seine Bits die richtigen Stufen des Schieberegi sters 17-2 erreicht haben. Ober die Löschausgangsklem men der Stufen 2⁴ bis 2° des Schieberegisters 17-2 werden die komplementären Bits 2⁴ bis 2° und über die Setzausgangsklemmen derselben Stufen die wahren Bits 2* bis 2° einem die Geradzahligkeit bzw. Ungeradzahlig- keit abtastenden Generatorteil 18-2 zugeleitet Zusätzlich wird über die Setzausgangsklemme der Stufe 2^S des Schieberegisters 17-2 und eine Leitung 17-10 das wahre Kürzungsbit 2* zwei NAND-Gliedern COOiX und CWiX zugeleitet Zur Zeitfestsetzung im Datenzei chen-Generator 18-1 wird ein S-» I-Signal aus einem UND-Glied /3045 Ober eine Leitung 19-9 und einen Negator COM* NOR-Gliedern COU* und COiBX zugeführt, wahrend ein Signal zum Löschen des Eingabe-Schieberegisters 17-1 von einem UND-Glied 12X5 Ober eine Leitung 19-4 zu mehreren NAND-Gliedern CWiX, COWK CQWK COiIX und COiSX herangeführt wird.

Falls der Generatorteil 18-2 eine Ungeradzahligkeit wahrnimmt, gibt er über eine Leitung 18-3 ein Signal an das NAND-Glied C003Xund im anderen Falle über eine Leitung 18-4 an das NAND-Glied COtUTab. Falls die Bits 2* bis 2° also eine ungerade Anzahl 1-Bits enthalten und das Kürzungsbit in der Leitung 17-10 ein O-Bit darstellt, wird das NAND-Glied CÜO3X eingeschaltet und legt ein Signal von hohem Niveau auf eine Leitung 18-10. Wenn dagegen die Bits 2⁴ bis 2° des Schieberegisters 17-2 eine gerade Anzahl 1-Bits aufweisen und das Kürzungsbit in der Leitung 17-10 wieder ein O-Bit darstellt, wird das andere NAND-Glied C002A" geschaltet und legt ein Signal von hohem Niveau auf eine Leitung 18-11. Im Falle, daß die beiden NAND-Glieder C003A" und C002* nicht geschaltet werden, erhält ein NAND-Glied C005X nur Signale von tiefem Niveau, da das Kürzungsbit in der Leitung 17-10 ein 1-Bit ist so daß dieses NAND-Glied COOSA" geschaltet wird und ein Signal von hohem Niveau auf eine Leitung 18-12 bringt

Nun sei angenommen, daß das invertierte Bereitschaftssignal von der Modul-Steuerung 38 auf die Leitung 12-3 und weiter auf eine Leitung 12-80 des Ausganges 41 bzw. 21 der Fig. 12 gelegt wird, daß ferner alle Flipflops der Eingabe-Steuerschaltung 19-1 gelöscht sind, und daß schließlich der Datensatz 24

so gerade einen Nachrichtenblock über die Übertragungsleitungen 14 zum Datensatz 42 überträgt Beim Empfang dieses Nachrichtenblockes in bitserieller Form vom Ausgang 21 bzw. 41 speist der Eingang 43 bzw. 23 die beiden ersten, dem Block vorauslaufenden synchro nisierenden Zeichen 5Cl und 5C2 (Fig.20), die dem ersten Datenzeichen DCO der Fig.21a vorangestellt sind, in das Eingabe-Schieberegister 17-1 ein. Diese synchronisieren den Eingang 43 bzw. 23 mit der eingehenden Nachricht und werden nicht zur Modul- Steuerung 38 flbennittelt Im Eingabe-Schieberegister 17-1 und im Schieberegister 17-2 werden die empfangenen Datenzeichen in die bitparallele Form gebracht und im Pufferregister 17-3 in das feststehende Format konvertiert und zur Modul-Steuerung 38 übertragen.

Vom Bit 2² des aus der Modul-Steuerung 38 kommenden äußeren Funktionswortes, das in einer Leitung 19-3 des Einganges 43 bzw. 23 erscheint, wird der Empfang der Nachricht beendet, bis ein neuer Nachrichtenblock

diesen Arbeitsgang erneut herbeiführt. Sobald das Nachrichten-Subsystem betriebsbereit ist, findet die anschließend beschriebene Eingabefolge statt.

Vor dem Zeitpunkt fo (F i g. 20) wird die Eingabefolge von der entfernten Rechenanlage 36 dadurch eingeleitet, daß das äußere Funktionswort zum Suchen der synchronisierenden Zeichen und das zugehörige Steuersignal über die Modul-Steuerung 38 dem Eingang 43 zugeleitet werden. Der Signalteil des 3-aus-7-Code tritt über die Leitungen 12-5, 12-6 und 12-7 und das Steuersignal über die Leitung 12-8 und einen Negator 7*1600 in das NAND-Glied 7Ί200 und den Negator T1300 ein, den ein Signal von tiefem Niveau über die Leitung 12-78 verläßt. Das Bit 2² des äußeren Funktionswortes auf der Leitung 19-3 und das Signal in der Leitung 12-78 löschen das Empfangs-Flipflop, um den Empfang einer Nachricht in Gang zu setzen, die vom Zwischenglied 44 über die Übertragungsleitungen 14 erhalten werden soll.

Außerdem bringt vor dem Zeitpunkt k der Datensatz 42 das Taktempfangssignal in die Leitung 19-4 zu einem Monoflop K6004, das den Taktpuls Φ, erzeugt. Das auf der Leitung 12-82 vom Bedienenden hervorgerufene Φι-Schaltsignal und das auf der Leitung 12-83 genauso bewirkte $₂-SchaltsignaI, die an einer Schalttafel eingestellt werden, die mit dem Modul 40 verbunden sein kann, verfolgen ein Signalniveau, das durch die anderen Eingangssignale der UND-Glieder /3030, /3035, /3040 und /3045 bestimmt wird. Da das S08-Flipflop in diesem Zeitpunkt gelöscht ist, hat ein S -* 1-Abschaltsignal in einer Leitung 17-5, das am UND-Glied /3045 von der Löschausgangsklemme des S08-Flipflop her erscheint, ein tiefes Niveau, so daß normalerweise den Leitungen 19-6 und 19-7 der Taktpuls Φι und den Leitungen 19-8 und 19-9 der Taktpuls Φ₂ aufgeprägt wird.

Im Zeitpunkt fo wird beim Taktpuls Φ₂ das erste synchronisierende Zeichen des einlaufenden Nachrichtenblockes über die Leitung 17-4 der Stufe 2⁷ des Eingabe-Schieberegisters 17-1 in ähnlicher Weise wie in der Fig.21a zugeleitet, in der das Kürzungsbit 2^sdas vorauslaufende Bit ist, dem die Bits 2° bis 2^? mit aufsteigender Bedeutung folgen. Die Bits der synchronisierenden Zeichen treten also mit dem Taktpuls Φ2 in der Leitung 19-8 in die Stufe 2⁷ des Eingabe-Schieberegisters 17-1 und mit dem nächsten Taktpuls Φι in der Leitung 19-6 in die Stufe 2⁷ des Schieberegisters 17-2 ein und werden mit den nachfolgenden Taktpulsen Φι und $2unddenI-<· Sbzw. S-» I-Signalen nach rechts durch den Serien-Parallel-Umordner geschoben. Sobald die Bits in den entsprechenden Stufen des Eingabe-Schieberegisters 17-1 aufgenommen sind, wird über die Setzoder Löschausgangsklemmen der Stufen 2⁷ bis 2° und 2^S und zugehörige Eingangsleitungen ein NAND-Glied R3102 (Fig. 19b) geschaltet, wodurch in einer Leitung 19-20 ein Wahrnehmungssignal von hohem Niveau und über einen Negator R 3302 in einer Leitung 19-10 ein Wahrnehmungssignal von tiefem Niveau erzeugt wird. Wie beachtet sei, wird in diesem Ausführungsbeispiel das Format der synchronisierenden Zeichen, wie folgt, angewendet:

2? ₂6 ₂5 ₂* ₂3 ₂2 ₂1 ₂0 2^s

0 0 1 10 1 0 1 1 = 065g

Dieses Format wird durch eine Verdrahtung von Hand zwischen den Setz- und Löschausgangsklemmen des Eingabe-Schieberegisters 17-1 und dem NAND-Glied R 3102 in die Schaltungen eingebracht.

Wenn im Zeitpunkt fo beim Taktpuls Φ₂ das Kürzungsbit 2^S des ersten synchronisierenden Zeichens in die Stufe 2⁷ des Eingabe-Schieberegisters 17-1 eingespeist wird, werden die IO8- und SO8-Flipflops gelöscht. Zur Parallel-Verschiebung der Bits aus den Stufen 2⁷ bis 2° des Eingabe-Schieberegisters 17-1 in die Stufen 2⁷ bis 2° des Schieberegisters 17-2 wird lediglich der Taktpuls Φ\ von tiefem Niveau in der Leitung 19-6 benötigt. Gemeinsam mit dem S -► I-Signal, das vom UND-Glied /3045 über die Leitung 19-9 herankommt und eine Parallel-Verschiebung der Bits aus den Stufen 2⁴ bis 2° und 2^S des Schieberegisters 17-2 zu den nächstniedrigeren Stufen 2³ bis 2° und 2^S des Eingabe-Schieberegisters 17-1 und zum IO8-Flipflop bewirkt, muß der Datenzeichen-Generator 18-1 auf eine Leitung 18-24 ein MOD S -► I,2⁶,2⁵-Signal und auf eine Leitung 18-24 ein MOD S -► I,2⁶,2⁵-Signal und auf eine Leitung 18-25 ein MOD S-* I,2⁴-Signal legen, um eine Parallel-Verschiebung der Bits aus den Stufen 2⁶ bis 2⁴ des Schieberegisters 17-2 in die nächstniedrigeren Stufen 2⁵ bis 2³ des Eingabe-Schieberegisters 17-1 zu erreichen. Bei gelöschtem S08-Flipflop, das ein Signal von tiefem Niveau über die Leitung 17-5 als Abschaltsignal dem UND-Glied /3045 zuführt, das dann über die Leitung 19-9 ein tiefes Niveau an den Negator C004ATder Fig. 18 heranbringt werden die beiden NOR-Glieder C015Xund C016A" erregt, die je das betreffende, zuvor bezeichnete MOD S -* I-Signal über die Leitung 18-24 bzw. 18-25 einem NAND-Glied Xi UX bzw. XiWX, sowie den Setz- und Löscheingangsklemmen der Stufe 2⁶ des Eingabe-Schieberegisters 17-1 zuleiten. Bei gelöschtem SO8-Flipflop werden mit jedem Taktpuls Φι die Bits des Eingabe-Schieberegisters 17-1 parallel in dieselben Stufen des Schieberegisters 17-2 überführt, und mit jedem Taktpuls Φ₂ werden die Bits des Schieberegisters 17-1 parallel zur nächstniedrigeren Stufe des Eingabe-Schieberegisters

17-1 verschoben. Dieselben Übertragungen vom Eingabe- zum weiteren Schieberegister bzw. umgekehrt erfolgen bei der Aufnahme und Verschiebung aller Datenzeichen mit unterschiedlichen Formaten, bis das Kürzungsbit 2^sin die Stufe 2^sdes Schieberegisters 17-2 geschoben ist; das SO8-Flipflop ist also nur während der Zeitspanne gesetzt, in der das Zeichen im anderen Format vollständig in die untersten Stufen des Schieberegisters 17-2 hineingeschoben und eingespeist ist

Nachdem das Kürzungsbit 2⁵ und das Bit 2⁷ des ersten synchronisierenden Zeichens in die Stufe 2^sbzw. 2⁷ des Eingabe-Schieberegisters 17-1 geschoben sind, erzeugt das NAND-Glied /23102, wie bereits angegeben, im Zeitpunkt t\ mit dem Taktpuls Φ₂ das Wahrnehmungssignal, das nach seiner Invertierung im Negator R 3302 auf der Leitung 19-10 erscheint Dieses Wahrnehmungssignal von tiefem Niveau, das Löschsignal aus dem SYNCH-Flipflop auf einer Leitung 19-11 und das Löschsignal aus dem Empfangs-Flipflop in einer Leitung 19-12 setzen beim nächsten Taktpuls Φι (nach dem Taktpuls Φ% der das Kürzungsbit 2^S des ersten synchronisierenden Zeichens in die Stufe 2⁸ des Eingabe-Schieberegisters 17-1 brachte), über das NAND-Glied /1500 und das NOR-Glied /1501 das SO8-FlipfIop, das von seiner Ausgangsklemme über eine Leitung 17-6 ein Setzsignal von tiefem Niveau der Setzeingangsklemme des SYNCH-Flipflop, sowie den UND-Gliedern /2205 und /2305 zuführt Da das

IO8-Flipflop noch gelöscht ist, gibt es an seiner Setzausgangsklemme über eine Leitung 17-7 ein Schaltsignal von hohem Niveau an die Setzeingangsklemme des Empfangs-Flipflop (Fig. 19a) ab. Das letztere bleibt gelöscht und ermöglicht ein Setzen des SYNCH-Flipflop über Leitungen 19-13 und 19-23. Beim nächsten Taktpuls Φ2 im Zeitpunkt t₂ bei gesetztem SO8-Flipflop werden die UND-Glieder /2205 und /2305 geschaltet, die auf eine Leitung 19-4 ein Signal zum Löschen der Stufen 2² bis 2° und der Stufe 2^S des Eingabe-Schieberegisters 17-1 und des 108-Flipflop bzw. auf die Leitung 19-15 ein S-*- Q-Signal legen. Dieses S-+ Q-Signal von tiefem Niveau befördert die Bits 2⁴ bis 2° des ersten synchronisierenden Zeichens aus den Stufen 2⁴ bis 2° des ersten synchronisierenden Zeichens aus den Stufen 2⁴ bis 2° des Schieberegisters 17-2 in dieselben Stufen des Pufferregisters 17-3. Bei demselben Taktpuls Φ2 schaltet das Abschaltsignal von hohem Niveau von der Löschausgangsklemme des SO8-Flipflop, das zugleich über die Leitung 17-5 läuft, das UND-Glied /3045 ab, wodurch ein S-* I-Signal von hohem Niveau auf der Leitung 19-9 erscheint, das die Verschiebung vom weiteren Schieberegister 17-2 zum Eingabe-Schieberegister 17-1 beendet Zusätzlich ist bei gelöschtem Empfangs-Flipflop über die Leitung 19-13 und gesetztem SO8-Flipflop über die Leitung 17-6 das SYNCH-Flipflop nun gesetzt. Da das Kürzungsbit des zweiten synchronisierenden Zeichens nun in die Stufe 2⁷ des Eingabe-Schieberegisters 17-1 eintritt, läuft das Wahrnehmungssignal vom NAND-Glied Λ 3102 über den Negator R 3302 und die Leitung /73302 als Signal von hohem Niveau zum NAND-Glied /1500, wodurch dieses abgeschaltet wird. Das Signal zum Löschen des Eingabe-Schiebe-Registers 17-1 in der Leitung 19-4 von tiefem Niveau, das Signal an der Setzausgangsklemme der Stufe 2^S des Schieberegisters 17-2 mit hohem Niveau und das S-* I-Signal in der Leitung 19-9 nehmen den Datenzeichen-Generator 18-1 im Zeitpunkt f₂ beim Taktpuls Φ₂ in Betrieb. Da das erste synchronisierende Zeichen als Datenzeichen mit 8 Bits erkannt wird, soll das Markierbit 2^M in die Stufe 2⁶ des Eingabe-Schieberegisters 17-1 gebracht werden, (wenn das Kürzungsbit 2^sdes folgenden, zweiten synchronisierenden Zeichens in die Stufe 2⁷ des Eingabe-Schieberegisters 17-1 eingespeist wird), während die Stufen 2⁵ bis 2° und 2^S des Eingabe-Schieberegisters 17-1 und das Flipflop IO8 gelöscht und die Inhalte Stufen 2⁷ bis 2° des Schieberegisters 17-2 in dieselben Stufen 2⁷ bis 2° des Pufferregisters 17-3 übertragen werden sollen.

Wenn sich im Zeitpunkt f₂ beim Taktpuls Φ₂ das Kürzungsbit 2^S des zweiten synchronisierenden Zeichens in der Stufe 2⁷ des Eingabe-Schieberegisters 17-1 befindet und dem Datenzeichen-Generator 18-1:

1. in der Leitung 19-4 das Signal zum Löschen des Eingabe-Schieberegisters von tiefem Niveau,

2. in der Leitung 17-10 das Signal des Kürzungsbit von hohem Niveau und

3. in der Leitung 19-9 das S-* I-Signal zum Abschalten von hohem Niveau

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zugeleitet werden, werden vom Datenzeichen-Generator 18-1 die folgenden Vorgänge an den Registern der Fig. 17 bewirkt:

1. das Setzen der Stufe 2*> des Eingabe-Schieberegisters (Markierbit) Ober die Leitung 18-22 (auf das Signal zum Löschen des Eingabe-Schieberegisters X

2. das Löschen der Stufen 2⁵ und 2* des Eingabe-Schieberegisters über die Leitung 18-22 (auf dasselbe Signal wie zuvor),

3. das Löschen der Stufe 2³ des Eingabe-Schieberegisters über die Leitung 18-28 (auf dasselbe Signal wie zuvor).

4. die Übertragung der Bits 2⁷ und 2* aus dem Schieberegister in dieselben Stufen des Pufferregisters über die Leitung 18-21 (auf das S -* Q-Signal hin) und

5. die Übertragung des Bit 2⁵ in dieselbe Stufe des Pufferregisters über die Leitung 18-29 (auf dasselbe Signal wie zuvor).

Wie beachtet sei, werden von der Eingabe-Steuerschaltung 13-i für alle Datenzeichen mit unterschiedlichen Formaten die folgenden Vorgänge an den Stufen der Register dor F i g. 17 bewirkt:

1. das Löschen der Stufen 2² bis 2° und 2^S des Eingabe-Schieberegisters und des IO8-Flipflop über die Leitung 19-4 (auf das Signal zum Löschen des Eingabe-Schieberegisters hin) und

2. die Übertragung der Bits aus den Stufen 2⁴ bis 2° des Schieberegisters in dieselben Stufen des Pufferregisters über die Leitung 19-15 (auf das S -» Q-Signal hin).

Da die empfangende entfernte Rechenanlage 36 noch nicht durch ein Q-* CTM-Steuersignal zum Empfang des im Pufferregister 17-3 festgehaltenen Datenzeichens mit festem Format vorbereitet ist, unterbleibt die bitparallele Übertragung zur Modul-Steuerung 38, bis das Datenzeichen DCO in das Pufferregister 17-3 übertragen ist.

Die Vorgänge, die im Zeitpunkt A> stattgefunden haben, werden im Zeitpunkt h wiederholt; daher wird das zweite synchronisierende Zeichen mit den aufeinanderfolgenden Taktpulsen Φ\ und Φ2 bzw. den I -► S und S-* I-Signalen durch den Serien-Parallel-Umordner, also das Eingabe- und weitere Schieberegister 17-1 und 17-2 hindurchgeschoben, bis im Zeitpunkt te sein Markierbit 2^Min das IO8-Flipflop gelangt

Nachdem das SYNCH-Flipflop beim nächsten Taktpuls Φι gesetzt ist, die Stufen 2^S bis 2° und 2^S des Eingabe-Schieberegisters 17-1 gelöscht sind, die Stufe 2⁶ des Eingabe-Schieberegisters mit einem Markierbit 2^M besetzt und die benachbarte Stufe 2⁷ vom Kürzungsbit 2^sdes zweiten synchronisierenden Zeichens gelöscht ist, wird von der Löschausgangsklemme des IO8-Flipflop über die Leitung 17-8 das SO8-Flipflop von dem Signal mit niedrigem Niveau gelöscht, weil das Signal von tiefem Niveau aus dem abgeschalteten NAND-Glied /1500 zugegen ist Infolge des Löschens des SO8-Flipflop erhält das UND-Glied /3045 über die Leitung 17-5 ein Schaltsignal, so daß das UND-Glied /3045 beim nächsten Taktpuls Φ₂ ein S-* I-Signal von tiefem Niveau auf die Leitung 19-9 bringt Das SYNCH-Flipflop bleibt nun gesetzt, bis die beiden IO8- und SO8-Flipflops vom Markierbit 2^M des Datenzeichens 2X70 gesetzt werden, das durch das Eingabe-Schieberegister 17-1 zum Setzen des IO8-Flipflop bis zu diesem hindurchgescnoben ist, worauf über die Leitung 17-7 das SYNCH-Fbpflop gelöscht wird.

Wenn das Markierbit 2^M, das Kürzungsbit 2^sund das Bit 2⁷ des zweiten synchronisierenden Zeichens bis in die Stufe 2^S bzw. 2⁷ des Eingabe-Schieberegisters bzw. in das IO8-Flipflop geschoben sind, erzeugt im Zeitpunkt

t₃ beim Taktpuls Φ₂ das NAND-Glied A 3102 das Wahrnehmungssignal der synchronisierenden Zeichen, das Ober den Negator /23302 mit tiefem Niveau auf die Leitung 19-10 gelegt «rird. Da nun das SYNCH-Flipflop gesetzt ist, gelangen die folgenden Signale zur Setzeingangsklemme des IO8-Flipflop:

1. ein Setzsignal über die Leitung 19-16, das auf tiefem Niveau vom NOR-Glied R 2100 herangeführt wird,

2. ein Ausgangssignal der Stufe 2^S des Schieberegisters 17-2 von tiefem Niveau über die Leitung 17-12 und

3. das S-* I-SignaLdas vom UND-Glied Γ3045 über die Leitung 19-9 herankommt

Beim nächsten Taktpuls Φι, (also nach dem Taktpuls Φι in dem Zeitpunkt t% als das Kürzungsbit 2^sdes ersten synchronisierenden Zeichens in die Stufe 2^S des Eingabe-Schieberegisters 17-1 gebracht wurde), setzt das die Löschausgangsklemme des IO8-Flipflop verlassende Signal von hohem Niveau Ober die Leitung 17-8 und das NOR-Glied /1501 das SO8-Flipflop. Während das über die Leitung 19-21 herankommende Wahrnehmungssignal und das über die Leitung 17-7 herangeführte Setzsignal des IO8-Flipflop von tiefem Niveau gemeinsam an der Setzeingangsklemme des Empfangs-Flipflop auftreten, wird das letztere gesetzt Das gesetzte SOS-Flipflop bringt Ober die Leitung 17-6 das Signal zum Setzen von tiefem Niveau an die Setzeingangsklemme des SYNCH-Flipflop und an die UND-Glieder /2205 und /2305 (Fig. 19a) heran. Da beim nächsten Taktpuls Φ₂ im Zeitpunkt U bei gesetztem SYNCH-Flipflop die UND-Glieder /2205 und /2305 geschaltet werden, löscht das Signal von tiefem Niveau auf der Leitung 19-4 die Stufen 2² bis 2° und 2^S des Eingabe-Schieberegisters 17-1 und das 108-Flipflop bzw. gelangt das S-* Q-Signal auf die Leitung 19-15, das mit seinem tiefen Niveau die Bits 2* bis 2° des zweiten synchronisierenden Zeichens aus dem Schieberegister 17-2 in dieselben Stufen des Pufferregisters 17-3 überfuhrt Gleichzeitig schaltet bei demselben Taktpuls Φι das Signal von hohem Niveau von der Löschausgangsklemme des S08-Flipflop das UND-Glied /3045 ab, das dementsprechend das S -» I-Signal von hohem Niveau auf die Leitung 19-9 bringt und die Verschiebung vom weiteren zum Eingabe-Schieberegister beendet Wenn das Kürzungsbit 2* des Datenzeichens DCO in die Stufe 2⁷ des Eingabe-Schieberegisters 17·! eingegeben ist, wird das NAND-Glied Ä3102 zusätzlich abgeschaltet wodurch ein Wahrnehmungssignal von hohem Niveau Ober den Negator /73302 zur Leitung 19-10 gelangt

Beim Taktpuls Φι im Zeitpunkt U wurden das Löschsignal des Eingabe-Schieberegisters 17-1 von tiefem Niveau der Leitung 19-4, das Kürzungsbitsignal von hohem Niveau von der Setzausgangsklemme der Stufe 2^sdes Schieberegisters 17-2 der leitung 17-10 und das S-» I-Signal von hohem Niveau der Leitung 19-9 zum Einstellen des Datenzeichen-Generators 18-1 zugeführt 13a das zweite synchronisierende Zeichen acht Bits aufweist soll das Markierbit in die Stufe 2^s des Eingabe-Scliieberegisters 17-1 eingespeist werden, (wenn zugleich das Kürzungsbit 2^S des folgenden Datenzeichens DCO in die Stufe 2⁷ des Eingabe-Schieberegisters 17-1 eingespeist wird), und die Stufen 2⁵ bis 2° und 2^S des Eingabe-Schieberegisters 17-1 und das IO8-Flipflop sollen gelöscht und der Inhalt der Stufen 2⁷ bis 2° des Schieberegisters 17-2 in dieselben Stufen des Pufferregisters 17-3 übertragen werden.

Mit dem Taktpuls Φ₂ im Zeitpunkt U, wenn das Kürzungsbit 2^S des folgenden Datenzeichens DCO in der Stufe *2⁷ des Eingabe-Schieberegisters 17-1 ist, werden die folgenden Signale dem Datenzeichen-Generator 18-1 zugeleitet:

1. das Signal von tiefem Niveau zum Löschen des Eingabe-Schieberegisters 17-1 über die Leitung 19-4,

2. das Kürzungsbit-Signal von hohem Niveau über die ^:o Leitung 17-10 und

3. das S-+ I-Abschaltsigna] von hohem Niveau auf der Leitung 19-9.

Hierdurch werden die fünf Signale den Registern der

F i g. 17 zugeleitet, die bereits zuvor aufgezählt sind und die genannten fünf Vorgänge im Datenzeichen-Generator 18-1 zur Auslösung bringen. Die Operationen im Zeitpunkt U werden wie im Zeitpunkt Ib nun wiederholt, so daß das Datenzeichen DCO mit den Taktpulsen Φι und Φ₂ und den !->■ S und S ->· I-Signalen durch das Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners nach rechts hindurchgeschoben wird. Nach dem Zeitpunkt U wird das SO8-Flipflop über die Leitung 17-8 wieder vom Löschausgangss.jjnal des 108-Flipflop, wie bereits erwähnt, gelöscht

Im Zeitpunkt t₅ sind das Markierbit 2^M, das Kürzungsbit 2^S und das Bit 2⁷ des Datenzeichens DCO mit dem Taktpuls Φ₂ bzw. dem S-* I-Signal in das IO8-Flipflop und die Stufen 2^sund 2⁷ des Eingabe-Schieberegisters 17-1 geschoben. Zugleich ist das 108-Flipflop vom Markierbit 2^wdes Datenzeichens DCO mit Hilfe des Signals von tiefem Niveau von der Setzausgangsklemme der Stufe 2⁵des Schieberegisters 17-2 auf der Leitung 17-12 und des Setzsignals von tiefem Niveau auf der Leitung 19-16 gesetzt Nachdem das Empfangsflipflop gesetzt ist, wird außerdem das Signal von hohem Niveau von der Löschausgangsklemme über die Leitungen 19-13 und 19-22 dem NOR-Glied R 2100 zugeleitet, das ein Schaltsignal von tiefem Niveau zum Setzen des IO8-Flipflop an dessen Setzeingangsklemme heranbringt Hierdurch ist der Inhalt der Stufe 2^S des Schieberegisters 17-2 über die Leitung 17-12 bei dem S-» I-Signal von niedrigem Niveau in der Leitung 19-9 imstande, das IO8-Flipflop jedesmal dann zu setzen, wenn ein 1-Markierbit 2^M eingeschoben wird. Aus diesem Grunde haben das NAND-Glied R 3102 und das Wahrnehmungssignal der synchronisierenden Zeichen weiter keinen Einfluß auf

so den Serien-Parallel-Umordner der F i g. 17.

Beim nächsten Taktpuls Φι (nach dem Setzen des IO8-Flipflop im Zeitpunkt t>) wird das SO8-Flipflop durch das Signal des 1-Markierbit von hohem Niveau aus der Löschausgangsklemme des IO8-Flipflop in der Leitung 17-8 mit Hilfe des NOR-Gliedes /1501 gesetzt Gleichzeitig wird das SYNCH-Flipflop vom Signal auf tiefem Niveau, das über die Leitung 17-7 aus der Setzausgangsklemme des IO8-Flipflop austritt, und vom Wahrnehmungssignal auf tiefem Niveau gelöscht, das über die Leitung 19-20 und das NAND-Glied R1200 herankommt und dem Negator R1300 als Signal von hohem Niveau zugeführt wird, der es auf tiefem Niveau zur Löscheingangsklemme des SYNCH-Flipflop heranbringt

Nach dem Löschen des SYNCH-Flipflop und dem Setzen des SO8-FIipfIop im Zeitpunkt fe werden beim nächsten Taktpuls Φ₂ von einem Signal auf tiefem Niveau aus der Löschausgangsklemme des SO8-Flipflop

Ober die Leitung 17-6 die UND-Glieder /2205 und /2305 gesetzt, von denen das erstere ein Signal auf tiefem Niveau zum Löschen des Eingabe-Schieberegisters 17-1 über die Leitung 19-4 an dessen Stufen 2² bis 2° und 2^S und an das IO8-Flipflop und das letztere ein S ->· Q-Signal Ober eine Leitung 19-15 abgibt, das die Bits 2* bis 2° des Datenzeichens DCO aus den betreffenden Stufen des Schieberegisters 17-2 in dieselben Stufen des Pufferregisters 17-3 einläßt Gleichzeitig wird von einem Signal auf hohem Niveau in der Leitung 17-5, das an der Löschausgangsklemme des SO8-F!ipflop austritt, das UND-Glied /3045 abgeschaltet, so daß das S ->■ I-Signal von hohem Niveau auf der Leitung 19-9 die Verschiebung vom weiteren Schieberegister 17-2 zum Eingabe-Schieberegister 17-1 unter- drückt

Im Zeitpunkt fc werden die Arbeitsgänge wie im Zeitpunkt fo wiederholt, so daß das Datenzeichen DCi bei den Taktpulsen Φ\ und Φ₂ bzw. bei den I -♦ S und S-i- I-Signalen durch das Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners geschoben wird, bis sein Markierbit 2^M im Zeitpunkt t₇ in das 108-Flipflop gelangt

Während im Zeitpunkt fc das ISR-Flipflop vom Signal auf tiefem Niveau, das über eine Leitung 19-24 von der Löschausgangsklemme des SYNCH-Flipflop herankommt, sowie von einem Signal auf tiefem Niveau, das über eine Leitung 19-25 von der Setzausgangsklemme des Empfangs-Flipflop herangeführt wird, und von einem Signal auf tiefem Niveau aus dem geschalteten UND-Glied /2205 in der Leitung 19-26 noch gesetzt ist, wird die Eingabefolge eingeleitet, in dec das rekonstruierte Datenzeichen DCO mit feststehendem Format vom Pufferregister 17-3 über die Modul-Steuerung 38 zur entfernten Rechenanlage 36 übertragen wird.

In dieser Eingabefolge legt das ISR-Flipflop ein Setzsignal von tiefem Niveau an den Negator K4010 und das NAND-Glied K4011. Der Negator K4010 gibt ein erstes Aufforderungssignal von tiefem Niveau über die Leitung 19-19 zur Modul-Steuerung 38, die mit einem ersten Wahlsignal auf tiefem Niveau antwortet, das über eine Leitung 19-28 ein UND-Glied /2001 und das NAND-Glied K4011 einschaltet Vom letzteren wird nun das zweite Aufforderungssignal auf tiefem Niveau der Modul-Steuerung 38 über die Leitung 19-17 zugeführt, die mit einem zweiten Wahlsignal auf tiefem Niveau in einer Leitung 19-29 antwortet Nachdem dieses zweite Wahlsignai von der Modul-Steuerung 38 zum UND-Glied /2001 zurückgegeben ist, sendet die Modul-Steuerung 38 ein Signal zur Datenaufforderung und ein ESI-Wort als von außen vorgeschriebenen Index an die entfernte Rechenanlage 36. Das nunmehr eingeschaltete UND-Glied /2001 führt ein Q -* CTM-Signal über die Leitung 19-18 den Löschausgangsklemmen der Stufen 2⁷ bis 2° des Pufferregisters 17-3 zu, wodurch das Komplement der Bits 2⁷ bis 2° des Datenzeichens DCO bitparallel über die Modul-Steuerung 38 zur entfernten Rechenanlage 36 gelangt Wenn der Datenfluß, der aus den Übertragungsleitungen 14, dem Datensatz 42 und dem Zwischenglied bitseriell über die Leitung 17-4 in der Stufe V des Eingabe-Schieberegisters 17-1 empfangen wurde, in der invertierten oder komplementären Form vorlag, wie es beim ausgegebenen Datenfluß des Ausganges 21 der Fall ist, nehmen die Bits 2⁷ bis 2° des Datenzeichens DCO, die zur Modul-Steuerung 38 und der entfernten Rechenanlage 36 übertragen sind, nunmehr ihre wahre Form ein.

Nach dem Empfang des Datenaufforderungssignals

läuft ein Anerkenntnissignal auf hohem Niveau über eine Leitung 19-30 zum Eingang 43 zurück und löscht über 2inen Negator J? 1100 gemeinsam mit dem Q-^ CTM-Signal der Leitung 19-18 mit einem tiefen Niveau des ISR-Flipflop, wodurch Ober eine Leitung 19-27 das erste und zweite Aufforderungssignal, sowie die beiden Wahlsignale verschwinden.

Im Zeitpunkt t₇ sind das Markierbit 2^M, das Kürzungsbit 2⁵und das Bit 2⁵ des Datenzeichens DC1 in das IO8-Flipflop bzw. die Stufen 2^S und 2⁵ des Eingabe-Schieberegisters 17-1 und beim Taktpuls Φ₂ und S -* I-Signal das Kürzungsbit 2^S und das Bit 2° des Datenzeichens DCl in die Stufe 2^s bzw. 2⁷ des Eingabe-Schieberegisters 17-1 geschoben. Gleichzeitig wird nun mit Hilfe des Signals von tiefem Niveau aus der Setzausgangsklemme der Stufe 2^sdes Schieberegisters 17-2 über die Leitung 17-12 und des Setzsignals von tiefem Niveau über die Leitung 19-16 des IO8-Flipflop vom Markierbit 2^wdes Datenzeichens DC1 gesetzt

Im Zeitpunkt % wird der Datenzeichen-Generator 18-1 durch das Löschsignal des Eingabe-Schieberegisters 17-1 von tiefem Niveau auf der Leitung 19-4, vom O-Kürzungsbit, einem Signal von tiefem Niveau aus der Setzausgangskiemme der Stufe 2^S des Schieberegisters 17-2 auf der Leitung 17-10 und von dem S -► I-Signal von hohem Niveau auf der Leitung 19-9 in Betrieb genommen. Wenn das Datenzeichen DCX als Zeichen mit sechs Bits erkannt ist, soll das Markierbit in die Stufe 2* des Eingabe-Schieberegisters 17-1 gebracht werden, (wenn in diesem Zeitpunkt das Kürzungsbit 2^S des folgenden Datenzeichens DC 2 in die Stufe 2⁵ des Eingabe-Schieberegisters 17-1 eingespeist ist); ferner sollen die Stufen 2³ bis 2° und 2^sdes Eingabe-Schieberegisters 17-1 und das IO8-Flipflop, sowie die Stufen 2⁷ und 2⁶ des Pufferregisters 17-3 gelöscht und die Inhalte der Stufen 2⁷ und 2⁶ des Schieberegisters 17-2 in die Stufen 2·· und 2⁵ des Eingabe-Schieberegisters 17-1 abwärts geschoben und die Inhalte der Stufen 2⁵ bis 2° des Schieberegisters 17-2 in die Stufen 2⁵ bis 2° des Pufferregisters 17-3 übertragen werden.

Im Zeitpunkt fe wird mit dem Taktpuls Φι das Kürzungsbit 2^sdes Datenzeichens DC2 in der Stufe 2⁵ des Eingabe-Schieberegisters 17-1 gespeichert, und es werden die folgenden Signale dem Datenzeichen-Generator 18-1 zugeleitet:

1. das Löschsignal des Eingabe-Schieberegisters 17-1 von tiefem Niveau auf der Leitung 19-4,

2. das Kürzungsbit als Signal von tiefem Niveau auf der Leitung 17-10 und

3. das S-* 1-Abschaltsignal von hohem Niveau auf der Leitung 19-9,

wodurch den anschließend aufgezählten Stufen der Register nach der Fig. 17 die folgenden Signale zugeleitet werden:

1. das Markierbit zum Setzen der Stufe 2< des Eingabe-Schieberegisters 17-1 über die Leitung 18-20 (auf das Löschsignal des Eingabe-Schieberegisters 17-1 hin),

2. ein Löschsignal zur Stufe 2³ des Eingabe-Schieberegisters 17-1 (auf dasselbe Signal wie zuvor) in der Leitung 18-28,

3. Löschsignale zu den Stufen 2⁷ und 2⁶ des Pufferregisters 17-3 in der Leitung 18-23 (auf das S-v Q-Signal hin),

4. ein Signal zur Übertragung des Bit aus der Stufe 2⁵ des Schieberegisters 17-2 in die Stufe 2⁵ des

Pufferregisters 17-3 in der Leitung 18-29 (auf ein S -*- Q-Signal hin) und

5. ein Signal zum Verschieben der Bits aus den Stufen T und 2^s des Schieberegisters 17-2 zu den Stufen 2* und 2* des Eingabe-Schieberegisters 17-1 in der Leitung 18-24 (auf das Löschsignal des Eingabe-Schieberegisters 17-1 hin).

Im Zeitpunkt t% werden dieselben Vorgänge wie im Zeitpunkt to wiederholt, wobei das Datenzeichen DCI to nach rechts mit den aufeinanderfolgenden Taktpulsen Φι und Φ₂ und den I -*■ S und S -*■ I-Signalen durch das Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners geschoben wird, bis sein Markierbit 2^M im Zeitpunkt t% in das I08-Flipflop is eingespeist ist

Durch das Setzen des ISR-Flipflop wirf} die Eingabefolge eingeleitet, bei der das rekonstruierte Datenzeichen DCi mit festem Format vom Pufferregister 17-3 über die Modul-Steuerung 38 zur entfernten Rechenanlage 36 übertragen wird. Diese Eingabefolge ist der bereits erläuterten ähnlich, die im Zeitpunkt fe abläuft

Im Zeitpunkt fe sind das Markierbit 2^M, das Kürzungsbit 2^sund das Bit 2⁴ des Datenzeichens DC 2 in 2s das IO8-Flipflop und in die Stufen 2^S und 2* des Eingabe-Schieberegisters 17-1, sowie das Kürzungsbit 2^S und die Bits 2° und 2> des Datenzeichens DC3 in die Stufen 2⁵ bis 2⁷ des Eingabe-Schieberegisters 17-1 beim Taktpuls Φι und S ->■ I-Signal geschoben. Gleichzeitig wird das 108-Flipflop vom Markierbit 2^M des Datenzeichens DCl, da von der Setzausgangsklemme der Stufe 2^S des Schieberegisters 17-2 über die Leitung 17-12 das Signal von tiefem Niveau herangeführt wird, mit Hilfe des Setzsignals auf der Leitung 19-16 gesetzt

Wenn das Datenzeichen DC2 als Zeichen mit 5 Bits erkannt wird, soll ein Markierbit in die Stufe 2³ des Eingabe-Schieberegisters 17-1 eingegeben werden, (wenn in diesem Zeitpunkt das Kürzungsbit des folgenden Datenzeichens DC3 in die Stufe 2⁴ des Eingabe-Schieberegisters 17-1 eingeführt wird); ferner sollen die Stufen 2² bis 2° und 2^sdes Eingabe-Schieberegisters 17-1 und die Stufen 2⁷ bis 2⁵ des Pufferregisters 17-3 gelöscht und der Inhalt der Stufen 2⁷ bis 2⁵ des Schieberegisters 17-2 soll in die Stufen 2« bis 2⁴ des Eingabe-Schieberegisters 17-1 abwärts geschoben werden, und der Inhalt der Stufen 2* bis 2° des Schieberegisters 17-2 soll in dieselben Stufen des Pufferregisters 17-3 übertragen werden.

Im Zeitpunkt iio ist beim Taktpuls Φ₂ das Kürzungsbit des nächsten Datenzeichens DC3 in der Stufe 2⁴ des Eingabe-Schieberegisters 17-1, und der Datenzeichen-Generator 18-1 bringt die anschließend genannten Stufen der Register nach der F i g. 17 in den angezeigten Zustand:

1. die Stufe 2³ des Eingabe-Schieberegisters 17-1 vom Markierbit über die Leitung 18-20 in den Setzzustand (auf das Signal zum Löschen des Eingabe-Schieberegisters 17-1 hin),

2. die Stufen 2⁷ und 2⁶ des Pufferregisters 17-3 über die Leitung 18-23 in den Löschzustand (auf dasselbe Signal wie zuvor),

3. die Stufe 2⁵ des Pufferregisters 17-3 über die Leitung 18-27 in den Löschzustand (auf dasselbe Signal wie zuvor),

4. ferner werden die Bits 2⁷ und 2⁶ des Schieberegisters 17-2 über die Leitung 18-24 (auf das S— I-Signal hin) in die Stufen 2* und 2⁵ des Eingabe-Schieberegisters 17-1 verschoben und 5. wird das Bit 2^S des Schieberegisters 17-2 über die Leitung 18-25 in die Stufe 2* des Eingabe-Schieberegisters 17-1 verschoben (auf dasselbe Signal wie zuvor).

Im Zeitpunkt iio werden die Vorgänge wie am Zeitpunkt ta wiederholt, wobei das Datenzeichen DCl bei den aufeinander folgenden Taktpulsen Φι und Φ2 (den I-«· S und S-* I-Signalen) nach rechts durch das Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners geschoben wird, bis das Markierbit 2^M im Zeitpunkt in in das IO8-Flipflop gelangt

Beisn Setzen des ISR-Flipflop wird die Eingabefolge eingeleitet, durch die das rekonstruierte Datenzeichen DC2 vom Pufferregister 17-3 über die Modul-Steuerung 38 zur entfernten Rechenanlage 36 überführt wird. Diese Eingabefolge entspricht der im Zeitpunkt & eingeleiteten Eingabefolge.

Im Zeitpunkt in sind das Markierbit 2^M, das Kürzungsbit 2^sund das Bit 2⁵ des Datenzeichens DC3 in das IO8-Flipflop und in die Stufen ~2^S und 2⁵ des Eingabe-Schieberegisters 17-1 geschoben, und beim Taktpuls Φ₂ sind (mit dem S -► I-Signal) das Kürzungsbit 2^S und das Bit 2° des Datenzeichens DC4 in die Stufen 2⁶ tnd 2⁷ des Eingabe-Schieberegisters 17-1 gebracht Zugleich wird nun vom Markierbit 2^M des Datenzeichens DC3 das 108-Flipflop von dem Signal auf tiefem Niveau, das von der Setzausgangsklemme der Stufe 2^S des Schieberegisters 17-2 über die Leitung 17-12 herankommt, und vom Setzsignal auf der Leitung 19-16 gesetzt

Da das Datenzeichen DC3 mit 6 Bits erkannt wird, soll ein Markierbit in die Stufe 2⁴ des Eingabe-Schieberegisters 17-1 gebracht werden, (wenn zugleich das Kürzungsbit 2^S des folgenden Datenzeichens DC4 in die Stufe 2⁵ des Eingabe-Schieberegisters 17-1 eingespeist wird); ferner sollen die Stufen 2³ bis 2° und 2^sdes Eingabe-Schieberegisters 17-1 und das 108-Flipflop, sowie die Stufen 2⁷ und 2⁶ des Pufferregisters 17-3 gelöscht und der Inhalt der Stufen 2⁷ und 2⁶ des Schieberegisters 17-2 soll in die Stufen 2⁶ und 2⁵ des Eingabe-Schieberegisters 17-1 abwärts geschoben werden, und schließlich soll der Inhalt der Stufen 2⁵ bis 2° des Schieberegisters 17-2 in dieselben Stufen des Pufferregisters 17-3 gebracht werden.

Im Zeitpunkt t\₂ befindet sich das Kürzungsbit des folgenden Datenzeichens DC4 in der Stufe 2⁵ des Eingabe-Schieberegisters 17-1, so daß der Datenzeichen-Generator 18-1 die folgenden Vorgänge bewirkt:

1. Setzen der Stufe 2⁴ des Eingabe-Schieberegisters 17-1 (Markierbit) über die Leitung 18-20 (auf das Löschsignaides Eingabe-Schieberegisters 17-1 hin),

2. Löschen der Stufe 2³ des Eingabe-Schieberegisters 17-1 über die Leitung 18-28 (auf dasselbe Signal wie zuvor),

3. Löschen der Stufen 2⁷ und 2⁶ des Pufferregisters 17-3 über die Leitung 18-23 (auf das S -* Q-Signal hin),

4. das Übertragen des Bit 2⁵ aus dem Schieberegister 17-2 in die Stufe 2⁵ des Pufferregisters 17-3 über die Leitung 18-29 (auf dasselbe Signal wie zuvor) und

5. die Verschiebung der Bits 2⁷ und 2⁶ aus dem Schieberegister 17-2 in die Stufen 2⁶ und 2⁵ des Eingabe-Schieberegisters 17-1 über eine Leitung

18-24 (auf das Signal zum Löschen des Eingabe-Schieberegisters 17-1 hin).

Im Zeitpunkt ta werden dieselben Vorgänge wie im Zeitpunkt fo wiederholt, so daß das Datenzeichen DC 4 mit den aufeinander folgenden Taktpulsen Φ\ und Φ2 (und den I-t- S und S-» I-Signalen) nach rechts in das Eingabe- und weitere Schieberegister 17-1 und 17-2 des Serien-Parallel-Umordners geschoben wird, bis das Markierbit 2^M im Zeitpunkt in in das IO8-Flipflop eingespeist ist.

Mit dem Setzen des ISR-Flipflop wird die Eingabefolge eingeleitet, durch die das rekonstruierte Datenzeichen DC3 mit festem Format aus dem Pufferregister 17-3 über die Modul-Steuerung 38 in die entfernte Rechenanlage 36 übertragen wird; diese Eingabefolge ist der im Zeitpunkt te ähnlich, die bereits erläutert ist

Zuvor ist eine Schaltung zum Codieren eines Zeichens mit festem Format in ein Format mit veränderbarer Zeichenlänge zu Übertragungszwecken

beschrieben. Das Zeichen im festen Foimat mit den acht Bits 2⁷ bis 2°, das an der Sendeslation aus der zugeordneten Rechenanlage in einem sendenden Modul aufgenommen wird, wird geprüft, und es wird ein Kürzungsbit 2^S in Abhängigkeit davon erzeugt, ob mehrere höherrangige Bits O-Bits sind und die übrigen Bits eine gerade oder ungerade Anzahl 1-Bits enthalten; gemeinsam mit diesem Kürzungsbit wird ein neues Zeichen veränderlicher Länge hervorgerufen und auf

der Übertragungsleitung abgegeben. Im Modul der Empfangsstation läuft das umgekehrte Verfahren ab, um das Zeichen mit dem festen Format wiederzugewinnen, damit es vom dortigen Rechenautomaten verwendet werden kana Auf Grund einer statistischen Analyse

der Übertragungshäufigkeit der einzelnen Zeichen im feststehenden Format, das von den Rechenanlagen benutzt wird, werden die am häufigsten verwendeten Zeichen in einer gekürzten Form übertragen, so daß die gesamte Übertragungszeit eines Nachrichtenblockes beträchtlich vermindert wird.

Hierzu 27 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltung zur Umwandlung von Wörtern mit einer vorgegebenen Anzahl Bits in Wörter mit einer reduzierten Anzahl Bits für Übertragungszwecke aus einer Rechenanlage zu einer entfernten Station mit einem ParaUel-Serien-Umsetzer, der die umzuwandelnden Wörter einzeln und bitparallel aus der Rechenanlage in einem Pufferregjster aufnimmt und an einen parallel angeschlossenen Ausgabe-Schieberegisterabschnitt weitergibt, der nach einer Aufnahme eines Markierbit in eine dem Bit von höchstem Rang vorgesetzte Stufe im Zusammenwirken mit einem weiteren Schieberegisterabschnitt die Wörter bitseriell Ober seine niederste Stufe hinausschiebt, is dadurch gekennzeichnet, daß von einem Markier- Kürzungsbit-Generator (11-1) einige aufeinanderfolgende Stufen (2*—2°) des Pufferregisters (10-1) von niederem Rang auf das Vorhandensein einer ungeraden oder geraden Anzahl von 1-Bits und einige Stufen (2⁷—2^s) des Pufferregisters (10-1) von höherem Rang auf das alleinige Vorhandensein von O-Bits abtastbar sind und ein von dieser Abtastung abhängiges KQrzungsbit erzeugbar und in eine zusätzliche Stufe (2^s; des Pufferregisters (10-1) einggebbar ist, die der Stufe (2°) von niederstem Rang in Richtung der bitseriellen Ausgabe vorgeschaltet ist, sowie das Markierbit (2^M « 1) in die Stufe (2⁵ oder 2⁶) des Ausgabe-Schieberegisterabschnittes (10-2) einführbar ist, die bei einer ungeraden Anzahl abgetasteter 1-Bits den Stufen (2⁴—2°) von niederem Rang unmittelbar und bei einer geraden Anzahl abgetasteter 1-Bits, diese Stufe (2⁵) überspringend, vorausgeht, während der Inhalt der Stufen des Ausgabe-Schieberegisterabschnittes (10-2) von höherem Rang als der das Markierbit (2^M = 1) aufnehmenden Stufe (2⁵ oder 2*) in der Ausgabe unterdrückt wird.

2. Schaltung nach dem Anspruch 1, dadurch gekennzeichnet, daß die Setz- und Löschausgangsklemme (QOOOO, QOIOO; QOOOl, QOlOl; Q 0002, Q0102; Q0003, Q0103; Q0004, Q0104) der aufeinanderfolgenden Stufen (2°—2*) des Pufferregisters (10-1) von niederem Rang an einem Generatorteil (11-2) des Pufferregisters (10-1) von niederem Rang an einem Generatorteil (11-2) angeschlossen sind, der in Abhängigkeit von der geraden bzw. ungeraden Anzahl abgetasteter 1-Bits ein Schaltsignal an eines von zwei Verknüpfungsgliedern (031IX und 0312JfJ heranbringt, die an den Löschausgangsklemmen (Q 0106, Q 0107 bzw. Q0103, Q0106, Q0i07) der Stufen (2«, 2⁷ bzw. 2⁵—2⁷) des Pufferregisters (10-1) von höherem Rang liegen, und daß von dem einen bzw. anderen Verknüpfungsglied (031 \X bzw. 0312Λ? die Verbindung zwischen den Setzausgangsklemmen (Q 0006, Q 0007 bzw. Q 0005, Q 0006, Q 0007) der Stufen (2«, 2⁷ bzw. 2⁵—2⁷) des Pufferregisters (10-1) von höherem Rang und den entsprechenden Stufen (2⁶, 2⁷ bzw. 2⁵—2⁷) des Ausgabe-Schieberegisterabschnittes (10-2) unterbrechbar ist und statt dessen das Schaitsignal als Markierbit (2^M = 1) zu der Stufe (2⁶ bzw. 2⁵) des Ausgabe-Schieberegisterabschnittes (10-2), die den Stufen (2⁴—2°) von niederem Rang unter Überspringen der unmittelbar vorausgehenden Stufe (2⁵) bzw. unmittelbar vorausgeht, und als Setzsignal zur zusätzlichen Stufe (2^S) des Pufferregi-. sters (10-1) hindurchleitbar ist.

3. Schaltung zur Umwandlung von Wörtern mit einer für Übertragungszwecke aus einer entfernten Station zu einer Rechenanlage reduzierten Anzahl Bits in Wörter mit einer vorgegebenen Anzahl Bits mit einem Serien-Parallel-Umsetzer, der die umzuwandelnden Wörter einzeln und bitseriell aus einem Gerät über die Stufe eines Eingabe-Schieberegisierabschnitteä von höchstem Rang empfängt, von dem aus das einzelne Wort im Zusammenwirken mit einem weiteren Schieberegisterabschnitt bis zu dessen Stufe von niederstem Rang hindurchgeschoben wird, und mit einem am weiteren Schieberegisterabschnitt parallel angeschlossenen Pufferregister, von dem die Wörter mit der vorgegebenen Anzahl BiU einzeln und bitparallel in die Rechenanlage weiterbefördert werden, dadurch gekennzeichnet, daß von einem Datenzeichen-Generator (18-1) einige aufeinanderfolgende Stufen (2⁴—2°) des weiteren Schieberegisterabschnittes (17-2) von niederem Rang auf das Vorhandensein einer geraden oder ungeraden Anzahl von 1-Bits und eine zusätzliche Stufe (2^S) des weiteren Schieberegisterabschnittes (17-2), die der Stufe (2°) von niederstem Rang in Richtung der bitseriellen Eingabe vorgeschaltet ist, auf das Vorhandensein eines 0-K.ürzungsbit abtastbar sind und entsprechend dieser Abtastung sowohl der Inhalt der aufeinanderfolgenden Stufen (2^-2°) des weiteren Schieberegisterabschnittes (17-2) von niederem Rang in die Stufen (24—2°) des Pufferregisters (17-3) von gleichem Rang als auch O-Bits in die Stufen (2⁷, 2⁶) des Pufferregisters (17-3) von höherem Rang, sowie ein Markierbit (2^M — 1) für das nachfolgend empfangene Wort in eine höhrerrangige Stufe (2*, 2³) unter den aufeinanderfolgenden Stufen (2*—2°) des Eingabe-Schieberegisterabschnittes (17-1) von niederem Rang einspeisbar sind, und daß bei der Abtastung einer ungeraden Anzahl von 1-Bits durch den Datenzeichen-Generator (18-1) in eine Stufe (2⁵) des Pufferregisters (17-3) zwischen den Stufen von niederem Rang (2⁴—2°) und den· Stufen (2⁷, 2⁶) von höherem Rang ein O-Bit und bei der Abtastung einer geraden Anzahl von 1-Bits der Inhalt der Stufe (2⁵) des weiteren Schieberegisterabschnittes (17-2) von gleichem Rang einspeisbar ist

4. Schaltung nach dem Anspruch 3, dadurch gekennzeichnet, daß die Setz- und Löschausgangsklemmen (SiOOO, 51100; 51001, 51101; 51002, 51102; 51003,51103; 51004, 51104) der aufeinanderfolgenden Stufen (2°—2*) des weiteren Schieberegisterabschnittes (17-2) von niederem Rang an einem Generatorteil (18-2) angeschlossen sind, der in Abhängigkeit von der geraden bzw. ungeraden Anzahl abgetasteter 1-Bits ein Schaltsignal an eines von zwei Verknüpfungsgliedern (C002X oder C 0O3X) heranbringt, denen der Kürzungsbit (2^S =0) aus der zusätzlichen Stufe (2⁵J des weiteren Schieberegisterabschnittes (17-2) zuführbar ist, daß von dem Ausgangssignal des einen oder anderen Verknüpfungsgliedes (C002X oder C003A"; die Stufen (2⁷ und 2^e) des Pufferregisters (17-3) von höherem Rang in den O-Zustand und eine höherrangige Stufe (2⁴ oder 2³) des Eingabe-Schieberegisterabschnittes (17-1) unter den aufeinanderfolgenden Stufen (2⁴ —2°) von niederem Rang in den 1-Zustand einstellbar sind, und daß auf die Stufe (2⁵) des Pufferregisters (17-3) zwischen den aufeinanderfolgenden Stufen (2* — 2") von niederem Rang und den

Stufen (2⁷, 2*) von höherem Rang vom Ausgangssignal des einen Verknüpfungsgliedes (C0Q3X) der O-Zustand und in Abwesenheit dieses Ausgangssignals der Zustand der Stufe (2^s) des weiteren Schieberegisterabschnittes (17-2) vom gleichen Rang übertragbar ist