DE2520674C3

DE2520674C3 - Logischer Schaltkreis

Info

Publication number: DE2520674C3
Application number: DE2520674A
Authority: DE
Inventors: Akira Hashimoto; Masataka Hirasawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1974-05-09
Filing date: 1975-05-09
Publication date: 1978-05-11
Also published as: JPS50144372A; GB1494007A; FR2270725B1; DE2520674B2; FR2270725A1; DE2520674A1; US3949242A

Description

Die Erfindung betrifft einen logischen Schaltkreis, der aus Feldeffekttransistoren mit isolierter Gate-Elektrode aufgebaut ist und an den erste, zweite und dritte voneinander abweichende Spannungswerte anschaltbar sind, die Ausgangssignale mit drei verschiedenen Spannungswerten erzeugen.

Bei einem elektronischen Zeitglied oder bei einer Anzeigevorrichtung für einen tragbaren Tischrechner ist man bestrebt eine solche Anzeigevorrichtung einzusetzen, die ein Mindestmaß an elektrischer Energie benötigt, dies sind z. B. Flüssigkristallanzeigen. Solche Flüssigkristallanzeigen, nachfolgend kurz LC-Anzeigen, benötigen aber eine hohe Betriebsspannung, selbst bei statischen Anzeigen zum Beispiel muß die Betriebsspannung für die Anzeigeelemente im Bereich von etwa 6 bis 10 V liegen.

Ein Segmentsignal muß unabhängig zu jeder Gruppe von Segmenten gelangen können, die zu einer bestimmten Zahl bzw. zu einer einzigen Ziffer gehören.

Wenn eine Sstellige Zahl angezeigt werden soll, bei der für jede Ziffer 8 Segmente benutzt werden, dann werden 8 χ 8 (= 64) Segmentsignale benötigt. Diese große Zahl von Segmentsignalen hat aber den nachfolgend beschriebenen Nachteil. Wenn die 64 Segmentsignale von einem IC abgenommen werden sollten und über Einzeianschlüsse zu der Anzeigevorrichtung gelangen sollen, dann bedeutet dies in der Praxis ein höchst unerwünschtes Problem.

Eine wachsende Zahl von Ausgangssignalen von einem IC ist unter mehreren Gesichtspunkten nicht erwünscht.

a) Die Verbindung zwischen dem IC und der Anzeigevorrichtung soll vereinfacht und insgesamt damit verbessert werden.

b) Das elektrische Zeitglied, z. B. eine Uhr, oder die Anzeige für einen Tischrechner, soll miniaturisiert werden unter Benutzung von IC-Schaltungen, insbesondere in Form von LSI-Kreisen.

c) Die Kosten eines IC-Bausteins sind stark von der Zahl der herausgeführten Anschlüsse, (also Eingänge, Ausgänge und Stromversorgungsanschlüsse) abhängig.

Es ist ein Abtastsystem, d. h. eine dynamische Anzeigevorrichtung, vorgeschlagen worden, bei der mit dem einzelnen Segmentsignal zusammen ein sog. Ziffernadressensignal verbunden ist, wodurch sich

natürlich die Zahl der Betriebssignale insgesamt verringern läßt. Das heißt, eine Anzeigeziffer wird durch ein Ziffernsignal mit einer mehrstufigen Spannung, z. B. mit einer 3stufigen Spannung gemäß F i g. 1 bezeichnet, und eine Anzeige erfolgt nur bei solchen Segmenten des Anzeigesystems, bei denen zwischen dem Ziffernsignal und dem Segmentsignal ein vorbestimmten Spannungswert von z. B. 18 V überschritten wird.

Die Funktion einer solchen Anzeige mit einer mehrstufigen Spannung zwischen dem Ziffei nsignal und dem Segmentsignal ist gemäß F i g. 1 wie folgt:

A. Die LC-Anzeige spricht an, sobald ein elektrisches Feld oberhalb einer bestimmten Schwelle vorhanden ist, wobei die Feldrichtung keine Rolle spielt, und wenn das Feld eine bestimmte Zeit anliegt.

B. In bezug auf die Lebensdauer der LC-Anzeige ist es wünschenswert, wenn der Gesamtbetrag des Verluststroms in beiden Richtungen durch den Flüssigkristall Null wird.

C. Die Ansprechbarkeit eines Flüssigkristal's ist sehr groß im Vergleich mit anderen elektronischen Anzeigen wie z. B. Leuchtdioden, Nixi-Röhren oder Digitron.

Angesichts dieser Probleme bzw. Forderungen ist es Aufgabe der vorliegenden Erfindung einen Schaltkreis mit möglichst geringem Stromverbrauch zu schaffen, dessen Ausgangssigna' drei logische Stufen annehmen kann.

Diese Aufgabe wird dadurch gelöst, daß gemäu der Erfindung in einem ersten Stromkreis über die Reihenschaltung eines ersten und eines zweiten Feldeffekttransistors mit isolierter Gate-Elektrode und gleichem ersten Leitungstyp eine Ausgangsklemme mit einer ersten Eingangsklemme, die auf einem ersten Spannungswert liegt, verbindbar ist, daß in einem zweiten Stromkreis über die Reihenschaltung eines ersten und eines zweiten Feldeffekttransistors mit isolierter Gate-Elektrode und gleichem zweiten Leitungstyp die Auügangsklemme mit einer zweiten Eingangsklemme, die auf einem zweiten Spannungswert liegt, verbindbar ist, daß die Ausgangsklemme über zumindest einen von zwei weiteren, parallelgeschalteten Feldeffekttransistoren mit isolierter Gate-Elektrode und von entgegengesetztem Leitfähigkeitstyp mit einer dritten Eingangsklemme, die auf einem dritten Spannungswert liegt, verbindbar ist, wobei ein Feldeffekttransistor vom ersten Leitfähigkeitstyp mit seiner Gate-Elektrode an die Gate-Elektrode des zweiten Feldeffekttransistor:! des zweiten Leitfähigk;itstyps angeschlossen ist und der andere Feldeffekttransistor des zweiten Leitfähigkeitstyps mit seiner Gate-Elektrode an die Gate-Elektrode des zweiten Feldeffekttransistors des ersten Leitfähigkeitstyps angeschlossen ist, daß an die Gate-Elektrode des ersten Feldeffekttransistors des ersten Leitfähigkeitstyps und an die Gate-Elektrode des ersten Feldeffekttransistors des zweiten Leitfähigkeitstyps ein erstes logisches Signal, das zwei verschiedene Spannungswerte haben kann, anschaltbar ist, mittels dessen jeweils der eine Transistor leitend gesteuert und der andere gesperrt wird, daß an die Gate-Elektrode des zweiten Feldeffekttransistors des ersten Leitfähigkeitstyps ein zweites logisches Signal, das zwei verschiedene Spannungswerte haben kann, anschaltbar ist, mittels dessen dieser zweite Feldeffekttransistor leitend gesteuert und gesperrt wird, daß an die Gate-Elektrode des zweiten Feldeffekttransistors des zweiten Leitfähigkeitstyps ein driites logisches Signal anschaltbar ist, welches zur Leitendsteuerung und zum Sperren des Transistors dient und dieses dritte logische Signal jeweils die entgegengesetzte Polarität des zweiten logischen Signals mit dem ersten und zweiten Spannungswert hat, und daß zu einer Zeit jeweils nur einer der StromkreUe zwischen der Ausgangsklemme und einer der drei Eingangsklemmen durchgeschaltet ist.

Gemäß einer Weiterbildung der Erfindung z. B. für mehrziffrige Anzeigen ist vorgesehen, daß eine Vielzahl

ίο von Einzelschaltkreisen so zusammengeschahet ist, daß zumindest jeweils einer der Feldeffekttransistoren mit isolierter Gate-Elektrode vom zweiten Leitfähigkeitstyp jedes Einzelschaltkreises, dessen Source-Elektrode auf dem zweiten Spannungswert liegt und an dessen

ι j Gate-Elektrode das erste logische Signal anschaltbar ist, sowie jeweils einer der Feldeffekttransistoren mit isolierter Gate-Elektrode vom ersten Leitfähigkeitstyp jedes Einzelschaltkreises, dessen Source-Elektrode auf dem ersten Spannungswert liegt und an dessen Gate-Elektrode das erste logische Signal anschaltbar ist, durch jeweils einen gemeinsamen Feideffekttransistor mit isolierter Gate-Elektrode und von entsprechendem Leitfähigkeitstyp ersetzt ist, daß die entsprechenden zweiten logischen Signale den entsprechenden Einzel schaltkreisen ohne gegenseitige zeitliche Überlappung zuführbar sind und daß an den entsprechenden Ausgängen die zugehörigen Ausgangssignale der Einzelschaltkreise ohne gegenseitige Überlappung abnehmbar sind.

ίο Weitere Vorteile und Einzelheiten der Erfindung können der nachfolgenden Beschreibung, den Zeichnungen sowie den Patentansprüchen entnommen werden.

Fig. 1 zeigt den Verlauf der Signale, bzw. die Beziehung zwischen Ziffernsignalen und den Segment-Signalen einer dynamischen LC-Anzeige;

Fig. 2 zeigt eine Ausführungsform einer logischen Schaltungseinheit gemäß der Erfindung;

Fi g. 3 zeigt eine Beziehung zwischen den Ausgangsund Eingangssignalen bei einer Schaltung nach F i g. 2; Fig. 4 zeigt eine weitere Ausgestaltung der Schaltung nach der Erfindung;

Fig. 5 und 6 zeigen den Verlauf der Signale beim Betrieb einer Anordnung nach F i g. 4. Wie Fig. 2 zeigt, liegt an einer erster. Klemme das Potential +Ei = O V an, und diese Klemme ist mit der Source-Elektrode eines ersten N-Kanal-Feldeffekt-Transistors 2 mit isolierter Gate-Elektrode verbunden. Dieser Transistortyp wird nachstehend abgekürzt mit IG-FET bezeichnet. Die Drain-Elektrode des IG-FET 2m ist mit der Source-Elektrode eines zweiten N-Kanaltyps IG-FET 2/w verbunden, dessen Drain-Elektrode an eine Ausgangsklemme 3 angeschlossen ist. Eine weitere Klemme 4, die auf einem Potential + E5 = 24 V liegt, ist mit der Source-Elektrode eines P-Kanaltyps FET2p\ verbunden, und die Drain-Elektrode dieses Transistors ist mit der Source-Elektrode eines weiteren P-Kanaityps FET 2« verbunden, wobei dessen Drain-Elektrode an die Ausgangsklemme 3 angeschaltet ist. Eine dritte Klemme 5, die auf einem dritten Potential + £3 gehalten wird, ist mit der Klemme 3 über eine Parallelverbindung, die aus einem dritten N-Kanal IG-FET 2_M sowie einem dritten P-Kanal IG-FET 2« besteht, verbunden. Eine Klemme 6, an der ein erstes logisches Signal /1 anliegt, ist mit ü'en Gate-Elektroden

ι,, des ersten N-Kanal FETni und des P-Kanal IG-FET 2 π verbunden; eine Klemme 7, an der ein zweites logisches Signal h anliegt ist mit den Gate-Elektroden des zweiten N-Kanal IG-FET 2v? und des dritten P-Kanal

IG-FET 2p3 verbunden. Innerhalb des in F i g. 2 gezeigten Logik-Kreises ist weiterhin eine lnverterstufe 8 vorgesehen, die eine Serienschaltung eines N-Kanal IG-FET 2/V4 und eines P-Kanal IG-FET 2« enthält, wobei die Source-Elektrode des IG-FET 2m auf einem s ersten Potential und die Source-Elektrode des IG-FET 2m auf einem zweiten Potential liegen. Das zweite logische Signal /2 liegt an den Gate-Elektroden beider IG-FETs 2/V4 und 2«, die den Inverter 8 darstellen, an. Das zweite logische Signal h wird im Inverter invertiert, so daß am Ausgang 9 des Inverters ein drittes logisches Signal /2 ansteht. Der Ausgang 9 ist mit den Gate-Elektroden des zweiten IG-FET 2_n und des dritten IG-FET2^3 verbunden.

Es sei nun die Funktion der Schaltung nach Fig.2 beschrieben.

Beispielhaft sind in F i g. 3 die Wellenformen, d. h. der zeitliche Verlauf des ersten, zweiten und dritten logischen Signals sowie die des Ausgangssignals gezeigt. Sobald sich das zweite logische Signal h auf der Potentialstufe +E, befindet, dann ist der FET 2m gesperrt, und der FET 2« ist leitend. Da zu diesem Zeitpunki die Ausgangsklemme 9 des Inverters auf dem Potential + £5 liegt, ist der FET 2n gesperrt, und der FET 2m ist leitend. Daraus ergibt sich, unbeachtlich des as Potentialwertes des ersten logischen Signals /1, daß der Strompfad zwischen den Klemmen 3 und 1 (+ Ei) durch den FET 2w unterbrochen ist, daß der Strompfad zwischen den Klemmen 3 und 4 ( + £₅) durch den FET 2pz unterbrochen ist und daß nur der Strompfad zwischen den Klemmen 3 und 5 ( + £3) im leitenden Zustand ist. Während das zweite logische Signal /2 den Wert + £1 hat, erscheint an der Klemme 3 ein Potential mit dem Wert + Ej.

Wenn das zweite logische Signal h den Wert + £5 hat, dann ist der FET 2pj gesperrt und der FET 2^ leitend. Da die Ausgangsklemme 9 das Potential + E\ führt, ist der FET 2m gesperrt, und der FET 2n ist leitend. Folglich ist unbeachtlich des Wertes des ersten logischen Signals l\ der Strompfad zwischen den Klemmen 3 und 5 (+ £3) unterbrochen, da gleichzeitig die FETs 2n und 2_m gesperrt sind. Zu diesem Zeitpunkt kann abhängig vom Wert des ersten logischen Signals /, ein Strompfad zwischen der Klemme 3 und der ersten Klemme 1 ( + £1) oder zwischen der Klemme 3 und der zweiten Klemme 4 ( + £5) bestehen. Wenn nun das erste logische Signal h den Wert + E₁ hat, dann ist der FET 2/V1 gesperrt, und der FET 2η ist leitend, so daß der Strompfad zwischen der Klemme 3 und der ersten Klemme 1 ( + £1) durch den FET 2/vi unterbrochen ist. ₅c Da zu dieser Zeit nur ein Strompfad zwischen der Klemme 3 und der zweiten Klemme 4 (+£5) besteht, erscheint am Ausgang 3 ein Signal mit dem Wen + E₅. Wenn aber das erste logische Signal I\ den Wert +Es annimmt, dann wird der FET 2_n gesperrt, und der FET 2n\ wird leitend, dadurch wird der Strompfad zwischen der Ausgangsklemme 3 und der zweiten Klemme 4 (+ E₅) Ober den FET 2_n unterbrochen. Folglich besteht nur ein Strompfad zwischen der Ausgangsklemme 3 und der ersten Klemme 1 ( + £1), so daß am Ausgang 3 ein Signal mit dem Wert + £Ί erscheint

Anhand der vorstehenden Erläuterungen erkennt man, daß drei verschiedene Ausgangssignale mit den Werten +£,, +E₃ und +Es möglich sind. In Obereinstimmung mit den an die Erfindung gestellten Anforderungen, besteht jeweils nur ein Strompfad zwischen der Ausgangsklemme 3 und einer der ersten, zweiten oder dritten Klemmen (+ E\ ; + E₅; + £3).

Da im Normalzustand kein Gleichstrom zwischen den ersten, zweiten und dritten Klemmen 1; 4; 5 fließt, ist es möglich, den logischen Schaltkreis mit sehr geringem Leistungsbedarf zu betreiben. Da weiterhin auch die Spannungsquellen E\, £3 und £5 jeweils auf einem festen Wert liegen, hat auch das jeweilige Ausgangssignal seinen vorbestimmten festen Wert.

In der vorstehend beschriebenen Ausführung ist die Erläuterung auf den Fall beschränkt, daß das zweite logische Signal h in einem Inverter 8 invertiert wird und dieses invertierte Signal als drittes logisches Signal h den Gate-Elektroden der FETs 2« und 2m zugeführt wird. Es ist auch möglich, das dritte logische Signal h den Gate-Elektroden der FETs 2n und 2vs direkt zuzuführen, dieses dritte Signal zu invertieren — mit einem hier nicht gezeigten Inverter — und das invertierte logische Signal I₁ den Gate-Elektroden der FETs 2yv2 und 2n zuzuleiten.

Es sei nun der Fall betrachtet, in dem ein geringer Strom zwischen der Ausgangsklemme 3 und der dritten Klemme 5 ( + £3) fließt, sei es von der Ausgangsklemme 3 zur dritten Klemme 5 oder umgekehrt. Wenn in einem solchen Fall die nachfolgende Gleichung (1) erfüllt ist, dann kann man den FET 2n weglassen, weil ein IG-FET in beiden Richtungen betreibbar ist und der Strompfad zwischen der Klemme 3 und der dritten Klemme 5 (+ £3) unter alleiniger Benutzung des FET 2νϊ gebildet werden kann.

E₁

In den Fällen, wo dagegen die nachfolgende zweite Gleichung (2) erfüllt ist, kann man den FET 2_m weglassen und der Strompfad zwischen der Ausgangsklemme 3 und der dritten Klemme 5 ( + £3) kann unter alleiniger Benutzung des FET 2n gebildet werden.

Die Größen VW₇ und VWv₃ sind die Schwellwertspannungen, wenn die FETs 2n und 2m mit einer in Sperrichtung gepolten Gate-Vorspannung moduliert werden.

Dies sei in Einzelheiten erläutert. Wenn man einen IC-Schaltkreis nach F i g. 2 benutzt, der aus »Silizium auf Saphir« als Substrat besteht, dann können die Basisplatte und die Potentialanschlußklemmen unabhängig an eine Potentialquelle angeschlossen werden, wobei die Potentialanschlußklemme eine Drain-Elektrode darstellt, wenn der FET in der Art eines Source-Folgers benutzt wird und eine Source-Elektrode ist, wenn der FET in Source-Schaltung betrieben wird. Da die in Sperrichtung gepolte Gate-Vorspannung die einer Durchlaßspannung einer Diode entspricht, die zwischen der Source-Elektrode und der Basisplatte jedes FET gebildet wird, nur zwischen der Source-Elektrode und der Basisplatte jedes FET liegt, kann diese Vorspannung der FETs 2h und 2_M außer Acht gelassen werden. Wenn man aber z. B. einen N-Typ-Halbleiter als Substrat benfitzt, dann müssen zumindest die Basisplatten der P-Kanal FETs miteinander verbunden werden, und z. B. ein Potential + £5 wird an das gemeinsame Substrat gelegt Wenn also der FET 2« leitend gesteuert ist, dann liegt eine in Sperrichtung gepolte Vorspannung (E₅-E₃) an dem FET 2η. Wenn die Basisplatte des FET 2_m auf dem + £Ί Potential liegt, dann herrscht an dem FET 2/« eine in Sperrichtung gepolte Vorspannung von (E₃-E\\ Auf diese Weise

kann die Schwellwertspannung jedes FET in einer solchen Richtung moduliert werden, in welcher die Schwellwertspannung jedes FET vom Verstärkertyp vergrößert wird.

Fig.4 zeigt eine weitere Ausführungsform der Erfindung. Logische Schaltungseinheiten U₁ bis U_n, die durch eine später beschriebene Modifizierung der Anordnung gemäß Fig. realisierbar sind, sin sind in einer vorgesehenen Weise angeordnet. Zweite logische Signale /21 bis /2,, und Ausgangssignale O\ bis O_n an den Ausgangsklemmen 3i bis 3„ sind jeweils mit einem entsprechenden Zusatz an den logischen Schaltungseinheiten wirksam. In der Schaltungsanordnung nach Fig.4 ist der P-Kanal IG-FET 2p\ jeder logischen Einheit durch einen einzigen P-Kanal IG-FET 2'η und der N-Kanal IG-FET 2m jeder logischen Einheit durch einen einzigen N-Kanal IG-FET 2'μ ersetzt. Ein erstes logisches Signal /1 liegt gemeinsam an den Gate-Elektroden der FETs 2Ή und 2'm- Erste, zweite und dritte Anschlußklemmen 1, 4 und 5 sind jeweils in der für F i g. 2 erläuterten Weise auf ein entsprechendes Potential festgelegt. Diese Anordnung erlaubt es mit einem Minimum an FETs auszukommen. Die zweiten logischen Signale /21 bis h_n werden zeitweise und zeitlich nicht überlappend (z. B. überlappen sich die Potentiale + £5 nicht) angeschaltet.

Aus diesem Grunde ist es möglich, an den Ausgangsklemmen Ji bis 3„ Ausgangssignale O₁ bis O_n mit drei verschiedenen logischen Werten (Ey, ΕΊ; E^ gegeneinander zeitversetzt zu erhalten, d. h. zum Beispiel die + EpPotentialwerteund die + EVPotentialwerte entsprechender Ausgangssignale O\ bis O₁, überlappen sich gegenseitig nicht. Wie man aus Fig. 5 erkennt, bestimmt die Reihenfolge und die jeweilige Position jedes der zweiten logischen Signale /i> bis /;„ die Reihenfolge und die jeweilige Position des entsprechenden Ausgangssignals O\ bis O„.

Obwohl in der Darstellung nach F i g. 4 beide FETs 2'μ und 2'n\ jeweils als einzige und gemeinsame FETs benutzt werden, ist es auch möglich, daß ein einzelner FET 2'/>i oder FET 2'm als einziger gemeinsamer FET eingesetzt ist. Bei der Anordnung nach F i g. 4 ist ein Halbzyklus des ersten logischen Signals /1 entsprechend einem Zyklus des zweiten logischen Signals /21 bis I_2n gezeigt, das bedeutet aber keine Beschränkung auf dieses Verhältnis. Das heißt, das erste Signal /1 kann bei vorgegebenem Zeitverhältnis auch eine geringere Zyklusdauer als das zweite logische Signal /21 bis hn haben.

Wie in Fig.6 dargestellt ist, können Ausgangssignal O\ bis O_n mit den Werten E\ bis £5 während eines Zyklus des ersten logischen Signals /1 erhalten werden, wenn man den Zyklus des ersten logischen Signals kürzer als den des zweiten Signals macht.

5 IiIaIt ZeichnuncLMi

Claims

2δ 20 Patentansprüche:

1. Logischer Schaltkreis, der aus Feldeffekttransistoren mit isolierter Gate-Elektrode aufgebaut ist > und an den erste, zweite und dritte voneinander abweichende Spannungswerte anschaltbar sind, die Ausgangssignale mit drei verschiedenen Spannungswerten erzeugen, dadurch gekennzeichnet, daß in einem ersten Stromkreis über die ,₀ Reihenschaltung eines ersten (2m) und eines zweiten (2λο) Feldeffekttransistors mit isolierter Gate-Elektrode und gleichem ersten Leitungstyp eine Ausgangsklemme (3) mit einer ersten Eingangsklemme (1), die auf einem ersten Spannungswert (+E₁) liegt, ι, verbindbar ist, daß in einem zweiten Stromkreis über die Reihenschaltung eines ersten (2p,) und eines zweiten (2«) Feldeffekttransistors mit isolierter Gate-Elektrode und gleichem zweiten Leitungstyp die Ausgangsklemmen (3) mit einer zweiten Eingangsklemme (4), die auf einem zweiten Spannungswert ( + £5) liegt, verbindbar ist, daß die Ausgangsklemme (3) über zumindest einen von zwei weiteren parallelgeschalteten Feldeffekttransistoren mit isolierter Gate-Elektrode und von entgegengesetztem Leitfähigkeitstyp mit einer dritten Eingangsklemme, die auf einem dritten Spannungswert (+ Ei) liegt, verbindbar ist, wobei ein Feldeffekttransistor (2\3) vom ersten Leitfähigkeitstyp mit seiner Gate-Elektrode an die Gate-Elektrode des zweiten _}0 Feldeffekttransistors (2«) des zweiten Leitfähigkeitstyps angeschlossen ist und der andere Feldeffekttransistor (2n) des zweiten Leitfähigkeitstyps mit seiner Gate-Elektrode an die Gate-Elektrode des zweiten Feldeffekttransistors (2ao) des ersten Leitfähigkeitstyps angeschlossen ist, daß an die Gate-Elektrode des ersten Feldeffekttransistors (2λ/ι) des ersten Leilfähigkeitstyps und an die Gate-Elektrode des ersten Feldeffekttransistors (2pi) des zweiten Leitfähigkeitstyps ein erstes logisches Signal (l\), da? zwei verschiedene Spannungswerte (+ E\; + £5) haben kann, anschaltbar ist, mittels dessen jeweils der eine Transistor leitend gesteuert und der andere gesperrt wird, daß an die Gate-Elektrode des zweiten Feldeffekttransistors (2n2) des ersten Leitfähigkeitstyps ein zweites logisches Signal (/2), das zwei verschiedene Spannungswerte (+ £1; + £5) haben kann, anschaltbar ist, mittels dessen dieser zweite Feldeffekttransistor (2«) leitend gesteuert und gesperrt wird, daß an die Gate-Elektrode des zweiten Feldeffekttransistors (2n) des zweiten_ Leitfähigkeitstyps ein drittes logisches Signal (h) anschaltbar ist, welches zur Leitendsteuerung und zum Sperren des Transistors (2n) dient und dieses dritte logische Signal (I-j) jeweils die entgegengesetzte Polarität des zweiten logischen Signals (Ii) mit dem ersten ( + £1) und zweiten (+ £5) Spannungswert hat, und daß zu einer Zeit jeweils nur einer der Stromkreise zwischen der Ausgangsklemme (3) und einer der drei Eingangs- <₁₀ klemmen (1,4 und 5) durchgeschaltet ist.

2. Logischer Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von Einzelschaltkreisen (11| bis H_n) so zusammengeschaltet ist, daß zumindest jeweils einer der Feldeffekttransistoren i><, (2pi) mit isolierter Gate-Elektrode vom zweiten Leitfähigkeitstyp jedes Einzelschaltkreises, dessen Source-Elektrode auf dem zweiten Spannungswert ( + £5) liegt und an dessen Gate-Elektrode das erste logische Signal (l\) anschaltbar ist, sowie jeweils einer der Feldeffekttransistoren (2_M) mit isolierter Gate-Elektrode vom ersten Leitfähigkeitstyp jedes Einzelschaltkreises, dessen Source-Elektrode auf dem ersten Spannungswert ( + £Ί) liegt und an dessen Gate-Elektrode das erste logische Signal (l\) anschaltbar ist, durch jeweils einen gemeinsamen Feldeffekttransistor (2'/>i und/oder 2'w) mit isolierter Gate-Elektrode und von entsprechendem Leitfähigkeitstyp ersetzt ist, daß die entsprechenden zweiten logischen Signale (/21 bis /2η) den entsprechenden Einzelschaltkreisen ohne gegenseitige zeitliche Überlappung zuführbar sind und daß an den entsprechenden Ausgängen (3i bis 3„) die zugehörigen Ausgangssignale (O\ bis O_n) der Einzelschaltkreise (lli bis H_n) ohne gegenseitige Überlappung abnehmbar sind.