DE2520674A1 - Logischer schaltkreis - Google Patents
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- 230000005669 field effect Effects 0.000 claims description 33
- 230000002123 temporal effect Effects 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Description
Telegramme Patentschutz Esslingenneckar
TOKYO SlIIBAURA ELECTRIC CO. , LTD., 72 Horikawa-cho,
Saiwai-ku, Kawasaki-shi, Japan
Die Erfindung betrifft einen logischen Schaltkreis, der aus Feldeffekttransistoren mit isolierter Gate-Elektrode
aufgebaut ist und an den erste, zweite und dritte voneinander abweichende Spannungswerte anschaltbar sind, die Ausgangssignale
mit drei verschiedenen Spannungswerten erzeugen.
Bei einem elektronischen Zeitglied oder bei einer Anzeigevorrichtung
für einen tragbaren Tischrechner ist man bestrebt eine solche Anzeigevorrichtung einzusetzen, die ein
Mindestmaß an elektrischer Energie benötigt, dies sind z.B. Flüssigkristallanzeigen. Solche Flüssigkristallanzeigen,
nachfolgend kurz LC-Anzeigen, benötigen aber eine hohe Betriebsspannung, selbst bei statischen Anzeigen zum
Beispiel muß die Betriebsspannung für die Anzeigeelemente im Bereich von etwa 6 bis 1OV liegen.
Ein Segmentsignal muß unabhängig zu jeder Gruppe von Segmenten gelangen können, die zu einer bestimmten Zahl bzw.
zu einer einzigen Ziffer gehören.
Wenn eine 3-stellige Zahl angezeigt werden soll, bei der für
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jede Ziffer 3 Segmente benutzt werden, dann v/erden 8x8
(= 64) Segmentsignale benötigt. Diese große Zahl von
Segmentsignalen hat ab<3r den nachfolgend beschriebenen
Nachteil. Wenn die 64 Segmentsignale von einem IC abgenommen werden sollten und über Uinzelanschlüsse zu der
Anzeigevorrichtung gelangen sollen, dann bedeutet dies in der Praxis ein höchst unerwünschtes Problem.
Eine wachsende Zahl von Ausgangssignalen von einem IC ist unter mehreren Gesichtspunkten nicht erwünscht.
a) Die Verbindung zwischen dem IC und der Anzeigevorrichtung soll vereinfacht und insgesamt damit verbessert
werden.
b) Das elektrische Zeitglied, z.B. eine Uhr, oder die Anzeige für einen Tischrechner soll miniaturisiert
werden unter Benutzung von IC-Schaltungen, insbesondere in Form von LSI-Kreisen.
c) Die Kosten eines IC-Bausteins sind stark von der Zahl der herausgeführten Anschlüsse, (also Eingänge, Ausgänge
und Stromversorgungsanschlüsse) abhängig.
Es ist ein Abtastsystem, d.h. eine dynamische Anzeigevorrichtung/vorgeschlagen
worden, bei der mit dem einzelnen Segmentsignal zusammen ein sog. Ziffernadressensignal
verbunden ist, wodurch sich natürlich die Zahl der Betriebssignale insgesmat verringern läßt. Das heißt,
eine Anzeigeziffer wird durch ein Ziffernsignal mit einer
mehrstufigen Spannung, z.B. mit einer 3-stufigen Spannung gemäß Fig. 1 bezeichnet und eine Anzeige erfolgt nur bei
solchen Segmenten des Anzeigesystems, bei denen zwischen
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dem Ziffernsignal und dem Segmentsignal ein vorbestimmter
Spannungswert von z.B. 13V überschritten wird.
Die Funktion einer solchen Anzeige mit einer mehrstufigen Spannung zwischen dem Ziffernsignal und dem Segmentsignal
ist gemäß Fig. 1 wie folgt:
A) Die LC-Anzeige spricht an, sobald ein elektrisches Feld oberhalb einer bestimmten Schwelle vorhanden ist, wobei
die Felarichtung keine Rolle spielt, und wenn das Feld eine bestimmte Zeit anliegt.
B) In Bezug auf die Lebensdauer der LC-Anzeige ist es wünschenswert, wenn der Gesamtbetrag des Verluststromes
in beiden Richtungen durch den Flüssigkristall Null wird.
C) Die Ansprechzeit eines Flüssigkeitskristalles ist sehr groß im Vergleich mit anderen elektronischen Anzeigen
wie z.B. Leuchtdioden, Uixi-Röhren oder Digitron.
Angesichts dieser Probleme bzw. Forderungen ist es Aufgabe der vorliegenden Erfindung einen Schaltkreis mit möglichst
geringem Stromverbrauch zu schaffen, dessen Ausgangssignal drei logische Stufen annehmen kann.
Diese Aufgabe wird dadurch gelöst, daß gemäß der Erfindung in einem ersten Stromkreis über die Reihenschaltung eines
ersten und eines zweiten Feldeffekttransistors mit isolierter Gate-Elektrode und gleichem ersten Leitungstyp eine
Ausgangsklemme mit einer ersten Eingangssklemme, die auf
einem ersten Spannungswert liegt, verbindbar ist, daß in einem zweiten Stromkreis über die Reihenschaltung eines
ersten und eines zweiten Feldeffekttransistors mit isolierter
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Gate-Elektrode und gleichem zweiten Leitungstyp die Ausgangsklemme
mit einer zweiten Eingangsklemme, die auf einem zweiten Spannungswert liegfcyverbindbar ist, daß die Ausgangsklemme
über zumindest einen von zwei weiteren, parallelgeschalteten Feldeffekttransistoren mit isolierter Gate-Elektrode
und von entgegengesetztem Leitfähigkeitstyp mit einer dritten Eingangsklemme, die auf einem dritten Spannungswert
liegt, verbindbar ist, wobei ein Feldeffekttransistor vom ersten Leitfähigkeitstyp mit seiner Gate-Elektrode an
die Gate-Elektrode des zweiten Feldeffekttransistors des zweiten Leitfähigkeitstyps angeschlossen ist und der
andere Feldeffekttransistor des zweiten Leitfähigkeitstyps mit seiner Gate-Elektrode an die Gate-Elektrode des zweiten
Feldeffekttransistors des ersten Leitfähigkeitstyps angeschlossen
ist, daß an die Gate-Elektrode des ersten Feldeffekttransistors des ersten Leitfähigkeitstyps und
an die Gate-Elektrode des ersten Feldeffekttransistors des zweiten Leitfähigkeitstyps ein erstes logisches Signal,
das zwei verschiedene Spannungswerte haben kann, anschaltbar ist, mittels dessen jeweils der eine Transistor
leitend gesteuert und der andere gesperrt wird, daß an die Gate-Elektrode des zweiten Feldeffekttransistors des
ersten Leitfähigkeitstyps ein zweites logisches Signal, das zwei verschiedene Spannungswerte haben kann, anschaltbar
ist, mittels dessen dieser zv/eite Feldeffekttransistor leitend gesteuert und gesperrt wird, daß an die Gate-Elektrode
des zweiten Feldeffekttransistors des zweiten Leitfähigkeitstyps ein drittes logisches Signal anschaltbar
ist, welches zur Leitendsteuerung und zum Sperren des Transistors dient und dieses dritte logische Signal jeweils
die entgegengesetzte Polarität des zweiten logischen Signals mit dem ersten und zv/eiten Spannungswert hat, und daß zu
einer Zeit jeweils nur einer der Stromkreise zwischen der
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Ausgangsklemrae und einer der drei Eingangskleiranen durchgeschaltet
ist.
Gemäß einer Weiterbildung der Erfindung z.B. für raehrziffrige
Anzeigen ist vorgesehen, daß eine Vielzahl von Einzelschaltkreisen so zusammengeschaltet ist, daß
zumindest jeweils einer der Feldeffekttransistoren mit isolierter Gate-Elektrode vom zweiten Leitfähigkeitstyp
jedes Einzelschaltkreises, dessen Source-Elektrode auf dem zweiten Spannungswert liegt und an dessen Gate-Elektrode
das erste logische Signal anschaltbar ist, sowie jeweils einer der Feldeffekttransistoren mit isolierter Gate-Elektrode
vom ersten Leitfähigkeitstyp jedes Einzelschaltkreises, dessen Source-Elektrode auf dem ersten Spannungswert liegt und an dessen Gate-Elektrode das erste logische
Signal anschaltbar ist/ durch jeweils einen gemeinsamen Feldeffekttransistor mit isolierter Gate-Elektrode und
von entsprechendem Leitfähigkeitstyp ersetzt ist, daß die entsprechenden zweiten logischen Signale den entsprechenden
Einzelschaltkreisen ohne gegenseitige zeitliche Überlappung zuführbar sind und daß an den entsprechenden Ausgängen
die zugehörigen Ausgangssignale der Einzelschaltkreise ohne gegenseitige zeitliche Überlappung abnehmbar
sind.
Weitere Vorteile und Einzelheiten der Erfindung können der nachfolgenden Beschreibung, den beigefügten Zeichnungen
sowie den Patentansprüchen entnommen werden.
Fig. 1 zeigt den Verlauf der Signale bzw. die Beziehung zwischen Ziffernsignalen und den Segmentsignalen
einer dynamischen LC-Anzeige.
Fig. 2 zeigt eine Ausführungsform einer logischen Schaltungseinheit
gemäß der Erfindung.
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Fig. 3 zeigt eine Beziehung zwischen den Ausgangs- und Eingangssignalen bei einer Schaltung nach Fig. 2
Fig. 4 zeigt eine weitere Ausgestaltung der Schaltung nach der Erfindung.
Fig. 5 und 6 zeigen den Verlauf der Signale beim Betrieb einer Anordnung nach Fig. 4.
Wie Fig. 2 zeigt, liegt an einer ersten Klemme das Potential +E =OV an und diese Klemme ist mit der Source-Elektrode
eines ersten N-Kanal-Feldeffekt-Transistors 2
mit isolierter Gate-Elektrode verbunden. Dieser Transistortyp wird nachstehend abgekürzt mit IG-FET bezeichnet.Die
Drain-Elektrode des IG-FET 2.. ist mit der Source-Elektrode
Li 1
eines zweiten H-Kanaltyps IG-FET 2 verbunden, dessen
Drain-Elektrode an eine Ausgangsklemme 3 angeschlossen ist. Eine weitere Klemme 4, die auf einem Potential +E5 = 24V
liegt, ist mit der Source-Elektrode eines P-Kanaltyps
FET 2 verbunden und die Drain-Elektrode dieses Transistors
ist mitder Source-Elektrode eines v/eiteren P-Kanaltyps FET 2 _ verbunden, wobei dessen Drain-Elektrode an die
Ausgangsklemme 3 angeschaltet ist. Eine dritte Klemme 5, die auf einem dritten Potential +E-. gehalten wird, ist
mit der Klemme 3 über eine Parallelverbindung, die aus einem dritten H-Kanal IG-FET 2 rO sowie einem dritten
Ii j
P-Kanal IG-FET 2 -. besteht, verbunden. Eine Klemme 6, an
p3
der ein erstes logisches Signal I anliegt, ist mit den
Gate-Elektroden des ersten N-Kanal FET.,, und des P-Kanal
IG-FET 2p verbunden; eine Klemme 7, an der ein zweites
logisches Signal I„ anliegt ist mit den Gate-Elektroden des zweiten J-Kanal IG-FET 2 „ und des dritten P-Kanal
IG-FET 2p3 verbunden. Innerhalb des in Fig. 2 gezeigten
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Logik-Kreises ist weiterhin eine Inverterstufe 8 vorgesehen,
die eine Serienschaltung eines rJ-Kanal IG-FET 2„*
und eines P-Kanal IG-FET 2 . enthält, wobei die Source-Elektrode
des IG-FET 2.T„ auf einem ersten Potential und
die Source-Elektrode des IG-FET 2p, auf einem zweiten
Potential liegen. Das zweite logische Signal I„ liegt an den Gate-Elektroden beider'IG-FET's 2 . und 2p4,
die den Inverter 8 darstellen, an. Das zweite logische Signal I~ wird im Inverter invertiert, so daß am Ausgang
des Inverters ein drittes logisches Signal I- ansteht. Der Ausgang 9 ist mit den Gate-Elektroden des zweiten IG-FET 2p~
und des dritten IG-FET 2 _ verbunden.
Es sei nun die Funktion der Schaltung nach Fig. 2 beschrieben.
Beispielhaft sind in Fig. 3 die Wellenformen, d.h. der zeitliche Verlauf des ersten, zweiten und dritten logischen
Signals sowie die des Ausgangssignals gezeigt. Sobald sich das zweite logische Signal I- auf der Potentialstufe +E1
befindet, dann ist der FET 2 „ gesperrt und der FET 2p~
ist leitend. Da zu diesem Zeitpunkt die Ausgangsklemme 9 des Inverters auf dem Potential +E5 liegt, ist der FET 2p2
gesperrt und der FET 2 ., ist leitend. Daraus ergibt sich,
unbeachtlich des Potentialwertes des ersten logischen Signals I1, daß der Strompfad zwischen den Klemmen 3 und
(+E1) durch den FET 2 _ unterbrochen ist, daß der Strompfad
zwischen den Klemmen 3 und 4 (+E5) durch den FET 2 _ unterbrochen
ist und daß nur der Strompfad zwischen den Klemmen 3 und 5 (+E-.) im leitenden Zustand ist. Während
das zweite logische Signal I- den Wert +E1 hat, erscheint
an der Klemme 3 ein Potential mit dem Wert +E-,.
Wenn das zweite logische Signal I- den Wert +E5 hat, dann ist
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der FLT 2p_ gesperrt und der FET 2 _ leitend. Da die Ausgangsklemme
9 das Potential +E führt, ist der FET 2 3 gesperrt
und der FET 2 _ ist leitend. Folglich ist unbeachtlich des Wertes des ersten logischen Signal I der Strompfad zwischen
den Klemmen 3 und 5 (+E^) unterbrochen, da gleichzeitig die
FET's 2 _ und 2 , gesperrt sind. Zu diesem Zeitpunkt
kann abhängig vom Wert des ersten logischen Signals I^ ein
Strompfad zwischen der Klemme 3 und der ersten Klemme 1 ) oder zwischen der Klemme 3 und der zweiten Klemme 4
(+Er) bestehen. Wenn nun das erste logische Signal I den
Wert +E1 hat, dann ist der FET 2.^1 gesperrt und der FET 2 .
ist leitend, so daß der Strompfad zwischen der Klemme 3 und der ersten Klemme 1 (+E1) durch den FET 2,T1 unterbrochen
ist. Da zu dieser Zeit nur ein Strompfad zwischen der Klemme 3 und der zweiten Klemme 4 (+Er) besteht, erscheint
am Ausgang 3 ein Signal mit dem Wert +E5. Wenn aber das
erste logische Signal I1 den Wert +E5 annimmt, dann wird
der FET 2p gesperrt und der FET 2 .. wird leitend, dadurch
wird der Strompfad zwischen der Ausgangsklemme 3 und der zweiten Klemme 4 (+E1.) über den FET 2pi unterbrochen.
Folglich besteht nur ein Strompfad zwischen der Ausgangsklemme 3 und der ersten Klemme 1 (+E1), so daß am Ausgang 3
ein Signal mit dem Wert +E1 erscheint.
Anhand der vorstehenden Erläuterungen erkennt man, daß drei verschiedene Ausgangssignale mit den Werten +E1, +E- und
+E,- möglich sind. In Übereinstimmung mit den an die Erfindung gestellten Anforderungen, besteht jeweils nur
ein Strompfad zwischen der Ausgangsklemme 3 und einer der ersten, zweiten oder dritten Klemmen (+E1; +E1.; +E3).
Da im Normalzustand kein Gleichstrom zwischen den ersten, zweiten und dritten Klemmen 1; 4; 5 fließt,ist es möglich,
den logischen Schaltkreis mit sehr geringem Leistungsbedarf
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zu betreiben. Da weiterhin auch die Spannungsquellen E1;
E- und E jeweils auf einem festen Wert liegen, hat auch das jeweilige Ausgangssignal seinen vorbestimmten festen
Wert.
In der vorstehend beschriebenen Ausführung ist die Erläuterung auf den Fall beschränkt, daß das zweite logische
Signal I2 in einem Inverter 8 invertiert wird und dieses
invertierte Signal als drittes logisches Signal I„ den Gate-Elektroden der FET's 2 2 und 2N3 zugeführt wird.
Es ist auch möglich, das dritte logische Signal I2 den
Gate-Elektroden der FET's 2_„ und 2„T_ direkt zuzuführen,
P Z N-J
dieses dritte Signal zu invertieren - mit einem hier nicht gezeigten Inverter - und das invertierte logische Signal
I_ den Gate-Elektroden der FET's 2 2 und 2__ zuzuleiten.
Es sei nun der Fall betrachtet, in dem ein geringer Strom zwischen der Ausgangsklemme 3 und der dritten Klemme 5
(+E^) fließt, sei es von der Ausgangsklemme 3 zur dritten
Klemme 5 oder umgekehrt. Wenn in einem solchen Fall die nachfolgende Gleichung (1) erfüllt ist, dann kann man den
FET 2p3 weglassen, weil ein IG-FET in beiden Richtungen
betreibbar ist und der Strompfad zwischen der Klemme 3 und der dritten Klemme 5 (+ijj unter alleiniger Benutzung des
FET 2..., gebildet werden kann.
|E5 - lJ>
|e5 - E
In den Fällen, wo dagegen die nachfolgende zweite Gleichung (2) erfüllt ist, kann man den FET 2TO weglassen und der
Strompfad zv/ischen der Ausgangsklemme 3 und der dritten Klemme 5 (+Eo) kann unter alleiniger Benutzung des FET 2
o) g g
gebildet v/erden.
E5 -Ell >
IE5 -
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Die Größen V,, ρ-, und V , _ sind die Schwellwertspannungen,
wenn die FET1s 2p~ und .2 ^ mit einer in Sperrichtung gepolten
Gate-Vorspannung moduliert v/erden.
Dies sei in Einzelheiten erläutert. Wenn man einen IC-Schaltkreis nach Fig.2benutzt, der aus "Silizium auf
Saphir" als Substrat besteht, dann können die Basisplatte und die Potentialanschlußkleminen unabhängig an eine
Potentialquelle angeschlossen werden, wobei die Potentialanschlußklemme
eine Drain-Elektrode darstellt, wenn der FET in der Art eines Source-Folgers benutzt wird und eine
Source-Elektrode ist, v/enn der FET in Source-Schaltung betrieben wird. Da die in Sperrichtung gepolte Gate-Vorspannung
die einer Durchlaßspannung einer Diode entspricht, die zwischen der Source-Elektrode und der Basisplatte
jedes FET gebildet wird, nur zwischen der Source-Elektrode und der Basisplatte jedes FET liegt, kann diese
Vorspannung der FET' s 2_-, und 2.T_, außer Acht gelassen
werden. Wenn man aber z.E. einen N-Typ Halbleiter als Substrat benützt, dann müssen zumindest die Basisplatten
der P-Kanal FET's miteinander verbunden werden und z.B.
ein Potential +E5 wird an das gemeinsame Substrat gelegt.
Wenn also der FET 2p-. leitend gesteuert ist, dann liegt
eine in Sperrichtung gepolte Vorspannung (En-E-,) an dem
FET 2p3. Wenn die Basisplatte des FET 2„J3 auf dem +Εχ
Potential liegt, dann herrscht an dem FET 2,,~ eine in
Sperrichtung gepolte Vorspannung von (E_-E ). Auf diese
Weise kann die Schwellwertspannung jedes FET in einer solchen Richtung moduliert werden, in welcher die Schwellwertspannung
jedes FET vom Verstärkertyp vergrößert wird.
Fig. 4 zeigt eine weitere Ausführungsform der Erfindung. Logische Schaltungseinheiten 11, bis 11 , die durch eine
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später beschriebene Modifizierung der Anordnung gemäß
Fig. realisierbar sind, sind in einer vorgesehenen Weise angeordnet. Zweite logische Signale I„. bis I_ und
Ausgangssignale 0. bis 0 an den Ausgangsklemmen 3^ bis
sind jeweils mit einem entsprechenden Zusatz an den logischen Schaltungseinheiten wirksam. In der Schaltungsanordnung nach
Fig. 4 ist der P-Kanal IG-FET 2 . jeder logischen Einheit durch einen einzigen P-Kanal IG-FET 2' und der N-Kanal
IG-FET 2 jeder logischen Einheit durch einen einzigen iI-Kanal IG-FET 2' ersetzt. Ein erstes logisches Signal I
liegt gemeinsam an den Gate-Elektroden der FET's 2* und 2'
Erste, zweite und dritte Anschlußklemmen 1, 4 und 5 sind jeweils in der für Fig. 2 erläuterten Weise auf ein entsprechendes
Potential festgelegt. Diese Anordnung erlaubt es mit einem Minimum an FET's auszukommen. Die zweiten
logischen Signale I bis I_ werden zeitweise und zeitlich
nicht überlappend (z.B. überlappen sich die Potentiale +Er nicht) angeschaltet.
Aus diesem Grunde ist es möglich, an den Ausgangsklemmen 3 bis 3 Ausgangssignale O1 bis 0 mit drei verschiedenen
logischen Werten (E.; E3; Ες) gegeneinander zeitversetzt zu
erhalten, d.h. z.B. die +E. Potentialwerte und die +E1-Potentialwerte
entsprechender Ausgangssignale O1 bis 0 überlappen sich gegenseitig nicht. Wie man aus Fig. 5
erkennt, bestimmt die Reihenfolge und die jeweilige Position jedes der zweiten logischen Signale I„. bis I_ die Reihenfolge
und die jweilige Position des entsprechenden Ausgangssignals 0 bis 0 .
Obwohl in der Darstellung nach Fig. 4 beide FET's 2' und
2'wi 3eweils als einzige und gemeinsame FET's benutzt v/erden,
ist es auch möglich, daß ein einzelner FET 21 oder FET 2'
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als einziger gemeinsamer FET eingesetzt ist. Bei der Anordnung nach Fig. 4 ist "ein Ilablzyklus des ersten
logischen Signals I1 entsprechend einem Zyklus des
zweiten logischen Signals I1 bis I_ gezeigt, das bedeutet
aber keine Beschränkung auf dieses Verhältnis. Das heißt, das erste Signal I1 kann bei vorgegebenem
Zeitverhältnis auch eine geringere Zyklusdauer als das zweite logische Signal I„ bis I„ haben.
Wie in Fig. 6 dargestellt ist, können Ausgangssignal O1
bis 0 mit den Werten E1 bis Er während eines Zyklus des
ersten logischen Signals I erhalten werden, wenn man den Zyklus des ersten logischen Signals kürzer als den des
zweiten Signals macht.
- Patentansprüche -
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Claims (2)
- PatentansprücheVi/ Logischer Schaltkreis, der aus Feldeffekttransistoren mit isolierter Gate-Elektrode aufgebaut ist und an den erste, zweite und dritte voneinander abweichende Spannungswerte anschaltbar sind, die Ausgangssignale mit drei verschiedenen Spannungswerten erzeugen, dadurch gekennzeichnet, daß in einem ersten Stromkreis über die Reihenschaltungeines ersten (2rl) und eines zweiten (2„._) FeldeffektiJ 1 W 2.transistors mit isolierter Gate-Elektrode und gleichem ersten Leitungstyp eine Ausgangsklemme (3) mit einer ersten Eingangsklemme (1), die auf einem ersten Spannungswert (+E,) liegt, verbindbar ist, daß in einem zweiten Stromkreis über die Reihenschaltung eines ersten (2p.) und eines zweiten (2p~) Feldeffekttransistors mit isolierter Gate-Elektrode und gleichem zweiten Leitungstyp die Ausgangsklemmen (3) mit einer zweiten Eingangsklemme (4), die auf einem zweiten Spannungswert (+E1.) liegt, verbindbar ist, daß die Ausgangsklemme (3) über zumindest einen von zwei weiteren, parallelgeschalteten Feldeffekttransistoren mitisolierter Gate-Elektrode und von entgegengesetztem Leitfähigkeitstyp mit einer dritten Eingangskiemme, die auf einem dritten Spannungswert (+E3) liegt, verbindbar ist, wobei ein Feldeffekttransistor (2,3) vom ersten Leitfähigkeitstyp mit seiner Gate-Elektrode an die Gate-Elektrode des zweiten Feldeffekttransistors (2p:?) des zweiten Leitfähigkeitstyps angeschlossen ist und der andere Feldeffekttransistor (2p.,) des zweiten Leitfähigkeitstyps mit seiner Gate- Elektrode an die Gate-Elektrode des zweiten Feldeffekttransistors (2,2) des ersten Leitfähigkeitstyps angeschlossen ist, daß an die Gate-Elektrode des ersten Feldeffekttransistors (2„,) des ersten Leitfähigkeitstyps- 14 -509847/1076und an die Gate-Elektrode des ersten Feldeffekttransistors (2 ) des zweiten Leitfähigkeitstyps ein erstes logisches Signal (I1), das zwei verschiedenen Spannungswerte (+E,; +E1-) haben kann, anschaltbar ist, mittels dessen jeweils der eine Transistor leitend gesteuert und der andere gesperrt wird, daß an die Gate-Elektrode des zweiten Feldeffekttransistors (2,.«) des ersten Leitfähigkeitstyps ein zweites logisches Signal (I_), das zwei verschiedene Spannungswerte (+E.; +E^) haben kann, anschaltbar ist, mittels dessen dieser zweite Feldeffekttransistor (2.TO) leitend gesteuert und gesperrt wird, daß an die Gate-Elektrode des zweiten Feldeffekttransistors (2p?) des zweiten Leitfähigkeitstyps ein drittes logisches Signal (I„) anschaltbar ist, welches zur Leitendsteuerung und zum Sperren des Transistors (2p-) dient und dieses dritte logische Signal (I~) jeweils die entgegengesetzte Polarität des zweiten logischen Signals (I-) mit dem ersten (+E.) und zweiten (+E1.) Spannungswert hat, und daß zu einer Zeit jeweils nur einer der Stromkreise zwischen der Ausgangsklemme (3) und einer der drei"Eingangsklemmen (1,4 und 5) durchgeschaltet ist.
- 2. Logischer Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von Einzelschaltkreisen (H, bis 11 ) so zusammengeschaltet ist, daß zumindest jeweils einer der Feldeffekttransistoren (2p,) mit isolierter Gate-Elektrode vom zweiten Leitfähigkeitstyp jedes Einzelschaltkreises, dessen Source-Elektrode auf dem zweiten Spannungswert (+KJ liegt und an dessen Gate-Elektrode das erste logische Signal (I,) anschaltbar ist, sowie jeweils einer der Feldeffekttransistoren (2_T1 ) mit isolierter Gate-Elektrode vom ersten Leitfähigkeitstyp jedes Einzelschaltkreises, dessen Source-Elektrode auf dem ersten Spannungswert (+E.) liegt und an dessen Gate-Elektrode das erste- 15 -509847/1076logische Signal (I) anschaltbar ist, durch jeweils einen gemeinsamen Feldeffekttransistor (2', und/oder 2',,.) mit isolierter Gate-Elektrode und von entsprechendem Leitfähigkeitstyp ersetzt ist, daß die entsprechenden zweiten logischen Signale (I->, bis I? ) den entsprechenden Einzelschaltkreisen ohne gegenseitige zeitliche Überlappung zufüiirbar sind und daß an den entsprechenden Ausgängen O1 bis 3 ) die zugehörigen Ausgangssignale (O1 bis 0 ) der Linzelschaltkreise (11 bis 11 ) ohne gegenseitige zeitliche Überlappung abnehmbar sind.509847/ 1076Leerseite
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49051452A JPS50144372A (de) | 1974-05-09 | 1974-05-09 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2520674A1 true DE2520674A1 (de) | 1975-11-20 |
| DE2520674B2 DE2520674B2 (de) | 1977-09-01 |
| DE2520674C3 DE2520674C3 (de) | 1978-05-11 |
Family
ID=12887311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2520674A Expired DE2520674C3 (de) | 1974-05-09 | 1975-05-09 | Logischer Schaltkreis |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US3949242A (de) |
| JP (1) | JPS50144372A (de) |
| DE (1) | DE2520674C3 (de) |
| FR (1) | FR2270725B1 (de) |
| GB (1) | GB1494007A (de) |
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- 1975-05-09 DE DE2520674A patent/DE2520674C3/de not_active Expired
Also Published As
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|---|---|
| US3949242A (en) | 1976-04-06 |
| FR2270725A1 (de) | 1975-12-05 |
| DE2520674C3 (de) | 1978-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP |
|
| 8328 | Change in the person/name/address of the agent |
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