DE2513207A1 - N-kanal-speicher-fet - Google Patents

N-kanal-speicher-fet

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DE2513207A1 DE19752513207 DE2513207A DE2513207A1 DE 2513207 A1 DE2513207 A1 DE 2513207A1 DE 19752513207 DE19752513207 DE 19752513207 DE 2513207 A DE2513207 A DE 2513207A DE 2513207 A1 DE2513207 A1 DE 2513207A1
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Description

  • n-Kanal-Speicher-FET Die Erfindung betrifft ein elektronisches Bauelement mit Spei chereigenschaften, welches fir die Verwendung in eInem Programmspeicher eines Fernsprech-Vermittlungssystems entwickelt wurde, welches jedoch auch für andere Speicher, z.B. fär Programmspeicher von Datenverarbeitungsanlagen, geeignet ist. Sie stellt eine besondere Ausgestaltung von dem in der Hauptanmeldung/ dem Heuptpatent P 24 45 137.4 beschriebenen FET bzw. von dessen @eiterbildungen dar.
  • In der Hauptanmeldung/dem Hauptpatent ist ein n-Kanal-Speicher-FET mit allseitig von einem Iselator umgebenem, flontendem Speichergate beschrieben, wobei sein Speichergate beim Programmieren durch mittels Kanr-linjektion im eigenen Kanal erzeugte, aufgeneizte Elektronen negativ aufgeladen wird und wcbei sein Speichergate nach dieser Aufladung, vor allem Lesen, mittels seiner negativen ladungen durch Influenz in den Drain-Source-Strom hemmender Weise auf die Drain-Source-Strecke einwirkt. Es handelt sich dabei also um einen n-Kanal-Speicher-FET mit negatigver statt positiver Aufladung seines Speichergate im programmierten Zustand. Die negative Aufladung des Speichergate bewirkt, daß die Drain-Source-Strecke, also die Hauptstrecke diesses FET, in den sperrenden Zustand gesteuert wird. Falls der FET ursprünglich ein Enhancement-FET ist, der bereits in seinem unprogrammierten Zustand gesperrt ist, dann wird also dieser t durch die Programmierung noch stärker gesperrt, also sozusagen in einen übermäßig sperrenden Zustand hineingesteuert, wie in der Hauptanmeldung/dem Hauptpatent beschrieben ist.
  • In der Druckschrift Proc. 3rd Conf. Sol.St.Dev. Tokio 1971/Suppl.
  • OYO BUTURI 41(1972) 155 siehe insbesondere Pig. 8 und die zuz zugehörige Beschreibung, ist ein erster Bericht mehrerer Äerfasser über einen n-Kanal-Speicher-FET abgedruckt. Ein zweiter Bericht dieser Verfasser in IEEE J.Sol.St.Circ.SC7, Nr. 5, Okt.1972,S.396-375 mit ähnlichem Inhalt erschien etwa gleichzeitig. Der in Fig. 8 des ersten Berichts gezeigte S weist ein allseitig von einem Isolator umgebenes, in elektrischer Hinsicht floatendes Spe,chergate Gi auf. Daneben weist er ein steuerbares Steuergate G2 auf.
  • Das Speichergate G1 ist so zwischen dem Steuergate G2 und der Hauptstrecke dieses Speicher-FET angebracht, daß das Speichergate nur einen ersten Teil, nalich einen an die Source angrenzenden Teil des Kanals, über die ganze Breite des Kanals bedeckt. Das Steuergate bedeckt den restlichen, elektrisch in Reihe liegenden Teil des Substrats, welcher an den Drain angrenzt, sowie das Speichergate G1. Der Zustand des Kanals wird in Source-Nähe sowohl vom Steuergatezustand als auch vom Speichergatezustand gesteuert.
  • Der Zustand des Kanals wird jedoch in Drain Nähe nur vom S-teuerw zate-Zu.stand gesteuert.
  • Nirgends erklären die Verfasser, warum sie hier ein asymmetrisches Speichergate verwendeten. Auf der gleichen und auf der vorherge bonden Seite dieses ersten Berichts ist aber einiges über die Betriebsweise dieses Speicher-FET u.a. auch mit Hilfe von Fig. 6 ausgesagt, wobei zu beachten ist, daß - offenbar durch Verwechs-Jung beim Drucken - im Text die Fig. 8 als Fig. 9 bezeichnet ist.
  • Im folgenden wollen wir die betreffende Figur stets als Figur 8 entsprechend der direkt bei dieser Figur angegebenen Numerierung bezeichnen.
  • Gemäß der zugehörigen Beschreibung soll eine Aufheizung der Elekkronen im Pinch-off-Bereich neben de-. sourceseitigen Ende der Vararmungszone erfolgen, vgl. die Gate-Kanal-Feldstärkenpfeile in Fig. 6. Die Verarmungszone entsteht in Jenen drainseitigen Bereichen, in welchen das Gatepotential negativ im Vergleich zum Potential dieser drainseitigen Bereiche ist. längs dieser Bereiche liegt also für Kanal-Elektronen eine Gate-Kanal-Bremsspannung, die verhindert, daß diese .sanal-EleXt;ronen dort von der Substrat.-u:erfläche emmittiert und ins Gate inJIziert werden. Nur im Pinchoff-Bereich liegt keine Bremssparnung, sondern sogar eine beschleunigende Spannung an, welche die Injektion der emittierten Elektronen in das Gate zuläßt. Wegen der dabei notwendigen Gatepotentiale kann man erfahrungsgemäß zwar noch eine relativ rasehe Entladung eines vorher positiv geladenen Speichergate -durch Loeper.sa.tion der gespeicherten Löcher mit injizierten Kanal-Elektronen - erreichen; eine hohe negative Aufladung des Speichergate ist aber bei den hier verwendeten Löschspannungen nicht mehr erreichbar, vgl. dazu auch Fig. 5 des zweiten Berichte der Verfasser und die zugehörige Beschreibung. Die geringfügige negative"Aufladung" des Gastes welche die Verfasser zufällig nach der erstmaligen und nach der dritten Löschung beobachteten, war nur ein in einen schmalen Streubereich liegender, wegen seiner kleinen AmplItude zum Programmieren nicht verwendeter lebeneffekt' - Eigene Untersuchungen an gleichartigen Sneicne-FETs- nämlich FETs mit Kanälen gleicher Länge, also 10ß Länge, vgl. den zweiten bericht, S. 370, rechte Spalte, erster Absatz des Kapitels A - zeigten, daQ hier ungewöhnlich hohe Spannungen angelegt werden müßten, um eine sichere, ausreichende, negative Aufladung des Speichergate zum Programmieren ausnutzen zu können.
  • Da die Verfasser der beiden Berichte keine Begrünung angaben, warum sie ein asymmetrisches Speichergate verwendeten, kann man nur Vermutungen äußern: Die Verfasser scheinen zunächst vermutet zu haben, daß ihr bisher positiv programmiertes Speichergate nicht nur durch die Elektroneninjektlon des Pinch-off-Bereiches, also durch Kompensation, entladen wurden, sondern daß die relativ schnellen Kanal-Elektronen besonders in Drain-Nähe, also in der Nähe des pn-2berganges, aufgeheizte Löcher erzeugen, und daß solche aufgeheizten löcher ebenfalls auf das Speichergate injiziert werden könnten, was die Entl des'Speichergate verlangsamen oder sogar verunmöglichen könnte. Wohl auf diesem Grunde benutzten die Vertasoer das in Fig. 8 des ersten Berichts gezeigteasymmetrisehe Speichergate, nämlich in der Hoffnung, daß dann keine aufgeheizten Löcher auf das Speichergate injiziert werden können. Der zweite Bericht scheint wegen seines besonders klaren Aufbaues nacn dem ersten Bericht verfaßt worden zu sein. Aus dem zweiten Rericht Fig. 2, und der zugehörigen Beschreibung geht aber au£-fälligerweise hervor, daß zu diesem Zeitpunkt nur noch die Verwendung eines symmetrischen Speichergate Gi für notwendig gehalten wurde, um die ngesrebte, in der zugehörigen Figur 5 gezeigte Löschung zu erreichens Bei der Erfindung ist, entsprechend der Lehre des Hauptpatentes, zur Erzeugung der den Drain-Source-Strom hemmenden Influenz eine entsprechende negative Aufladung des Speichergate notwendig. Eigene Untersuchungen zeigten, daß bei kurzen Kanallängen, z,3. 3,6je Länge, auch mit Hilfe der Kanalinjektion eine hohe negative Aufladung des Speichergate erreichbar ist. Das Besondere besteht hier darin, daß die Feldstärke im Kanal bei kurzen Kanallängen sogar ohne Erzeugung einer Verarmungszone und ohne Erzeugung eines Pinch-off-Bereiches infolge Geschwindig keitssättigung mit relativ niedrigen Spannungen ausreichend groß gemacht werden kann, um dort Kanal Elektronen aufzuheizen, und zwar so stark, daß sie vom Kanal emittiert werden, den Isolator durchdringen und das Speichergate negativ aufladen können. Bei dieser Kanalinjektion kann also das Potential des Speichergate sogar stark positiv im Vergleich zum Drain sein, wodurch weder ein Pinch off-Bereich noch eine Verarmungszone entsteht und - im Gegensatz zu den beiden bekannten Berichten -trotzdem die Injektion sogar verbessert statt verunmöglicht wird.
  • Die Verfasser der beiden genannten Berichte erstrebten und erreichten also nur die von ihnen beschriebene Löschung des ursprünglich positiv aufgeladenen Speichergate, vgl. auch Fig. 5 des zweiten Berichtes. Sie erreichten jedoch nicht die bei der Erfindung vorgesehene, eindeutige, negative Speichergate-Auf ladung von z.B. - 10V, die nicht nur einen geringfügigen, vernachlässigbaren Nebeneffekt darstellt, sondern erfindungsgemäß zuverlässig und ausreichend zur Erzeugung der den Drain-Source-Strom hemmenden Influenz ausgenutzt wird.
  • In der Druckschrift Sol.St.Electr. 12(1969), 981 bis 987, Fig.1, ist ein MNOS-Speicher-i'E? mit zwei Gates gezeigt. Zwischen seinem Steuergate G2 und der Hauptstrecke dieses gemäß Figur 3 mit einem n-Kinal ausgestatteten Speicher-FET ist ein zweites, steuerbares Z+vischengate angebracht, welches nur einen an die Source angrenzenden Teil des Kanals bedeckt. Der an den Drain angrenzende restliche Teil des Kanals sowie Teile des Zwischengate sind voin Steuergate bedeckt. Es handelt sich hier also um einen ähnlichen Aufbau wie bei dem vorgenannten, im ersten Bericht beschriebenen Speicher-?En, mit dem Unterschied, daß hier ein MNOS-Speicher-FET ohne analinjektion vorliegt, bei welchem zusätzlich das Zwischengate nicht floatet, sondern von außen steuerbar ist. MiN05-Speicher-FETs haben jedoch gegenüber Speicher-FETs mit isoliertem, floatendem Speichergate den Nachteil, daß sie durch Ladungsabbau nach relativ kurzer Zeit ihren programmierten Zustand verlieren, und zwar überdies umso schneller, je häufiger der Zustand gelesen vlird. Bei Speicher-FETs mit floatendem Speichergate setzt hingegen der Ladungsabbau viel später ein und ist darüber hinaus weit unabhängiger von der Zahl der inzwischen erfolgten Besevorgange.
  • Die Aufgabe der Erfindung ist, einen durch Kanalinjektion, nämlich mit Elektronen programmierbarer. Speicher zur Verfügung zu stellen, dessen Speichergate mit elektrischen Mitteln ent ladbar ist, z.B. mit Hilfe des Avalanche-Effektes bei hoher Drain- oder Source-Substrat-Spannung im sperrenden Zustand des Kanals oder auch mit Hilfe anderer, unten beschriebener Effekte.
  • Es kann also auch ein Quarzfenster in dem den FET umgebenden Gehäuse zur Ermöglichung eine-s Löschung mittels ultraviolettem Licht weggelassen werden - es 1nn also bei der Erfindung auch ein preiswertes Plastikgehäuse venrendet werden.
  • Der erfindungsgemäße Speichert soll als Besonderheit auch die Sigenschaft haben, daß selbst bei übermäßiger Löschung, d.h.
  • bei positiver Aufladung des Speichergate mit Löchern nach dem Löschen, die mit der Lese-Drain-Source-Spannung belastete Hauptstrecke des Speicher-FET, also seine Drain-Source-Strecke, nichtleitend ist, solange sein Steuergate kein, im Vergleich zu allen von ihm direkt gesteuerten Kanalteilen, positives Potential auS-weist, solange es also z.B. auf Source-Potential liegt. Wenn am Steuergate ein ausreichend starkes, positives Potential anliegt, dann soll die mit der Lese-Drain-Source-Spannung belastete Hauptstrecke des erfindungsgeinäßen Speicher-FET leitend sein, falls der Speicher-FET unprogrammiert ist, - also gelöscht oder übermäßig gelöscht ist. Die mit der gleichen tese-Drain-Source-Span nung belastete Hauptstrecke soll aber trotz positivem Potential am Steuergate nichtleitend sein, falls das Speichergate mit Elektronen programmiert ist. Falls am Steuergate,im Vergleich zu zumindest einem dieser Kanalteile,jedoch negatives oder ungefähr gleiches Potential liegt, soll die mit dieser Bese-Drain-Source-Spannung belastete Hauptstrecke - unabhängig davon, , ob das Speichergate gelöscht, übermäßig gelöscht oder programmiert ist -stets nichtleitend oder zumindest schlechtleitend sein.
  • Die Erfindung betrifft einen besonderen Speicher-FET mit as retrischem Speichergate, wobei dieser Speicher-22? vor allem auch anders als beim Stand der Technik betrieben wird. Die Erfindung geht aus von einem n-Kanal-Speicher-FET mit allseitig von einem Isolator umgebenem, floatendem Speichergate, wobei sein Speichergate beim Programmieren durch mittels Kanalinjektion im eigenen Kanal erzeugte, aufgeheizte Elektronen negativ aufgeladen wird, wobei sein Speichergate nach dieser Aufladung, vor allem beim Lesen. mittels seiner negativen Ladungen durch Influenz in den Drain-Source-Strom hemmender Weise auf die Drain-Source-Strecke einwIrkt, und wobei er ein kapazitiv auf das Speichergate wirkendes, zusätzliches, einen Anschluß aufweisendes, steuerbares Steuergate aufweist, nach Anmeldung/Patent 2 455 137.4. Der erfin dungsgemäße Spstcher-FET ist dadurch gekennzeichnet, daß das Speichergate nu einen sich über die ganze Breite des Kanals erstreckendens ersten Teil des Kanals bedeckt, der diejenige Kanal stelle enthält, dIe mittels Kanalinjektion beim Programmieren die aufgeheizten Elektronen emittiert oder der zumindest an diese Kanalsteile angrenzt, und daß zwar das Steuergateg aber nicht das Speichergate den restlichen, elektrisch in Reihe liegenden Teil des Kanals bedeckt, so daß der Zustand des ersten Teils des Kanals sowohl direkt vom Steuergatezustand als auch indirekt vom Speichergatezustand, jedoch der Zustand des restlichen Teils des Kanals dIrekt nur vom Steuergatezustand gesteuert wird.
  • Bei der Erfindung ist also die mittels Kanalinjektion Elektronen emittierendt Kanalstelle, welche s.B. nahe am Drain liegt, vom Spewohergat? bedeckt oder der durch das Speichergate bedeckte Kanalteil grenzt an diese Kanalstelle an. Daher können die emitvierten, auf geheizten Elektronen das Speichergate aufladen. Die durch die Kanalinjektion emittierten Elektronen dienen vor allem zur Programmierung, d.h. Aufladung des Speichergate statt zur Löschung, d.h. Entladung des Speichergate. Zusätzlich ist vorgesehen, daß durch die negative Aufladung des Speichergate die Hauptstrec:ne des Sseicher-FET, also seine Drain-Source-Streeke, in den sperrenden oder übermäßig sperren den Zustand gesteuert wird. Die negative Aufladung des Speichergate bewirkt also, daß z.B. bei einem Enhancement-SET - selbst bei übermäßiger Löschung des Speichergate, also bei positiver Aufladung des Speichergate mit Löchern - durch Anlegen des Source-Potentials, z rdpo tentials, an das Steuergate kein Strom in der mit der Bese-Drain-Source-Spannung be Casteten Hauptstrecke des erfindungsgemäßen speicher-FET fließt, weil der restliche Kanalteil nichtleitend ist, und zwar unabhängig vom Zustand des ersten, durch das Speichergate gesteuerten Kanalteils. Entsprechendes gilt bei entsprechend geänderten Pote-ntialen für einen Depletion-FET und für einen FET mit Sperrtyp-Kanal.
  • Die Erfindung und Waiterbildungen davon werden anhand der in den Figuren gezeigten Ausführungsbeispiele der Erfindung näher erläutert, wobei Fig. 1 einen Längsschnitt durch ein Ausführungsbeispiel, Fig. 2 ein Isolatordicken-Mindestlöschspannungs-Diagramm, Fig. 3 eine Draufsicht des in Fig. 1 gezeigten Ausführungs beispiels und Fig. 4 eine Draufsicht von Teilen eines anderen Ausführungsbeispiels zeigen.
  • Der in Fig. 1 gezeigte Längsschnitt durch einen n-Kanal-Speieher-Enhancement-PET zeigt das allseitig von einem Isolator Is umgebene und daher in elektrisder Hinsicht floatende Speichergate G1. Beim Programmieren wird sein Speichergate Gl durch die aufgeheizten Elektronen Ke negativ aufgeladen, welche an der Kanalstelle V im Kanal selbst erzeugt sind. Sein Speichergate Gl wirkt daher nach dieser negativen Aufladung, vor allem beim Lesen, durch Influenz in den Hauptstreckenstrom hemmender Weise auf dle Haupt strecke S-D ein, und zwar umso stärker je kleiner der Abstand ist.
  • Der Speicher-FET enthält zusätzlich das steuerbare Steuergate G2. Zwischen dem Steuergate G2 und der Hauptstrecke D-S ist bei dem in Fig. 1 gezeigten BeIspiel das Speichergate G1 so angebracht, daß es nur einen, hier an das Drain angrenzenden ersten Teil Kl des Kanals bedeckt. Diese Bedeckung erstreckt sich über die volle Breite des Kanals. Dieser Kanalteil K1 enthält hier die Kanalstelle V, welche mittels Kanalinjektion beim Programmieren die aufgeheizten Elektronen Ke emittiert.
  • Der restliche Teil K2 des Kanals wird zwar vom Steuergate G2 aber nicht vom Speichergate G1 bedeckt - der restliche Teil K2 grenzt hier übrigens nur an die Source an.
  • Der Zustand des ersten Kanalteil KI wird sowohl direkt vom Speichergatezustand, als auch indirekt vom damit kapazitiv gekoppelten Steuergatezustand gesteuert; die kapazitive Kopplung beider Gates ist umso stärker, je kleiner der Abstand y beider Gates voneinander ist und je größer die Fläche der gegenseitigen Sberlappung dieser Gates ist. Der Zutand des restlichen Kanalteils X2 wird direkt nur vom Steuergatezustand gesteuert und zwar umso stärker, je kleiner der Abstand z des Steuergate G2 vom restlichen Kanalteil K2 ist.
  • Die gegenseitige tberlappung der Gastes kann auch außerhalb der in Fig. 1 gezeigten Speicher-PE'T-Schnittebene angebracht sein, statt, wie in Fig. 1 gezeigt, innerhalb dieser Schnittebene.
  • Eine außerhalb der Schnittebene angebrachte Überlappung der beiden Gates ist bereits in der Anmeldung/Patent P 24 45 091.5 vorgeschlagen. -Der Kanal enthält also beim erfindungsgemäßen Speicher-FET die beiden Teile Kl, K2, welche elektrisch in Reihe geschaltet sind. Falls daher der Speichert über seinen Steuergateanschluß A nicht mit einem zum Lesen bestimmten, im Vergleich zum Source-Potential deutlich positiven Potential belastet wird, falls also z.B. das Source-Potential gleichzeitig am Steuergateanschluß A liegt, ist der restliche Kanalteil K2 in seinem nichtleitenden Zustand. Unabhängig vom Zustand des ersten Kanalteil Ki ist dann der restliche Kanalteil K2 und damit auch die Hauptstrecke S-D jeweils nichtleitend. Als Leseergebnis fließt also unabhängig vom Speichergatezustand kein Hauptstreckenstrom. Dies ist vor allem unabhängig davon, ob das Speichergate mit Elektronen aufgeladen ist, ob ds Speichergate entladen ist oder ob das Speichergate übermäßig gelöscht, also mit Löchern aufgeladen ist. Selbst eine übermäßige Löschung, wodurch der erste Kanal teil Ki in den leitenden So tan gesteuert ist, kann also bei der Erfindung nicht bewirken, daß die Lesespannung zwischen Steuergate und Kanal zu falschen Leseergebnissen führt.
  • Wenn hingegen dem Steuergateanschluß A ein im Vergleich zum Sourcepotential ausreichend positives Lesepotential zugeführt wird, wird der ganze restliche Kanalteil E2 unabhängig vom Programmierungszustand des Speichergate G1 in den leitenden Zustand gesteuert. Gleichzeitig wird der erste Kanalteil K1 unabhängig vom Prograrnmierungszustand des Speichergate G1 wegen der kapazitiven Kopplung beider Gates leitend oder nichtleitend sein. - Er ist nichtleitend, falls das Speichergate G1 mittels Elektronen programmiert ist, er ist aber leitend, wenn sIch das Speichergate G1 zumindest angeiahert im entladenen oder auch im übermäßig entladenen, also positiv geladenen Zustand befindet.
  • Falls also das Speichergate G1 nach dem Löschen nicht völlig ungeladen ist, sondern statt dessen übermäßig entladen ist und damit positiv geladen ist, ist bei dem erfindungsgemäßen Ausführungsbeispiel trotzdem ein zuverlässiges Lesen möglich, weil die in Fig. 1 gezeigte Iäiptstrecke S-D einerseits nur bei Anlegen eines positiven Lesepotentials an den Anschluß A leiw tend ist und weil andererseits bei Anliegen von im Vergleich dazu negativen, dem Nicht-Tese-BefeShl entsprechenden Potentialen die Hauptstrecke S-D unabhängig davon.
  • ob das Speichergate völlig oder übermäßig entladen ist, nichtleitend ist.
  • ueberdies ist das beschriebene, zuverlässige besten auch bei einer jeweils nur einen einzigen erfindungsgemäßen Speicher-FET aufweisenden Speicherzelle eines Speichers, der eine Vielzahl von erf-ndungYgemäßen Speicher-FET-Zellen enthält, bei der beschriebenen Betriebsweise möglich, auch ohne in jeder Zelle zusätzlich zum betreffenden Speicher-FET jeweils einen eigenen Steuer-FET in Reihe zu schalten, und zwar selbst, wenn eine übermäßige Löschung zugelassen wird, vgl. auch Fig. 4 der Hauptannieldung/des Hauptpatentes. Vorteilhafterweise kann also mit erfindungsgemäßen Speicher-FETs ein Speicher mit jeweils nur einem einzigen FET pro Speicherzelle aufgebaut werden, vgl. dazu z.B. die in Fig. 21 von Sol.St.Electronics 17(1974) 528 gezeigten, jeweils den Speicher-FET T1 und einem zusätz lichen Steuer-FET T2 enthaltenen Speicherzellen. Bei der Erfindung ist also auch ein besonders geringer PitzDedarf pro Speicherzelle und eine Reduzierung der pro Speicherzelle benötigten Teile bei besonders niedrigen Forderungen an die Toleranzen der mit elektrischen Mitteln steuerbaren Löschvorgange möglich. Die geringen Toleranzen ergeben sich insbesondere daraus, daß eine übermäßige Löschung bei der Erfindung zugelassen werten darf.
  • Die Kanalinjektion kann durch die genannte Erzeugung aufgeheizte Elektronen im Kanal in Drain-Nähe bewirkt werden, vgl.
  • auch die in Fig. 3 gezeigte, entsprechende Kanalstelle V. Hierzu kann z.B. an das Steuergate über den Anschluß A jeweils ein solches Potential, sowie an die Hauptstrecke D-S eine solche Spannung angelegt werden, daß an der betreffenden Stelle V im ersten Kanalteil Ki eine Geschwindigkeitssnttigung der Kanalelektronen erzeugt wird, und zwar solange, bis die erwünschte, vollständige Programmierung des Speichergate G1 erreicht ist.
  • Es ist jedoch auch möglich, vgl. Fig. 4, zusätzlich eine Beschleunigungsstrecke V innerhalb des Kanals, z.B. in Drain-Nähe anzubringen, wobei diese Beschleunigungsstrecke hier durch eine Verengung V des Kanals gebildet ist. Statt einer solchen Verengung V, oder auch zusätzlich zu einer suchen Verengung V, kann die Beschleunigungsstrecke auch durch eine andersartige Inhonogenität des Kanals an dieser Kanalstelle gebildet sein, z.B. durch eine starke Verdickung des Isolators zwischen Speichergate und Kanal an der Kanalstelle V. Es ist bereits in der Anmeldung/Patent 24 45 079.1 die Anbringung von solchen durch eine Kanalinhomogenität gebildeten Beschleunigungsstrecken, vor allem in Drain-Nähe, zur Verbesserung der Kanalinjektion vorgeschlagen.
  • Der erfindungsgemäße Speicher-FET kann nicht nur mit elektrischen Mitteln programmiert, sondern auch mit elektrischen Mitteln gelöscht werden, z.B. mittels des Avalanche-Effektes, falls der vom Speichergate Gi bedeckte erste Kanalteil K1 an den pnttbergang zwischen Kanal einerseits und Drain oder Source andererseits angrenzt, wobei dieser pn-Übergang in seinem sperrenden Zustand auf Durchbruch belastet wird, so daß aufgeheizte Löcher von diesem pn-Übergang durch den Isolator zum Speichergate dringen. Diese auf das Speichergate Gi injizierten Löcher kompensieren die dort vorhandene negative Aufladung, wodurch die mit elektrischen Mitteln bewirkte Löschung erfolgt. Wie bereits erwähnt, kann dabei ohne Gefahr für den Betrieb des erfindungsgemäßen Speicher-FET eine Überkompensation der negativen Aufladung des Speichergate zugelassen werden. Da eine Überkompensation unschädlich ist, können die Toleranzen für die Löschspannung bei der Erfindung entsprechend groß sein. Zusätzlich können, vor allem auch durch Anwendung hoher Löschspan zungen, die Entladungen des Speichergate G1 beschleun$t, d.h.
  • in besonders kurzer Dauer durchgeführt werden. Daneben kann der Speicher-FET auch durch die anderen, für sich bekannten Verfahren, z.B. mit ultraviolettem Licht oder durch Röntgenstrahlen, gelöscht werden.
  • Die Löschung kann jedoch auch mit elektrischen Mitteln ohne Anwendung des Avalanche-Effektes durchgeführt werden, wobei die bei Anwendung des Avalanche-Effektes relativ große Verlustwärme in der Umgebung des pn-Übergangs vermieden werden kann.
  • Dazu kann z.B. der Fowler-Nordhelm-Tunneleffekt oder der Gateoberflächeneffekt für die löschung ausgenutzt werden. Es handelt sich hier also un eine Löschung, bei der das geladene, also mit Elektronen programmierte Speichergate mittels einer rJischen dem Steuergate G2 und der Hauptstrecke S-D zugeführten Löschscannung durch einen Effekt entladen wird, welcher im Speichergate G1 gespeicherte Elektronen, die durch die Löschspannung in Richtung vom Speiehergate weg in den Isolator zwischen Speichergate und Hauptstrecke hinein beschleunigt werden, zum Abfließen durch den Isolator zur Hauptstrecke ve Waßt. Die ses Abfließen der Elektronen kann zum ersten Kanalteil K1, falls dieser als depletion-Kanal ausgebildet und daher n-dotiert ist, oder auch zur Source 5 oder auch zum Drain D hin, also zu ndotierten Bereichen hin erfolgen. Hierzu ist die Löschspannung zwischen die Anschlüsse A einerseits und 5 oder D andererseits anzulegen; hierzu kann das Potential des anderen Bereichs D oder 5 oder auch das Potential des Substrats HT auch float-en, falls kein depletion-Kanal angebracht wurde. Die Definition von Drain und Source entspricht hier der Stromrichtung in der Hauptstrecke während der Programmierung oder während des Bestens. Diese Anwendung des Fowler-Nordheim-Tunneleffektes und/oder Gateoberflächeneffektes zur Löschung von n-Kanal-Speicher-FETs ist bereits in einer anderen Zusatzanmeldung/Zusatzpatent P .............. . zur Hauptanmeldung/Hauptpatent P 24 45 137.4 vorgeschlagen. Diese Verwendung eines gespeicherten Elektronen vom Speichergate G1 zur Hauptstrecke hin beschleunigenden Effektes hat den zusätzlichen Vorteil, daß die Löschspannung, welche z.vischen dem Anschluß A und der Hauptstrecke zugeführt werden muß, oft deutlich kleiner sein kann, als wenn der AvaDanche-Effekt zur Löschung ausgenutzt wird. Dies wird anhand von Fig. 2 erläutert.
  • Die in Fig. 1 gezeigte Isolatordicke des Isolators Is zwischen Kanal und Speichergate G1 sollte nämlich zweckmäßigerweise einen oberen Grenzwert unterschreiten. Oberhalb dieses oberen Grenzwertes tritt nämlich statt nur des die Löschung herbeiführenden Fowler-Nordheim-Tunneleffe'-tes oder Gateoberflächeneffektes überwiegend der dann ebenfalls die Löschung herbeiführende Avalanche-Effekt auf. Fig. 2 veranschaulicht den oberen Grenzwert für die Isolatordicke x. Diese Figur zeigt ein Diagramm, auf dessen Abszisse der Logarithmus der Isolatordicke x eingetragen ist. Auf der Ordinate ist der Logarithmus zu der effektiv wirksamen Mindestlöschspannung U eingetragen, die beim Löschen überschritten werden muß. Diese Mindestlöschspannung U liegt effektiv zwischen dem Speichergate Gi und jenem Bereich der Hauptstrecke, z.B. Source, wohin die Elektronen des Speichergate w1 abfließen sollen. Die Kurve Fi veranschaulicht aufgrund ihrer Steigung von ca. 45°, daß bei diesem Isolator, hier SiO2, für den Fowler-Nordheim-Tunneleffekt ein an genähert lineares Verhältnis zwischen der Isolatordicke x und der Mindestlöschspannung U vorliegt - bei der Anwendung des Gateoberflacheneffektes ist die Abhangigkeit bzw. die Kurve Pl zwar komplizierter, jedoch noch ähnlich.
  • Die Kurve 22 entspricht der Abhängigkeit des Minimalwertes der Spannung U zwischen dem Speichergate Gl einerseits und dem Drain-D-Source-S andererseits (Ordinate) von der Sehichtdicke x (Abszisse) hinsichtlich der Erzeugung des Avalanche-Effektes.
  • Diese Kurve F2 ist ca. 22° gegen die Abszisse geneigt, ontsprechend der meistens quadratischen Abhänggkeit dieser Minimalspannur,g U von der Schichtdicke x. Der Schnittpunkt der Kurven y F2 ergibt den oberen Grenzwert der Schichtdicke x oberhalb dessen der Avalanche-Effekt-Löcherstrom den an sich gewünschten, vom Speichergate abfließenden Elektronenstrom übersteigt.
  • Die optinwale Schichtdicke x liegt also im allgemeinen möglichst weit unterhalb dieser kritischen oberen Grenzwerte für die Schichtdicke x. Wählt man SiO2 als Isolator, so liegt der obere Grenzwert im allgemeinen zwischen 1 000 bis 1 500R. Im allgemeinen ist ratsam, die Isolatordicke x möglichst klein zu wählen, damit die für die Löschung benötigte Mindestlöschspannung möglichst klein ist, z.B. nur 40V beträgt - so niedrige Spanzungen sind, wenn notwendig, von der den Speicher steuernden Rand elektronik leichter lieferbar.
  • Die Schichtdicke x soll oft auch einen unteren Grenzwert überschreitet, um Störungen zu vermeiden, s.B. damit das aufgeladene, also programmierte Speichergate Gi aufgrund einer galvanischen Verbindung seines Drain mit dem Drain von anderen, so -eben programmiert werdenden Speicher-FETs der gleichen Speichermatrix nicht wieder mittels des Avalanche-Effektes teilweise entladen wird. Es handelt sich hier also vor allem um Störungen für den Fall, daß mehrere erfindungsgemäße Speicher-FETs gemeinsam in einer Speichermatrix angebracht sind, wobei. die Drains aller Speidoer-FETs miteinander verbunden sind und wobei über diese Verbindung beim Programmieren Störungen erzeugt werden können, vgl. z.B. Fig. 4 der Hauptanmeldung/des Hauptpatentes.
  • Wählt man SiO2 als Isolator, dann ergab sich bei einem Beispiel, daß es günstig ist, die Isolatordicke x größer als etwa 400 bis 500i zu wählen.
  • Fig. 2 veranschaulicht auch den unteren Grenzwert der Isolatordicke x. Die Kurve Fi wird beim unteren Grenzwert von der Kurve F3 geschnitten. Die Kurve F3, nämlich die in diesem Beispiel von x unabhängigen Mindestspannungen US-Dz15V, UG1-D=-10V, wurden an einer nicht zum wesen und Programmieren ausgewählten, bereits programmierten Zelle Z1 des in Fig. 4 der Hawptanmeldung/des Hauptpatentes gezeigten Ausfun sbsispieles einer Speichermatrix erm telt und zwar beim Programmieren der Nachbarzelle Z2, welche an die gleiche mit dem Drain verbundene Spaltenleitung y der Matrix angeschlossen war. Solange für einen gewählten x-Wert der Zelle Zi die Kurve Fi unterhalb der Kurve F3 liegt, wird beim Programmieren der Zelle Z2 die Zelle Zi teilweise wieder gelöscht. Die optimale Isolatordicke x sollte also größer als der untere Grenzwert, hier 450Å, sein.
  • Bei dem in Fig. 2 gezeigten Beispiel beträgt, entsprechend dem dort angegebenen konkreten Zahlenwert, die optimale Schichtdicke x daher etwa 600 bis 7OO, wobei man davon auch noch etwas nach unten oder oben abweichen. kann, ohne das Optimum deutlich zu verlassen. Bei dem betreffenden Ausfahlur.gsbeispiel zeigt es sich, daß sich die Werte für den unteren Grenzwert und vor allem die optimale Schichtdicke nur wenig voneinander unterscheiden, falls im wesentlichen der Gateoberflächeneffekt statt des Fowler-Nordheim-Tunneleffektes zur Löschung verwendet wird.
  • Weil - besonders bei optimaler Schichtdicke x w ie anzulegende Mindestlöschspannungsanplitude kleiner ist als zur Erzeugung des Avalanche-Effektes - bei entsprechend größerer Schichtdicke x - notwendig wäre, Ist also vorteilhafterveise eine vergleichsweise kleine Löschspannungsamplitude zum Löschen ausreichend. Hinzu kommt der Vorteil, daß die hohe Verlustwärme, welche durch den Avalanche-Effekt bei Durchbruch des pn-Übergangs erzeugt wird, ebenfalls vermieden ist.
  • Die anhand von Fig. 2 ver£nschaulichte DimensionierungsmöglicESeit des erflndungsgemäßen Speicher-FET ist in der bereits zitierten Zusatzanmeldung/Zusatzpatent P ...................
  • vorgeschlagen. Dort ist auch zur Vermeidung einer raschen Vergiftung des Isolators vorgeschlagen,die Entladung des Speichergabe Gi über solche Isolatorbereiche x durchzuführen, welche weit abseits von jener Kanalstelle V liegen, über die die Progra.mierung des Speichergate Gl erfolgt.
  • Bei einem Ausführungsbeispiel des erfindungsgemäßen Speicher-FET ist daher vorgesehen, daß die Entladung des Speichergate auch dann zur Source 5 hin erfolgen kann, wenn ein restlicher Kanalteil K2 zwischen der Source und dem ersten Kanalteil Ki liegt. Dazu ist vorgesehen, daß das Speichergate Gi, vgl. Fig.
  • 3, seitlich vom Kanal K1/K2 eine über eine Dickoxydschicht gelegte, leitende Verbindung LK zu einem Lappen B hat, der, weit abseits vom Kanal, Teile der Source 5 bedeckt. Zwischen dem Lappen S und der Source 5 liegt eine Dünnoxydschicht.
  • Über die leitende Verbindung LK zwischen dem Lappen B und dem Spelchergate Gi erfolgt die Entladung des Speichergate Gi.
  • Hierzu können insbesondere drei verschiedene Effekte getrennt voneinander oder auch gleichzeitig überlagert angewendet werden: 1. I Bereich des Lappens L kann der pn-Übergang zwischen Source und Substrat HT in den Avalanche-Durchbruch gesteuert werden, wodurch Löcher von diesem durchbrechenden pn-Übergang über den Lappen B zum Speichergate Gi fließen, falls gleichzeitig ein ausreichend negatives Potential in Bezug auf den Source-Anschluß an das kapazitiv mit dein Speichergate G1 gekoppelte Steuergate G2 angeschlossen wird.
  • 2. Der Fowler-Nordheim-Tunneleffekt und/oder 3. der Gateoberflächeneffekt kann ebenfalls zwischen dem Tappen L und der Source 5 zur Löschung des Speichergate G1 angewendet werden. Hierzu ist zwischen dem Steuergate G2 und damit dem Speichergate G1 einerseits und der Source 5 andererseits ein die Elektronen des Speichergate GI über den Lappen B in den Isolator zwischen dem Lappen I, und der Source 5 hinein beschleunigende, ausreichende Spannung anzulegen. Für die notwendige Spannung gelten die in Fig. 2 gezeigten Abhängigkeiten von der Isolatorschichtdicke x zwischen dem Lappen B und der Source 5 entsprechend. Gleichzeitig kann das Potential des Drain oder auch das Potential des Substrats HT flotten, so daß zu diesen beiden Bereichen hin keine Elektronen aus dem Speichergate Gl abfließen können.
  • Die Verbindung LK zwischen dem Lappen B und dem Speichergate Gi sollte vom Substrat HT durch eine Dlckoxydschicht von z.B.
  • 10 0002 Dicke getrennt sein, damit an der Oberfläche des Substrats HT im Bereich der Verbindung LK kein leitender Kanal zwischen der Source 5 und dem Kanalteil K1 entstehen kann, falls einmal das Speichergate Gi durch übermäßige Entladung positiv mit Löchern aufgeladen sein sollte. Die Anbringung des Lappens S und die elektrische Verbindung KL zwischen dem Lappen L und dem Speichergate Gl hat also vor allem den Vorteil, daß mit ganz besonders geringen Verlustwärmen und zusätzlich sogar mit geringen Löschspannungsamplituden U eine Entladung des bisher negativ geladenen Speichergate zur Source 5 hin möglich ist. Die Programmierung erfolgt nämlich an der Kanalstelle V, also weit entfernt von jener Stelle, an welcher die Entladung des Speichergate erfolgt, so daß die Vergiftung des Isolators durch in ihm haftende Ladungen nur gering ist.
  • In Fig. 4 ist ebenfalls die in Fig. 3 gezeigte Verbindung KL angedeutet, Das in Fig. 4 gezeigte Ausführungsbeispiel unterscheidet sich von dem in Fig. 3 gezeigten Ausführungsbeispiel im wesentlichen in zwei Hinsichten: 1. hinsichtlich des Aufbaues der die Kanalinjektion erzeugenden Kanalstelle V, nämlich durch eine starke Verengung, d.h. Inhomogenität, als Beschleunigungsstrecke; 2. hinsichtlich des Steuergate G2, welches hier nur einen Teil des Speichergate G1 im Bereich des ersten Kanalteil Kl bedeckt.
  • Es zeigte sich nämlich, daß, jedenfalls bei kleinen Schichtdicken y zwischen Speichergate G1 und Steuergate G2, hauSig eine relativ kleine gegenseitige Überlappung des Speichergate entsprechend Fig. 4 ausreicht. In diesem Falle Ist also die Überlappung kleiner als es geometrisch an sieh möglich wäre.
  • Auch in solchen, nur eine teilweise Überlappung aufweisenden Auslinhrtulgsbeispielen ist närAi&n möglich, eine oft ausreichend starke kapazitive Kopplung zwischen Speichergate Gi und Steuergate G2 zu erreichen, um über das Potential des Steuergate G2 kapazitiv das Potential des speichergate Gl und damit den Beitungszustand des Kanalteils K1 zu beeinflussen.
  • wenig der erste Kanalteil S1 an den Drain D angrenzt, dann kann die Kanalinjektion auch durch Steuerung eines keine Inhomogeni.-tat aufweisenden Kanals, wie beschrieben, durch ausreichend hohe Spannungen zwischen Drain und Source, vor allem bei entsDrechend hohem positivem, beschleunigendem Potential am Anschluß A zur Beschleunigung der Kanalelektronen zum Speichergate hin, erzeugt werden.
  • Wenn der erste Kanalteil K1 stattdessen an die Source 5 angrenzt, kann die Programmierung mittels einer durch eine Inhomogenität erzeugte Kanalinjektion erfolgen. Vorteilhafterweise ist dann eine kapazitive Belastung von an den Drain angeschlossenen Leitungen auch dann vermieden, wenn der erste Kanalteil Ki wegen einer übermäßigenLöschung leitend ist, solange der restliche Kanalteil K2 leitend ist; - ein leitender erster Kanalteil Kl, der an den Drain angrenzt, bewirkt nämlich eine gewisse kapazitive Verbindung der an den Drain D angeschlossenen Leitung mit dem Anschluß A über die durch das Speichergate G1/Steuergate G2 einerseits und leitendem ersten Kanalteil Ki gebildete Kapazität. Außerdem ist bei dieser Weiterbildung eine besonders geringe Isolatordicke x zwischen Speichergate und Kanal zulässig, weil kein unterer Grenzwert entsprechend dem beschriebenen Schnittpunkt der Kurve Fl und der bei Abgrenzung des ersten Kanalteils Ki an den Drain gültigen Kurve F3 in Fig.
  • 2 bei dem dort vorgesehenen Betrieb zu beachten ist. Wegen der besonders geringen Schlchtdicre x kann diese Weiterbildung also mit besonders niedrigen Spannungen betrieben werden.
  • Wenn der erste Kanalteil K1 weder an die Source 5 noch an den Drain D angrenzt, wenn also sowohl zwischen Drain D und dem ersten Kanalteil X1 als auch zwischen Source 5 und dem ersten Kanalteil Ki jeweils ein Abschnitt des restlichen, aus zwei Abschnitten bestehenden Kanalteils E2 liegt, dann ist bei le.itendem ersten Kanalteil K1 eine kapazitive Verbindung der Source 5 ebenso wie eine kapazitive Verbindung des Drain D einerseits, Be@@@@ zum Anschluß A andererseits, vermieden. - Die EigenkapazItät zwischen dem zur Löschung dienenden Lappen B und dem zu;ehörigen Hauptstreckenanschluß, hier zur Source 5, ist nämlich im Vergleich zu diesen Verbindungen klein und daher weitgehend vernachlässIgbar. Außerdem hat auch diese Weiterbildung den Vorteil, daß eine besonders geringe Isolatordicke x und damit besonders geringe Betriebs spannungen zulässig sind, weil der in Fig. 2 gezeigte un-tere Grenzwert auch hier nicht eingehalten werden muß - der erste Kanalteil K1 grenzt ja nicht an den Drain.
  • Falls zwischen Drain D und erstem Kanalteil Ki der restliche Kanaltei; K2 oder zumIndest ein Abschnitt davon angebracht ist, kann die Hauptstrecke trotz leitendem Kanalteil Kl nur dann niederohmig Ströme leiten, falls am Steuergate G2 ein positives res Potential als am Drain D liegt.
  • Der Lappen L kann, vor allem in der zwei restliche Xanalteilabschnitte aufweisenden Weiterbildung auch Teile des Drain statt zeile der Source bedecken, wodurch die Löschung durch Anlegen der Böschs?annungen zum Drain D hin statt zur Source 5 hin bewirkt werden kann.
  • Die Erfindung wurde zwar vor allem anhand von Enhancement-Ausführungsbeispielen beschrieben. Die erfindungsgemäßen Maßnahmen können aber auch bei Speicher-FETs mit depletion-Kanal und mit Sperrtyp-Kanal angewendet werden. Die Eigenschaften dieser Kanäle kann man dadurch mit den Vorteilen der Erfindung verbinden.
  • 11 Patentansprüche 4 Figuren

Claims (11)

  1. P a t e n t a n s p r si c h e n-Kanal-Seicher-FET mit allseitig von einem Isolator umgebenen, floatenden Speich.ergate, wobei sein Speichergate beim Programmieren durch mittels Kanalinjektion im eigenen Kanal erzeugte, aufgeheizte Elektronen negativ aufgeladen wird, wobei sein Speichergate nach dieser Aufladung, vor allem beim Lesen, mittels seiner negativen Ladungen durch Influenz in den Drain-Source-Strom hemmender Weise auf dle Drain-Source-Strecke einwirkt, und wobei er ein kapazitiv auf das Speichergate wirkendes, zusätzliches, einen Anschluß aufweisendes, steuerbares Steuergate aufweist, insbescndere für Programmspeicher eines Fernsprech-Vermittlungssystems, nach Anmeldung/Patent P 24 45 137.4, dadurch gekennzeichnet, da..' das Speichergate (G1) nur einen sich über die ganze Breite des Kanals erstreckenden ersten Teil (K1) des Kanals bedeckt, der diejenige Kanalstelle (V) enthält, die mittels Kanalinjektion beim Programmieren die aufgeheizten Elektronen (Ke) emittiert, oder der zumindest an diese Kanalstelle (v) angrenzt, und daE zwar das Steuergate (G2), aber nicht das Speichergate (G1), den restlichen, elektrisch in Reihe liegenden Teil (K2) des Kanals bedeckt, so daß der Zustand des ersten Teils des Kanals (K1) sowohl direkt vom Steuergatezustand als auch indirekt vom Speichergatezustand, jedoch der Zustand des restlichen Teils des Kanals (K2) direkt nur vom Steuergatezustand gesteuert wird.
  2. 2. speicher-FET nach anspruch 1, dadurch gekennzeichnet, daß die Kanalinjektion zur Erzeugung einer Verarrnungszone (v) im Kanal (K1) durch Steuerung der Kanalstelle (V) in den nahezu sperrenden zustand erzeugt wird.
  3. 3. Speicher-FET nach Anspruch 1, dadurch gekennzeichnet, daß die Kanalinjektion zum Speichergate (G1) durch Aufheizung der Elektronen im Kanal (K1) durch Geschwindigkeitssättigung an der Kanalstelle (v) erzeugt wird.
  4. 4. Speicher-FET nach Anspruch 1, dadurch gekennzeichnet, daß die Kanalinjektlon mittels einer durch eine Inhomogenität (V, Fig.4) des Kanals gebildete Beschleunigungsstrecke erzeugt wird.
  5. 5. Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kanallänge kürzer als 5 µ ist (3,5)
  6. 6. Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß er mit gegenüber dem Drainpotential positivem Potential am Steuergate ((.2) bei leitender Haupt strecke (S-D) programmiert wird.
  7. 7. Speiekler-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß er mit Hilfe von Lödlern die mittels des Avalancheeffektes in einem auf Durchbruch belasteten pn-Übergang der Hauptstrecke erzeugt werden, gelöscht wird.
  8. 8. Speisher-FET nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das negativ geladene, also programmierte Speichergate mittels einer zwischen dem Steuergate (G2) und der Hauptstrecke (S-D) wirkenden Löschspannung durch einen Effekt entladen wird, der im Speichergate gespeicherte Elektronen, die durch die Löschspannung in Richtung vom Speichergate weg in den Isolator zwischen Speichergate und Haupt strecke (5 und/oder D) hinein beschleunigt werden, zum Abfließen durch den Isolator zur Haupt strecke veranlaßt und daß dazu die Nöschspannung entsprechender Polarität zwischen Steuergate (G2) und jenem mereich (S,D) der Hauptstrecke angelegt wird, wohin die Entladung erfolgen soll.
  9. 9. Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sein Speichergate (Gl) seitlich vom Kanal (Kl, K2) eine leitende, vom Substrat durch eine Dickoxydschicht isolierte Verbindung (LK) mit einem außerhalb des Kanals (Kl, K7) angebrachten Lappen (L) aufweist, der einen Teil der Source (s) oder des Drain () über eine iünnoxydschicht bedeckt.
  10. 10. Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sein erster Teil des Kanals (K1) an das Drain (D) oder an die Source (5) angrenzt.
  11. 11. Dpeicher-FET nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß zwischen seinem ersten reil des Kanals (Kl) einerseits und dem Drain (D) und Source (s) andererseits jeweils ein Abschnitt des restlichen Teils des Kanals (K2) angebracht ist.
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