DE69702196T2

DE69702196T2 - Transistoren mit schwebenden gattern als wählgatter gebrauchender nand-flash-speicher und vorspannungsverfahren dazu

Info

Publication number: DE69702196T2
Application number: DE69702196T
Authority: DE
Inventors: Chi Chang; Sameer Haddad; Chung-You Hu; Sun
Original assignee: Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 1996-06-18
Filing date: 1997-03-28
Publication date: 2001-01-18
Anticipated expiration: 2017-03-29
Also published as: DE69702196D1; WO1997049089A1; TW334591B; US5793677A; EP0907956B1; EP0907956A1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft generell eine Flash-Speicher-Architektur. Insbesondere werden gemäß der vorliegenden Erfindung in einer Flash-Speicher-Architektur mehrere Floating-Gate-Einrichtungen als Wähl-Gate-Einrichtungen verwendet.

HINTERGRUND DER ERFINDUNG

Die typische Architektur, die für Flash-Speicher verwendet wird, enthält mehrere Wortleitungen, die von mehreren Bitleitungen gekreuzt werden. An jeder Kreuzung von Wortleitungen und Bitleitungen sind typischerweise Floating- Gate-Einrichtungen angeordnet. Vor der ersten Wortleitung und nach der letzten Wortleitung sind das Wähl-Gate-Drain und das Wähl-Gate-Source entlang der Bitleitung angeordnet, wobei jede Floating-Gate-Einrichtung mit der nächsten Floating-Gate-Einrichtung verbunden ist, in dem die Source einer Einrichtung mit dem Darin der nächsten Einrichtung verbunden ist. Typischerweise sind das Wähl-Gate-Drain und die Wähl-Gate-Source herkömmliche Transistoren oder Floating-Gate-Einrichtungen, die derart modifiziert sind, dass sie sich wie herkömmliche Transistoren verhalten.
Anfangs werden die Floating-Gate-Einrichtungen auf eine bestimmte Schwellspannung wie etwa -2 Volt gelöscht. Um den Speicher zu programmieren, werden die gewählten Floating-Gate-Einrichtungen auf eine höhere Schwellspannung geladen, während die Schwellspannung der übrigen Floating-Gate- Einrichtungen unverändert bleibt.
Ein Problem entsteht, wenn gewünscht ist, eine Floating-Gate-Einrichtung entlang einer Wortleitung zu programmieren, ohne die nächste Floating-Gate- Einrichtung an der gleichen Wortleitung zu programmieren. Wenn eine Spannung entlang einer Wortleitung angelegt wird, wird die Spannung nicht nur an die gewählte Floating-Gate-Einrichtung, sondern auch an die entlang der gleichen Wortleitung angeordneten Floating-Gate-Einrichtungen angelegt, die nicht zum Programmieren gewählt sind. Um das Programmieren einer ungewählten Floating-Gate-Einrichtung zu verhindern, wird bei herkömmlichen Verfahren typischerweise ein dickes Oxid in den Transistoren verwendet, die für die Wähl-Gate-Einrichtungen benutzt werden. Das Oxid in den Floating-Gate- Einrichtungen muss jedoch generell dünn sein. Deshalb ist es bei herkömmlichen Systemen erforderlich, zwei Oxid-Dicken zu züchten, und zwar das dünne Oxid für die Floating-Gate-Einrichtungen, um ein Programmieren und ein Löschen zu ermöglichen, und das dicke Oxid für die Wähl-Gate-Einrichtungen, um ein unbeabsichtigtes Programmieren zu vermeiden. Wenn das Oxid in zwei unterschiedlichen Dicken gezüchtet wird, wird jedoch die Qualität des Oxids verschlechtert.
Zusätzliche Hintergrundinformation zu dem Thema findet sich in "A 3.3v 32Mb NAND Flash Memory with Incremental Stop Pulse Programming Scheme", IEEE J. Solid-State-Circuits, Vol. 30, No. 11, 1995; p. 1149; und "A 35ns Cycle Time 3.3v only 32Mb NAND Flash EEPROM", IEEE J. Solid-State-Circuits, Vol. 130, No. 11, 1995, p. 1157.
Somit besteht Bedarf an einem System und einem Verfahren zum Programmieren eines einzelnen Floating-Gates aus mehreren Floating-Gates ohne das Erfordernis unterschiedlicher Oxid-Dicken. Das System sollte einfach, kostengünstig und unter Verwendung existierender Verarbeitungstechnologien leicht implementierbar sein. Die vorliegenden Erfindung befasst sich mit diesem Bedarf.
US-5,319,593, auf dem der Oberbegriff von Anspruch 1 basiert, beschreibt einen Flash-Speicher mit mehreren Bitleitungen und einer Wähl-Gate-Einrichtungs-Anordnung (28), die mindestens ein Set mehrerer Wähl-Gate-Einrich tungen (28A, 28B ...) enthält, wobei mindestens ein Set (28A, 28C) der mehreren Wähl-Gate-Einrichtungen mit einer Bitleitung (BL-1) der mehreren Bitleitungen verbunden ist.
IEICE Transactions on Electronics, Vol. E78-C, No. 7, 1. Juli 1995, pp. 818-824 beschreibt ebenfalls einen derartigen Speicher, der erste und zweite Einrichtungen aufweist, die nicht seriell miteinander verbunden sind.

ÜBERBLICK ÜBER DIE ERFINDUNG

Die vorliegende Erfindung erleichtert das Programmieren gewählter Floating- Gate-Einrichtungen, während sie ein Programmieren ungewählter Einrichtungen erfolgreich verhindert, ohne dass dazu mehrere Dicken von Oxid gezüchtet zu werden brauchen.
Die vorliegende Erfindung schafft einen Flash-Speicher mit:
mehreren Bitleitungen; und
einer Wähl-Vorrichtung, die mindestens ein Set mehrerer Wähl-Gate-Einrichtungen aufweist, wobei das mindestens eine Set mehrerer Wähl-Gate-Einrichtungen mit einer Bitleitung der mehreren Bitleitungen verbunden ist, dadurch gekennzeichnet, daß
die mehreren Wähl-Gate-Einrichtungen eine Nicht-Floating-Gate-Einrichtung und eine Floating-Gate-Einrichtung aufweisen.
Die vorliegende Erfindung gibt ferner ein Verfahren zum Verhindern eines zufälligen Programmierens in einem Flash-Speicher an, gekennzeichnet durch:
a) Anlegen einer ersten Spannung in einem Kanalbereich einer Floating- Gate-Einrichtung, in dem ein Programmieren unerwünscht ist, wobei die erste Spannung hoch genug ist, um ein Programmieren des Floating- Gates zu verhindern;
b) Anlegen einer zweiten Spannung an das Gate einer ersten Wähl-Einrichtung, die in einer mit der Floating-Gate-Einrichtung verbundenen Wähl-Vorrichtung enthalten ist, wobei die zweite Spannung kleiner ist als die erste Spannung; und
c) Anlegen einer dritten Spannung an das Gate einer zweiten Wähl-Einrichtung, wobei die zweite Wähl-Einrichtung in der Wähl-Vorrichtung enthalten ist und in Reihe mit der ersten Wähl-Einrichtung verbunden ist, und wobei die dritte Spannung kleiner ist als die zweite Spannung.
Ein Hauptvorteil dieser Architektur liegt in der Möglichkeit, die gleiche Oxid- Dicke in dem gesamten Flash-Speicher-System zu verwenden. Durch das Züchten einer einzigen gleichförmigen Oxid-Dicke wird die Oxid-Qualität verbessert und ein einfacherer Vorgang ermöglicht, indem die Notwendigkeit entfällt, zwei unterschiedliche Dicken von Oxid zu züchten. Ein weiterer Vorteil wird daran ersichtlich, dass bei herkömmlichen Systemen eine modifizierte Floating-Gate-Einrichtung zwecks Verwendung als herkömmlicher Transistor benutzt wird. Indem eine Verwendung der herkömmlichen Transistoren als Wähl-Gate-Einrichtungen entfällt, wird bei der vorliegenden Erfindung der Schritt des Modifizierens der Floating-Gate-Einrichtungen zwecks Verwendung als herkömmlicher Transistor vermieden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt eine schematische Darstellung eines herkömmlichen Flash-Speichers.
Fig. 2 zeigt eine Ansicht einer Floating-Gate-Einrichtung.
Fig. 3 zeigt ein herkömmliches Verfahren und System eines Programmverhinderungsschemas.
Fig. 4 zeigt ein Schaubild der Abfallkurve der Spannung in dem Kanalbereich der Floating-Gate-Einrichtungen in den gesperrten Bitleitungen.
Fig. 5 zeigt eine Ansicht eines herkömmlichen Transistors.
Fig. 6 zeigt eine bevorzugte Ausführungsform des Systems und des Verfahrens gemäß der vorliegenden Erfindung.
Fig. 7 A und 7B zeigen zwei weitere Ausführungsformen der Wähl-Gate-Source-Einrichtung gemäß der vorliegenden Erfindung.
Fig. 8A-8D zeigen weitere Ausführungsformen der Wähl-Gate-Drain-Einrichtung gemäß der vorliegenden Erfindung.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung zielt auf eine Verbesserung der Flash-Speicher- Architektur ab. Insbesondere werden gemäß dieser Erfindung mehrere Floating-Gate-Einrichtungen als eine Wähl-Gate-Einrichtung verwendet.
Die folgende Beschreibung ist dahingehend abgefasst, dass sie einen Durchschnittsfachmann auf dem Gebiet in die Lage versetzt, die Erfindung zu realisieren und zu verwenden, und wird im Kontext einer Patentanmeldung und ihrer Erfordernisse vorgelegt. Fachleuten auf dem Gebiet werden verschiedenartige Modifikationen, die an der bevorzugten Ausführungsform und den gattungsgemäßen Prinzipien und Merkmalen gemäß der folgenden Beschreibung vorgenommen werden können, leicht ersichtlich sein.
Fig. 1 zeigt ein grundlegenden Schaubild eines Flash-Speichers 10A, der ansonsten als elektrisch löschbarer und programmierbarer Flash-Nurlesespeicher (EEPROM) bezeichnet wird. Gemäss Fig. 1 enthält die typische Architektur, die für Flash-Speicher 10A verwendet wird, mehrere Wortleitungen 100a-100h, die von mehreren Bitleitungen 102a-102b gekreuzt werden. An jeder Kreuzung von Wortleitungen 100 und Bitleitungen 102 sind Floating-Gate-Einrichtungen 104 angeordnet. Vor der ersten Wortleitung 100 und nach der letzten Wortleitung 100 sind das Wähl-Gate-Drain 106 und die Wähl-Gate-Spurce 108 entlang der Bitleitung 102 angeordnet, wobei jede Floating-Gate-Einrichtung 104 mit der nächsten Floating-Gate-Einrichtung 104 verbunden ist, indem die Source 110 einer Einrichtung mit dem Drain 112 der nächsten Einrichtung verbunden ist. Typischerweise sind das Wähl-Gate-Drain 106 und die Wähl- Gate-Source 108 herkömmliche Transistoren 114 oder Floating-Gate-Einrichtungen, die derart modifiziert sind, dass sie sich wie herkömmliche Transistoren 114 verhalten.
Zum Programmieren des Speichers 10A werden einige Floating-Gate- Einrichtungen 104 geladen, während andere ungeladen bleiben. Zum Laden oder Programmieren einer einzelnen Floating-Gate-Einrichtung 104 innerhalb eines Arrays muss ein Spannungsdifferential innerhalb der Floating-Gate-Einrichtung 104 erzeugt werden.
Fig. 2 zeigt eine schematische Ansicht einer Floating-Gate-Einrichtung 104. Diese enthält ein Steuer-Gate 201, ein Floating-Gate 200, eine Source 110, ein Drain 112 und einen Kanal-Bereich 206. In der Floating-Gate-Einrichtung 104 wird ein Spannungsdifferential erzeugt, wenn eine High-Spannung an dem Floating-Gate (Vg) 200 vorliegt und eine Low-Spannung an dem Kanal-Bereich (Vch) 206 vorliegt. Diese Spannungsdifferenz veranlasst, dass sich Elektronen aus dem Kanal-Bereich 206 zu dem Floating-Gate 200 bewegen. Diese Bewegung von Elektronen aus dem Kanal-Bereich 206 zu dem Floating-Gate 200 wird als Programmieren bezeichnet. Beim Programmieren wird eine High- Spannung an dem Floating-Gate 200 erzeugt, indem eine Spannung an die Wortleitung 100 angelegt wird, die mit der bestimmten Floating-Gate-Einrichtung 104 verbunden ist. Wenn Elektronen aus dem Floating-Gate 200 zu dem Kanal-Bereich 206 fließen, wird dies als Löschen bezeichnet. Dieser Elektronenfluss aus dem Floating-Gate 200 zu dem Kanal-Bereich 206 und ungekehrt erfolgt aufgrund eines Phänomens, das als Oxid-Tunnelung bekannt ist.
Ein Problem tritt auf, wenn gewünscht ist, eine Floating-Gate-Einrichtung 104 entlang einer Wortleitung 100 zu programmieren, ohne die nächste Floating- Gate-Einrichtung 104 an derselben Wortleitung zu programmieren. Wenn eine Spannung entlang einer Wortleitung 100 angelegt wird, beispielsweise der Wortleitung 100f in Fig. 1, gelangt die Spannung nicht nur zu der gewünschten Floating-Gate-Einrichtung 104a, sondern auch zu der nächsten Floating-Gate- Einrichtung 104b, die nicht zum Programmieren gewählt ist. Das herkömmliche Verfahren zum Vermeiden eines Programmierens nicht gewählter Floating- Gate-Einrichtungen 104b besteht darin, das Spannungsdifferential zwischen dem Gate 200 und dem Kanal-Bereich 206 der ungewählten Floating-Gate- Einrichtung 104b oder Einrichtungen 104 zu reduzieren.
Fig. 3 zeigt ein herkömmliches System und Verfahren zur Verwendung zwecks Vermeidung eines Programmierens ungewollter Floating-Gate-Einrichtungen. Dieses System und Verfahren wird von Gesellschaften wie etwa Samsung in seinem 4M*-8-Bit-NAND-Flash-Speicher vom Modell KN29V32000TS-RS verwendet. In einem Beispiel, in dem eine einzige Floating-Gate-Einrichtung 104a' entlang einer Bitleitung 102a' und einer Wortleitung 100f' programmiert wer den soll, kann eine hohe Spannung von z. B. 16 Volt an die Wortleitung 100f' gelegt werden. Den übrigen Wortleitungen 100a'-100e' und 100g'-100h' kann ebenfalls eine niedrige Spannung von z. B. 9 V zugeführt werden. Um ein Programmieren der nächsten Floating-Gate-Einrichtung 104b' entlang der Wortleitung 100f' zu vermeiden, lädt das System des Flash-Speichers 10B den Kanal- Bereich 206 der Floating-Gate-Einrichtungen 104 entlang der Bitleitung 102b' auf eine hoch genug angesetzte Spannung, z. B. 8 V, um ein Programmieren der ungewählten Floating-Gate-Einrichtung 104b' zu vermeiden.
Das Laden der Kanal-Bereiche 206 entlang der Bitleitung 102b kann durchgeführt werden, indem eine Spannung, z. B. 9 Volt, entlang der Wortleitungen 100 angelegt wird. Nachdem dies geschehen ist, fließt kein Strom durch die Kanal-Bereiche 206 in den Floating-Gate-Einrichtungen 104 entlang der Bitleitung 102', da der Transistor 114 entlang der Bitleitung 102b' abgeschaltet ist. In dem Beispiel gemäß Fig. 3 ist die Differenz zwischen den 3 Volt, die entlang dem Wähl-Gate-Drain 106' zugeführt werden, und den 3 Volt, die entlang der Bitleitung 102b' zugeführt werden, nicht größer als die Schwellspannung des Transistors 114. Da diese Differenz größer sein muss als die Schwellspannung, z. B. 1 Volt, des Transistors 114, um das Erfordernis des Einschaltens des Transistors zu erfüllen, passiert keine Strom die Floating-Gate-Einrichtungen 104 entlang der Bitleitung 102b'.
Fig. 4 zeigt ein Schaubild der Abfallkurve der Spannung in dem Kanal-Bereich 206 für das Beispiel gemäß Fig. 3, mit 16 Volt entlang der Wortleitung 100f' und 8 Volt entlang des Kanal-Bereiches 206 der Floating-Gate-Einrichtung 104b', die zum dem Zeitpunkt 0 an der Wortleitung 100f' und der Bitleitung 102b' angeordnet ist.
Das Schaubild weist eine Achse für Volt und ein weitere für die Zeit auf. Vch gibt die Volt-Zahl am Kanal-Bereich 206 an, und Vg gibt die Volt-Zahl an dem Floating-Gate 200 an. Das Schaubild zeigt ferner eine Abfallkurve 300 und eine Impulsbreite 302. Wie Fig. 4 zeigt, nehmen die anfänglichen 8 Volt in dem Kanal-Bereich 104 über der Zeit ab. Ein Beispiel einer in dem Kanal-Bereich 206 geführten Spannung, die ein Programmieren verhindern würde, wäre 8 Volt, während 6 Volt in den Kanal-Bereich 206 bei Anliegen von 16 V an der Wortleitung 6 möglicherweise zu klein ist, um ein Programmieren der Floating- Gate-Einrichtung 104 zu verhindern. In dem Beispiel würden die 8 Volt in dem Kanal-Bereich 206 ein Spannungsdifferential von 8 Volt erzeugen, das klein genug sein kann, um ein Programmieren zu verhindern. Die 6 V in dem Kanal- Bereich 206 bewirken jedoch ein Differential von 16 V (16 V - 6 V = 10 V), das möglicherweise hoch genug ist, um ein Programmieren der ungewählten Floating-Gate-Einrichtung 104 zu verursachen. Die Zeit, die benötigt wird, damit die 8 Volt auf 6 Volt abfallen, hängt von der Abfallkurve 300 ab.
Die Länge der Zeit, während derer die Spannung entlang der gewünschten Wortleitung 100 aufgebracht wird, wird als Impulsbreite 302 bezeichnet. In diesem Beispiel kann diese Impulsbreite nicht länger sein als die Zeit, die der Kanal-Bereich benötigt, um von 8 Volt auf 6 Volt abzufallen; andernfalls beginnen ungewählte Floating-Gate-Einrichtungen 104 damit, programmiert zu werden. Alternativ kann die Impulsbereite 302 festgelegt sein, wobei in diesem Fall die Spannung in dem Kanal-Bereich 206 während der Impuls-Breite 302 höher bleiben muss als 6 Volt. Die durch die Abfallkurve 300 der Spannung des Kanals 206 repräsentieren Abfallraten hängen davon ab, wie schnell sich Elektroden in den Kanal-Bereich 206 bewegen. Diese Bewegung in den Kanal-Bereich 206 gelangender Elektroden kann durch einen Band-zu-Band- Tunnelungsstrom bewirkt werden.
Fig. 5 zeigt einen herkömmlichen Transistor 114, der ein Gate 400, Siliciumdioxid 204b, eine Source 110' und ein Drain 112' enthält. Es ist zu beachten, dass, falls eine modifizierte Floating-Gate-Einrichtung 104 statt des herkömmlichen Transistors 114 verwendet wird, die Modifikation derart durchgeführt wird, dass das Endergebnis typischerweise dem herkömmlichen Transistor äquivalent ist. Verfahren zum Modifizieren einer Floating-Gate-Einrichtung 104 dahingehend, dass diese als herkömmlicher Transistor 114 funktioniert, sind auf dem Gebiet weithin bekannt. Ein weithin bekanntes Verfahren besteht darin, das Steuer-Gate 201 mit dem Floating-Gate 200 zu verbinden. Aus Gründen der Einfachheit wird mit dem Ausdruck "Transistor" sowohl ein herkömmlicher Transistor oder eine als solcher wirkende modifizierte Floating-Gate- Einrichtung 104 bezeichnet.
Der Band-zu-Band-Tunnelungsstrom tritt auf, wenn eine hohe Spannung an dem Drain 112' oder der Source 110' des Transistors 114 kombiniert mit einer niedrigen Spannung an dem Gate 400 des Transistors 114 existiert. Wie bereits erwähnt, sind aufgrund der Architektur des herkömmlichen Flash- Speichers 10 die Einrichtungen 104 über die Verbindung der Source 110' einer Einrichtung 104 mit dem Drain 112' der nächsten Einrichtung 104 miteinander verbunden. An der Wähl-Gate-Source 108, 108' ist die Source 110 der letzten Einrichtung 104 typischerweise mit dem Drain 112' des Transistors 114 verbunden.
Die Größe des Band-zu-Band-Tunnelungsstroms hängt von mehreren Faktoren ab. Der bei den herkömmlichen Flash-Speichern 10A, wie z. B. KN29V32000TS- RS von Samsung, verwendete Faktor ist die Dicke des Siliciumdioxids 204b (SiO&sub2;) von Fig. 5. Je dicker das Siliciumdioxid 204b ist, desto niedriger wird der Band-zu-Band-Tunnelungsstrom.
Das Problem bei der Anwendung dieser Lösung bei dem herkömmlichen Flash- Speicher 10 besteht darin, dass ein Oxid-Tunnelungsstrom zum Programmieren und Löschen der Floating-Gate-Einrichtungen 104 verwendet wird. Um einen Oxid-Tunnelungsstrom zu erleichtern, muss das Siliciumdioxid 204a der Floating-Gate-Einrichtungen 104 von Fig. 2 dick genug sein, um eine Tunnelung der Elektroden durch das Siliciumdioxid 204a hindurch zu ermöglichen. So erfordern die herkömmlichen Systeme ein Züchten zweier Oxid-Dicken, und zwar des dünnen Oxids 204a, um das Programmieren und Löschen der Floating-Gate-Einrichtungen 104 zu ermöglichen, und des dicken Oxids 204b, um ein Band-zu-Band-Tunnel-Lecken der Wähl-Gate-Drain-Transistoren 114 und der Wähl-Gate-Source-Transistoren 114 zu verhindern. Wenn das Oxid 204 in zwei unterschiedlichen Dicken gezüchtet wird, verschlechtert sich jedoch die Qualität des Oxids.
Die vorliegende Erfindung löst das Problem des die Spannung in dem Kanal- Bereich 206 reduzierenden Band-zu-Band-Tunnelungsstroms, indem ein anderer Faktor als bei dem herkömmlichen Flash-Speicher 10 verwendet wird. Bei dem herkömmlichen Flash-Speicher 10 wird die Dicke des Siliciumdioxids 204a variiert, um den Band-zu-Band-Tunnelungsstrom zu reduzieren und somit das Abfallen der Spannung in dem Kanal-Bereich 206 zu verlangsamen. Die vorliegende Erfindung hingegen reduziert effektiv die Spannungsdifferenz zwischen der letzten Floating-Gate-Einrichtung 104 und der Wähl-Gate-Quelle 108, so dass der Band-zu-Band-Tunnelungsstrom reduziert wird.
Um dies zu erreichen, wird bei der bevorzugten Ausführungsform der vorliegenden Erfindung eine Mehrfach-Wähl-Gate-Source-Einrichtung verwendet. Bei der vorliegenden Erfindung werden ferner Floating-Gate-Einrichtungen 104 gemäß Fig. 2 verwendet, um den herkömmlichen Transistor 114 gemäß Fig. 5 als Wähl-Gate-Einrichtung zu ersetzen. Insbesondere ist die Wähl-Gate- Source-Einrichtung vorzugsweise als Doppel-Floating-Gate-Einrichtung 104 statt als herkömmlicher Transistor 114 (oder eine als herkömmlicher Transistor funktionierende Einrichtung) vorgesehen, die in derzeitigen Flash-Speicher- Systemen 10 als Wähl-Gate-Einrichtung verwendet wird.
Ein beträchtlicher Vorteil dieser Architektur ist die Möglichkeit, in dem gesamten Flash-Speicher-System die gleiche Dicke des Oxids 204 gemäß Fig. 2 und 5 zu verwenden. Das Züchten einer einzigen gleichförmigen Dicke von Oxid 204 verbessert die Qualität des Oxids 204 und ermöglicht einen einfacheren Vorgang, indem die Notwendigkeit des Züchtens zweier unterchiedlicher Schichten von Oxid 204 entfällt. Ein weiterer Vorteil ergibt sich im Vergleich zu der bei herkömmlichen Systemen üblichen Verwendung einer modifizierten Floating-Gate-Einrichtung in Form eines herkömmlichen Transistors 114.
Durch das Entfallen der Verwendung herkömmlicher Transistoren 114 als Wähl-Gate-Einrichtungen wird mit der vorliegenden Erfindung der Schritt des Modifizierens der Floating-Gate-Einrichtungen zwecks Verwendbarkeit als herkömmlicher Transistor 114 vermieden.
Fig. 6 zeigt die bevorzugte Ausführungsform der vorliegenden Erfindung. Die Figur zeigt mehrere Wortleitungen 500a-500c und 500y-500z, die von mehreren Bitleitungen 500a-500b gekreuzt werden, ein Wähl-Gate-Drain 508 und eine Wähl-Gate-Source 506a-506b der Doppel-Floating-Gate-Einrichtung 104. Obwohl die Wähl-Gate-Source 506 und das Wähl-Gate-Drain 508 miteinander austauschbar sein können, ist um der Klarheit willen in dem Beispiel der bevorzugten Ausführungsform gemäß Fig. 6 ein Ende des Flash-Speichers als Wähl-Gate-Source 506 und das andere Ende als Wähl-Gate-Drain 508 festgelegt.
Obwohl das Wähl-Gate-Drain 508 ein herkömmlicher Transistor 114 oder eine zwecks Funktion als herkömmlicher Transistor 114 modifizierte Floating-Gate- Einrichtung sein kann, ist es vorzugsweise eine unmodifizierte Floating-Gate- Einrichtung 104. Die Wähl-Gate-Source 506 ist eine Mehrfach-Wähl-Gate- Source-506-Einrichtung. Vorzugsweise handelt es sich um zwei Floating-Gate- Einrichtungen 104. Die Verwendung einer Floating-Gate-Einrichtung 104 für die Wähl-Gate-Einrichtungen vereinfacht den Vorgang und vermeidet Skalierungs-Probleme. Zur Verdeutlichung wird eine Darstellung der Verwendung der vorliegenden Erfindung vorgelegt. Das erste Set von Floating-Gate- Einrichtungen 104, das als Teil der Wähl-Gate-Source-Einrichtung 506 verwendet wird, wird im folgenden als SELS I 506a bezeichnet, während das zweite Set von Floating-Gate-Einrichtungen 104, das als Teil der Wähl-Gate- Source 506 verwendet wird, als SELS II 506b bezeichnet wird. Eine Spannung, die hoch genug ist, um ein Programmieren ungewählter Floating-Gate-Einrichtungen 104d zu verhindern, wird aus Wortleitungen 500a-z an die Bitleitung 502b angeschlossen, die die ungewählten Floating-Gate-Einrichtungen 104d enthält. Ein Beispiel einer derartigen Spannung kann 8 Volt sein. Das Wähl-Gate-Drain 508 hat eine Spannung wie etwa 3 Volt, während SELS II 506b eine 0-Spannung hat und SELS I 506a eine Spannung von 0 oder geringfügig mehr hat. SELS I 506a kann eine kleine Spannung wie z. B. 3 Volt aufbringen. SELS I 506a kann auch 0 Volt aufbringen, solange SELS I 506a eine Schwellspannung wie z. B. -2 Volt hat. Das Floating-Gate 200 der Floating- Gate-Einrichtung 104 zu einer Änderung seiner Spannung zu veranlassen, ist auf dem Gebiet weithin bekannt und kann von einem Fachmann leicht durchgeführt werden.
Unabhängig davon, welche kleine Spannung an SELS I 506a angelegt wird, besteht das Endergebnis der Floating-Gate-Einrichtung der SELS I 506a darin, das Differential zwischen dem Drain 112 der letzten Floating-Gate-Einrichtung 104 vor der Wähl-Gate-Source 506, und dem Floating-Gate 200 der ersten Floating-Gate-Einrichtung 104, die als Teil der Wähl-Gate-Source 506 verwendet wird, zu reduzieren. Diese Reduzierung des Spannungsdifferentials resultiert in einer Reduzierung des Band-zu-Band-Tunnelungsstroms.
Das System mit den Mehrfach-Floating-Gate-Einrichtungen 104, das als Wähl- Gate-Einrichtung 506 verwendet wird, reduziert das Ausmaß des Band-zu- Band-Tunnelungsstroms und reduziert somit den Spannungsabfall des Kanal- Bereiches 206.
Fig. 7A und 7B zeigen zwei weitere Ausführungsformen der Wähl-Gate- Source-Einrichtung 506 gemäß der vorliegenden Erfindung. 506a' und 506b' sind mehrere Sets von Transistoren 114, die als Wähl-Gate-Source-Einrichtung 506 verwendet werden, wie Fig. 7A zeigt. Fig. 7B zeigt eine Wähl-Gate- Source-Einrichtung 506, bei der sowohl Floating-Gate-Einrichtungen 104 als auch Transistoren 114 verwendet werden.
Fig. 8A-8D zeigen weitere Ausführungsformen der Wähl-Gate-Drain-Einrichtung 508. Fig. 8A zeigt eine Wähl-Gate-Drain-Einrichtung 508' mit Transistoren 114. Fig. 8B zeigt eine Wähl-Gate-Drain-Einrichtung 508a und 508b mit mehreren Sets von Transistoren 114. Fig. 8C zeigt eine Wähl-Gate-Drain- Einrichtung 508'a und 508'b mit mehreren Sets von Floating-Gate-Einrichtungen 104. Fig. 8D zeigt eine Wähl-Gate-Drain-Einrichtung 508a" und 508b" sowohl mit Transistoren 114 als auch mit Floating-Gate-Einrichtungen 104.
Da mit der vorliegenden Erfindung der Band-zu-Band-Tunnelungsstrom mittels der Verwendung mehrerer, vorzugsweiser zweifacher Floating-Gate-Einrichtungen 104 statt mittels eines dicken Oxids 204 reduziert wird, bietet die Erfindung den Vorteil, dass innerhalb des gesamten Flash-Speichers nur eine einzige Dicke für das Oxid 204 verwendet wird. Folglich wird nur die gewünschte Floating-Gate-Einrichtung 104 programmiert, ohne dass die Notwendigkeit besteht, unterschiedliche Dicken von Oxid 204 zu züchten.
Obwohl die Erfindung anhand der gezeigten Ausführungsformen beschrieben wurde, wird der Durchschnittsfachmann auf dem Gebiet erkennen, dass Variationen der Ausführungsform möglich sind und diese Variationen unter den Umfang der vorliegenden Erfindung fallen. Somit kann der Durchschnittsfachmann zahlreiche Modifikationen vornehmen, ohne von dem in den folgenden Ansprüchen definierten Umfang der Erfindung abzuweichen.

Claims

1. Flash-Speicher mit:

mehreren Bitleitungen (502A, 502B); und

einer Wähl-Vorrichtung (508, 506A", 506B"), die mindestens ein Set mehrerer Wähl-Gate-Einrichtungen (506A" und 506B") aufweist, wobei das mindestens eine Set mehrerer Wähl-Gate-Einrichtungen mit einer Bitleitung der mehreren Bitleitungen verbunden ist, dadurch gekennzeichnet, daß

die mehreren Wähl-Gate-Einrichtungen eine Nicht-Floating-Gate-Einrichtung (508A") und eine Floating-Gate-Einrichtung (508B") (Fig. 8D) aufweisen.

2. Verfahren zum Verhindern eines zufälligen Programmierens in einem Flash-Speicher, gekennzeichnet durch:

a) Anlegen einer ersten Spannung in einem Kanalbereich einer Floating- Gate-Einrichtung (104D), in dem ein Programmieren unerwünscht ist, wobei die erste Spannung hoch genug ist, um ein Programmieren des Floating-Gates zu verhindern;

b) Anlegen einer zweiten Spannung (SELSI) an das Gate einer ersten Wähl-Einrichtung (506A"), die in einer mit der Floating-Gate-Einrichtung verbundenen Wähl-Vorrichtung enthalten ist, wobei die zweite Spannung kleiner ist als die erste Spannung; und

c) Anlegen einer dritten Spannung (SELSII) an das Gate einer zweiten Wähl-Einrichtung (506B"), wobei die zweite Wähl-Einrichtung in der Wähl-Vorrichtung enthalten ist und in Reihe mit der ersten Wähl- Einrichtung (506") verbunden ist, und wobei die dritte Spannung kleiner ist als die zweite Spannung.

3. Verfahren nach Anspruch 2, bei dem die ersten und zweiten Wähl-Einrichtungen Floating-Gate-Einrichtungen sind.

4. Verfahren nach Anspruch 2, bei dem die ersten und zweiten Wähl-Einrichtungen Transistoren sind.

5. Verfahren nach Anspruch 2, bei dem die ersten und zweiten Wähl-Einrichtungen mindestens einen Transistor und mindestens eine Floating- Gate-Einrichtung aufweisen.

6. System zum Verhindern eines zufälligen Programmierens in einem Flash- Speicher, mit:

einer Vorrichtung zum Anlegen einer ersten Spannung in einem Kanalbereich einer Floating-Gate-Einrichtung (104D), in dem ein Programmieren unerwünscht ist, wobei die erste Spannung hoch genug ist, um ein Programmieren des Floating-Gates zu verhindern;

einer Vorrichtung zum Anlegen einer zweiten Spannung (SELSI) an das Gate einer ersten Wähl-Einrichtung (506"A), die in einer mit der Floating- Gate-Einrichtung verbundenen Wähl-Vorrichtung enthalten ist, wobei die zweite Spannung kleiner ist als die erste Spannung; und

einer Vorrichtung zum Anlegen einer dritten Spannung (SELSII) an das Gate einer zweiten Wähl-Einrichtung (506B"), wobei die zweite Wähl- Einrichtung in der Wähl-Vorrichtung enthalten ist und in Reihe mit der ersten Wähl-Einrichtung (506") verbunden ist, und wobei die dritte Spannung kleiner ist als die zweite Spannung.

7. System nach Anspruch 6, bei dem die ersten und zweiten Wähl-Einrichtungen Floating-Gate-Einrichtungen sind.

8. System nach Anspruch 6, bei dem die ersten und zweiten Wähl-Einrichtungen Transistoren sind.

9. System nach Anspruch 6, bei dem die ersten und zweiten Wähl-Einrichtungen mindestens einen Transistor und mindestens eine Floating- Gate-Einrichtung aufweisen.