DE2560220C2 - n-Kanal-Speicher-FET - Google Patents

n-Kanal-Speicher-FET

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DE2560220C2
DE2560220C2 DE19752560220 DE2560220A DE2560220C2 DE 2560220 C2 DE2560220 C2 DE 2560220C2 DE 19752560220 DE19752560220 DE 19752560220 DE 2560220 A DE2560220 A DE 2560220A DE 2560220 C2 DE2560220 C2 DE 2560220C2
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Bernward Dipl.-Ing. 8000 München Rössler
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Description

— im Betrieb das Speichergate entweder ungeladen oder negativ aufgeladen ist,
— die negative Aufladung des Speichergate durch Zufuhr von Elektronen vom Kanalbereich durch den Isolaiui hindurch zum Speichergate erfolgt,
— der Ladungszustand des Speichergate dadurch festgestellt wird, daß an die Drain-Zone ein gegenüber der Source-Zone positives Potential angelegt wird und gleichzeitig dem Steuergate ein solches Potential gegenüber der Source-Zone zugeführt wird, daß der Kanal bei ungeladenem Speichergate leitend und bei negativ aufgeladenem Speichergate nichtleitend ist (Lesen), und
— zur Zufuhr von Elektronen zum Speichergate an die Drain-Zone bei mittels des Steuergate leitend gesteuertem Kanal ein so hohes positives Potential angelegt wird, daß Elektronen im Kanalbeieich c'.ic solche Energie erreichen, daß sie den Isolator durchdringen und zum Speichergate gef> igen (Kanalinjektion),
wobei
Die Erfindung stellt eine Weiterentwicklung des im Anspruch 6 des Hauptpatentes 25 13 207 angegebenen n-Kanal-Speicher-FET dar, nämlich eine Weiterentwicklung eines n-Kanal-Speicher-FET mit einem HaIb- leitersubstrat, in dem eine Source-Zone und eine Drain-Zone ausgebildet sind, mit einem über dem Kanalbereich zwischen Source- und Drain-Zone angeordneten, allseitig von einem Isolator umschlossenen Speichergate und mit einem kapazitiv a:f das
ίο Speichergate einwirkenden Steuergate, dessen Kanalbereich eine durch eine räumlich-strukturelle Inhomogenität gebildete Beschleunigungsstrecke aufweist, für ein Betriebsverfahren, bei dem
im Betrieb das Speichergate entweder ungeladen oder negativ aufgeladen ist,
die negative Aufladung des Speichergate durch Zufuhr von Elektronen vom Kanalbereich durch den Isolator hindurch zum Speichergate erfolgt, der Ladungszustand des Speichergate dadurch festgestellt wird, daß an die Drain-Zone ein gegenüber der Source-Zone positives Potential angelegt wird und gleichzeitig dem Steuergate leitend und bei negativ aufgeladenem Speichergate nichtleitend ist (Lesen), und zur Zufuhr von Elektronen zum Speichergate an die Drain-Zone bei mittels des Steuergate leitend gesteuertem Kanal ein so hohes positives Potential angelegt wird, daß Elektronen im Kanalbereich eine solche Energie erreichen, daß sie den Isolator durchdringen und zum Speichergate gelangen (Kanalinjektion),
wobei
— das Speichergate bezüglich der Kanallänge nur einen sich über die ganze Breite des Kanals erstreckenden ersten Teil des Kanals bedeckt, welcher diejenige Kanalstelle enthält, von der aus mittels Kanalinjektion beim Aufladen des Speichergate die aufgeheizten Elektronen zum Speichergate gelangen, oder welcher zumindest an diese Kanalstelle angrenzt,
— zwar das Steuergate, aber nicht das Speichergate, den restlichen, elektrisch in Reihe liegenden Teil des Kanals bedeckt, und
— sein Speichergate seitlich vom Kanalbereich eine leitende, vom Substrat durch eine Dickoxidschicht isolierte Verbindung mit einem außerhalb des Kanalbereiches angebrachten, leitenden Lappen aufweist, der einen Teil der zur Entladung benutzen Zone, insbesondere der Source-Zone, über eine Dünnoxidschicht bedeckt,
nach Patent 25 13207, dadurch gekennzeichnet, daß seitlich vom restlichen Kanälteil (K2), vom Substrat (HT) durch Dickoxid (1000 nm SiO2) getrennt, ein Fortsatz (B 2) des Steuergate (G 2) die Verbindung (LK) bedeckt und daß dieser Fortsatz (B 2) von der Verbindung (LK) durch eine Dünnoxidschicht (60 nm S1O2) getrennt ist.
das Speichergate bezüglich der Kanallänge nur einen sich über die ganze Breite des Kanals erstreckenden ersten Teil des Kanals bedeckt, welcher diejenige Kanalstelie enthält, von der aus mittels Kanalinjektion beim Aufladen des Speichergate die aufgeheizten Elektronen zum Speichergate gelangen, oder welcher zumindest an diese Kanalstelle angrenzt,
zwar das Steuergate, aber nicht das Speichergate, den restlichen, elektrisch in Reihe liegenden Teil des Kanals bedeckt, und
sein Speichergate seitlich vom Kanalbereich eine leitende, vom Substrat durch eine Dickoxidschicht isolierte Verbindung mit einem außerhalb des Kanalbereiches angebrachten, leitenden Lappen aufweist, der einen Teil der zur Entladung benutzten Zone, insbesondere der Source-Zone über eine Dünnoxidschicht bedeckt
Dieser n-Kanal-Speicher-FET hat, wie in dem Hauptpatent angegeben ist, den Vorteil, einen mit Kanal-Elektronen elektrisch programmierbaren n-Kanal-Speicher-FET zur Verfügung zu stellen, dessen Speichergate mit elektrischen Mitteln entladbar ist, wobei selbst eine übermäßige Entladung des Speichergate zugelassen werden kann, ohne dadurch die Möglichkeit, die Kanalinjektion zu verwenden, zu beeinträchtigen. Der n-Kanal-Speicher-FET hat also die Eigenschaft, daß selbst bei übermäßiger Löschung, d. h.
bei positiver Aufladung des Speichergate mit Löchern nach dem Löschen, die mit der Lese-Source-Drain-Spannung belastete Hauptstrecke des n-Kanal-Speicher-FET, also seine Source-Drain-Strecke, nichtleitend
ist — solange also 'tin Steuergate kein Potential aufweist, das auch den nur vom Steuergate gesteuerten restlichen KanElteil in seinen leitenden Zustand steuert. Wenn am Steuergate ein ausreichend starkes, positives Potential anliegt, dann ist aber die mit der Lese-Source-Drain-Spannung belastete Hauptstrecke des n-Kanal-Speicher-FET leitend, falls der n-KanaS-Speicher-FET !^programmiert also gelöscht oder übermäßig gelöscht ist Die mit der gleichen Lese-Source-Drain-Spannung belastete Hauptstrecke ist aber trotz positivem Lese-Potential a.n Steuergate nichtleitend, falls das SpeichwgÄte mit Elektronen aufgeladen, also programmiert ist. Der n-Kanal-Speicher-FET kann mit elektrischen Mitteln gelöscht werden, z. B. mittels des Avalanche-Effektes oder mittels des besonders geringe Energieverluste erfordernden Fowler-Nordheim-Tunneleffektes oder des Gateoberflächeneffektes, worauf ausführlich in dem Hauptpatent eingegangen ist. Die Entladung des Speichergate kann auch dann zur Source-Zone bzw. zur Drain-Zone hin erfolgen, wenn der restliche Kanalteil zwischen der betreffenden Zone und dem ersten Kanalteil liegt, und zwar über die ieitende Verbindung und über den Lappen, in dem Hauptpatent ist darauf hingewiesen, daß, jedenfalls bei kleinen Schichtdicken des Isolators zwischen Speichergate und Steuergate, eine relativ kleine gegenseitige Überlappung des Speichergate entsprechend der dortigen Fig. 4 ausreichen kann, um eine solche kapazitive Kopplung zwischen Steuergate und Speichergate zu erreichen, daß eine Steuerung des Leistungszustandes des unter dem Speichergate liegenden Kanalteils durch das Steuergate möglich ist.
Die Aufgabe der Erfindung ist, den eingangs genannten n-Kanal-Speicher-FET so auszubilden, daß besonders niedrige Steuergatespannungen zur Einwirkung auf das Speichergate, insbesondere zu dessen Entladung, zugelassen werden können, was die Ausschußquote bei der Herstellung des n-Kanal-FET verringert.
Diese Aufgabe wird durch die im Kennzeichen des Anspruchs 1 angegebene Maßnahme gelöst.
Die Erfindung wird anhand des in der Figur gezeigten Beispiels veranschaulicht, das im übrigen weitgehend der Fig. 3 des Hauptpatentes entspricht.
Zur Verringerung der Steuergatespannungen wird also die Kapazität zwischen dem Steuergate G 2 einerseits und der Verbindung LK und dem Speichergate G 1 andererseits vergrößert, indem nicht nur das Speichergate Gi, sondern auch die Verbindung LK vom Fortsatz B 2 des Steuergate G 2 bedeckt wird — das Steuergatc C 2 kt r»lso von der Verbindung LK nur durch eine Dünnoxiiischicht isoliert. Lärigs» der Breite B 2 ist hier also das Steuergme G 2 vjr a\k:rr, durch eine Oickoxidschicht vom p-leitenden Substrat f//~gc(i ."nnt, ■i &Ä :?äj3 dort weder das Steuergate G 2 noch das Speichergate G1 einen leitenden Kanal im Substrat HT r-r-?i^en kann. Durch die Vergrößerung der Kapaijtit zwischen dem Steuergate G 2 einerseits und der Verbindung LK und Speichergate G1 andererseits
ίο kann die Spannung zwischen dem Steuergate G 2 und der Source-Zone S beim Löschen niedriger gewählt werden als ohne diese Vergrößerung der Kapazität Durch die Erniedrigung dieser Spannung können die Toleranzen für die Dimensionierung der diese Spannung liefernden Generatoren und für deren Schalter deutlich vergrößert und damit die Zuverlässigkeit des Speicherbetriebes verbessert werden.
Dieser n-Kanal-Speicher-FET kann trotz der erfindungsgemäßen Maßnahme weiterhin, vgl. die Figur, so gestaltet werden, daß trotz des dortigen Abstandes zwischen der Source-Zone S und dem ersten Kanalteil K1 die Löschung des Speichergate G f pit Source Shin erfolgen kann, wie es in dem Hauptpate.it 25 13 207 beschrieben ist: Bei diesem Ausführungsbeispiel erfolgt also die Löschung des Speichergate G 1 über die mit dem Speichergate G1 galvanisch verbundene, seitlich vom Kan.*-1 KMK2 angebrachte Verbindung und über den damit galvanisch verbundenen Lappen L zur davon durch einen dünnen, z. B. 60 nm dicken Isolator, getrennten Source-Zone 5 hin — die Verbindung LK ist dabei ihrerseits durch eine besonders dicke, z. B. 1000 nm dicke Isolatorschicht vom Substrat HT getrennt, so daß die auf der Verbindung LK vorhandene, negative Ladung unter der Verbindung LK im p-dotierten Substrat HT noch keinen leitenden Kanal erzeugen kann, der den restlichen Kanalteil /fc überbrücken könnte. Dabei ist das Steuergate G 2 im vom ersten Kanalteil K 1 verschiedenen, restlichen Kanalteil K 2 alleine durch eine Dünnoxidschicht von
z. B. 60 nm Dicke vom Substrat HTgetrennt, in die.em Falle erzeugt das Steuergate G 2 nur mit seiner Breite B1 die im Kanal fließenden Ladungen. Das Potential der Verbindung LK ist wegen der relativ guten Leitfähigkeit der diese Verbindung LK bildenden Schicht weitgehend identisch mit dem Potential des Speichergate G 1 im Bereich des ersten Kanalteils K 1. Das Potential der Verbindung LK wird dabei wegen der Anbringung des Fortsatzes B 2 nun direkt vom Potential des Steuergate G 2 stark beeinflußt.
Hierzu 1 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch:
    n-Kanal-Speicher-FET mit einem Halbleitersubstrat, in dem eine Source-Zone und eine Drain-Zone ausgebildet sind, mit einem über dem Kanalbereieh zwischen Source- und Drain-Zone angeordneten, allseitig von einem Isolator umschlossenen Speichergate und mit einem kapazitiv auf das Speichergate einwirkenden Steuergate, dessen Karisibereich eine durch eine räumlich-strukturelle Inhomogenität gebildete Beschleunigungsstrecke aufweist, für ein Betriebsverfahren, bei dem
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