DE2513207C2 - n-Kanal-Speicher-FET - Google Patents

n-Kanal-Speicher-FET

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DE2513207C2
DE2513207C2 DE2513207A DE2513207A DE2513207C2 DE 2513207 C2 DE2513207 C2 DE 2513207C2 DE 2513207 A DE2513207 A DE 2513207A DE 2513207 A DE2513207 A DE 2513207A DE 2513207 C2 DE2513207 C2 DE 2513207C2
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Description

Die Erfindung betrifft einen n-Kanal-Speicher-FET nach dem Oberbegriff des Patentanspruchs 1. Ein derartiger n-Kanal-Speicher-FET ist Gegenstand des Hauptpatents 24 45 137.
Im Betrieb wird bei derartigen n-Kanal-Speicher-FETs das negativ aufgeladene Speichergate dadurch entladen, daß durch Anlegen einer entsprechenden
Spannung an dem pn-übergang zwischen der Drain-Zone (oder der Source-Zone) und dem Substrat ein Avalanchedurchbnich hervorgerufen wird oder daß zwischen dem Steuergate und der aus der Source-Zone, dem Kanal und der Drain-Zone bestehenden Hauptstrecke eine solche Spannung angelegt wird, daß die Ladung des Speichergates infolge des Fowler-Nordheim-Tunneleffekts oder des Gate-Oberflächen-Effektes zu dem an Spannung liegenden Teil der Hauptstrekke abfließt. Schließlich kann die negative Ladung des Speichergates auch durch Einstrahlung von Röntgenstrahlen oder UV-Licht entfernt werden. Das Entladen des Speichergates wird auch als Löschen bezeichnet.
Beim Löschen kann es vorkommen, daß nicht nur die negative Ladung des Speichergates entfernt wird, sondern daß das Speichergate sogar positiv aufgeladen wird, was als übermäßige Entladung oder als übermäßiges Löschen bezeichnet wird. Wenn bei einem übermäßig gelöschten n-Kanal-Speicher-FET zwischen Source- und Drain-Zone eine Spannung angelegt wird, was beim Lesen der Fall ist, und gleichzeitig das Steuergate das Potential der Source-Zone hat, so ist der Kanal dieses n-Kanal-Speicher-FET leitend. Eine Speichermatrix, deren Speicherzellen aus n-Kanal-Speicher-FETs der im Oberbegriff des Patentanspruchs 1
so genannten Art bestehen, ist aber gerade dann sehr einfach zu betreiben, wenn beim Lesen alle n-Kanal· Speicher-FETs, deren Steuergates sich auf Source-Potential befinden, nichtleitend sind, gleichgültig ob ihre Speichergates geladen oder gelöscht sind.
Der Erfindung liegt daher die Aufgabe zugrunde, den im Oberbegriff des Patentanspruchs 1 angegebenen n-Kanal-Speicher-FET so auszugestalten, daß auch bei übermäßig starker Entladung, d. h. bei positiver Aufladung des Speichergates nach dem Löschen, die Source-Drain-Strecke stets nichtleitend bleibt, solange am Steuergate kein positives Potential gegenüber dem Source-Potential liegt.
Diese Aufgabe wird durch die im Kennzeichen des Patentanspruchs I angegebene Maßnahme gelöst.
Es sind zwar schon Speicher-FETs bekannt, bei denen das Speichergate nur einen Teil der Länge des Kanals bedeckt. So ist in der Druckschrift »Proc. 3rd Conf. Sol. State Dev., Tokyo 1971. Suppl. OYO BUTURI«, Vol. 41,
1972, S. 155 bis 162, in einer Figur ein n-Kanal-Spejcher-FET dargestellt, dessen Speichergate nur einen an die Source-Zone grenzenden Teil des Kanals bedeckt, während das Steuergate den restlichen Teil des Kanals und das Speichergate bedeckL In der Beschreibung ist das verkürzte Speichergate an keiner Stelle erwähnt Es findet sich auch kein Hinweis auf eine besondere Wirkung, für die das verkürzte Speichergate als Ursache in Frage käme, in der JP-OS 49-15 380 ist ein p-Kanal-Speicher-FET beschrieben, dessen Speichergate nur einen drainnahen Kanalteil bedeckt, während das Steuergate den restlichen Kanalteil und das Speichergate bedeckt Hier dient der nur vom Steuergate bedeckte Teil des Kanals dazu, beim Lesen gezielt einen der p-Kanal-Speicher-FETs einer Matrix auszuwählen. Bei beiden bekannten Speicher-FETs ist im Betrieb das Speichergate im programmierten Zustand so geladen, daß de.r Kanal durch die Ladung des Speichergates leitend ist Im unprogrammierten, als im gelöschten Zustand ist das Speichergate ungeladen und der Kanal ist gesperrt Eine übermäßige Löschung wird sich bei diesen Speicher-FETs im Sinne einer zuverlässigeren Sperrung des Kanals aus.
Die Erfindung und ihre in den Unteriinsprüchen gekennzeichneten Ausgestaltungen werden anhand der in den Figuren gezeigten Ausführungsbeispiele näher erläutert wobei
F i g. 1 einen Längsschnitt durch ein Ausführungsbeispiel,
F i g. 2 ein Isolatordicken-Mindestlöschapannungs-Diagramm,
Fig.3 eine Draufsicht des in Fig. 1 gezeigten Ausführungsbeispiels und
Fig.4 eine Draufsicht von Teilen eines anderen Ausführungsbeispiels zeigen.
Der in F i g. 1 gezeigte Längsschnitt durch einen n-Enhancement-Kanal-Speicher-FET zeigt das allseitig von einem Isolator Is umgebene und daher in elektrischer Hinsicht floatende Speichergate G 1. Beim Programmieren wird das Speichergate G 1 durch die aufgeheizten Elektronen Ke negativ aufgeladen, welche an der Kanalstelle Vim Kanal selbst erzeugt sind. Das Speichergate Gl wirkt daher nach dieser negativen Aufladung durch Influenz in den Hauptstreckenstrom hemmender Weise auf die Hauptstrecke S-D ein, und zwar umso stärker, je kleiner der Abstand ist.
Der n-Kanal-Speicher-FET enthält zusätzlich dns steuerbare Steuergate G 2. Zwischen dem Steuergate G2 und der Hauptstrecke D-S ist bei dem in Fig. 1 gezeigten Beispiel das Speichergate G1 so angebracht, daß es nur einen, hier an das Drain angrenzenden ersten Teil K 1 des Kanals bedeckt. Diese Bedeckung erstreckt sich über die volle Breite des Kanals. Dieser Kanalteil Ki enthält hier die Kanalstelle V, welche mittels Kanalinjektion beim Programmieren die aufgeheizten Elektronen Ke emittiert Der restliche Teil K 2 des Kanals wird zwar vom Steuergate G 2 aber nicht vom Speichergate Gl bedeckt - der restliche Teil K 2 grenzt hier übrigens nur an die Source an.
Der Zustand des ersten Kanalteils K 1 wird sowohl direkt vom Speichergate, als auch indirekt vom damit kapazitiv gekoppelten Steuergate gesteuert; die kapazitive Kopplung beider Gates ist umso stärker, je kleiner der Abstand y beider Gates voneinander ist und je größer die Fläche der gegenseitigen Überlappung dieses Gates ist. Der Zustand des restlichen Kanalteiis K 2 wird nur direkt vom Steuergate gesteuert, und zwar umso stärker, je kleiner der Abstand ζ des Steuergates G 2 vom restlichen Kanalteil K 2 ist
Die gegenseitige Überlappung der beiden Gates kann auch außerhalb der in Fig. 1 gezeigten n-Kanal-Speicher-FET-Schnittebene angebracht sein, statt, wie in F i g. 1 gezeigt, innerhalb dieser Schnittebene.
Der Kanal enthält also die beiden Teile KX, K2, welche elektrisch in Reihe geschaltet sind. Falls daher der n-Kanal-Speicher-FET über seinen Steuergateanschluß A nicht mit einem zum Lesen bestimmten, im
ίο Vergleich zum Source-Potential deutliche positiven Potential belastet wird, falls also z. B. das Source-Potential gleichzeitig am Steuergateanschluß A liegt, ist der restliche Kanalteil K 2 in seinem nichtleitenden Zustand. Unabhängig vom Zustand des ersten Kanalteils K1 ist dann der restliche Kanalteil K 2 und damit auch die Hauptstrecke S-D jeweils nichtleitend. Als Lesergebnis fließt also unabhängig vom Speichergatezustand kein Hauptstreckenstrom. Dies ist vor allem unabhängig davon, ob das Speichergate mit Elektronen aufgeladen ist, ob das Speichergate entladen ist oder ob das Speichergate übermäßig gelösc'v, also mit Löchern aufgeladen ist Selbst eine übenrißige Löschung, wodurch der erste Kanalteil Ki in den leitenden Zustand gesteuert ist kann also nicht bewirken, daß die Lesespannung zwischen Steuergate und Kanal zu falschen Leseergebnissen führt
Wenn hingegen dem Steuergateanschluß A ein im Vergleich zum Sourcepotential ausreichend positives Lesepotential zugeführt wird, wird der ganze restliche Kanalteil K 2 unabhängig vom Pi ogrammierungszustand des Speichergate G 1 in den leitenden Zustand gesteuert. Der erste Kanalteil K1 ist nichtleitend, falls das Speichergate G1 mittels Elektronen programmiert ist, er ist aber leitend, wenn sich das Speichergate G1 zumindest angenähert im entladenen oder auch im übermäßig entladener., also positiv geladenen Zustand befindet.
Das beschriebene, zuverlässige Lesen ist auch bei einer jeweils nur einen einzigen n-Kanai-SpeLher-FET aufweisenden Speicherzelle eines Speichers, der eine Vielzahl von n-Kanal-Speicher-FET-Zellen enthält, bei üer beschriebenen Betriebsweise möglich, ohne daß in jeder Zelle zusätzlich zum betreffenden n-Kanal-Speicher-FET jeweils eine eigene Steuer-FET in Reihe geschaltet ist, und zwar selbst, wer/n eine übermäßige Löschung zugelassen wird. Vorteiihafterweise kann also mit erfindungsgemäßen n-Kanal-Speicher-FETs ein Speicher mit jeweils nur einem einzigen FET pro Speicherzelle aufgebaut werden. Es ist also auch ein
so besonders geringer Platzbedarf pro Speicherzelle und eine Reduzierung der pro Speicherzelle benötigten Teile bei besonders niedrigen Forderungen an die Toleranzen der mit elektrischen Mitteln steuerbaren Lc ichvorgänge möglich. Die geringen Toleranzen ergeben sich insbesondere daraus, daß eine übermäßige Löschung zugelassen werden darf.
Die Kanalinjektion kann durch die genannte Erzeugung aufgeheizter Elektronen im Kanal in Drain-Nähe bewirkt werden, vgl. auch die in F i g. 3 gezeigte, entsprechende Kanalstelle V. Hierzu kann z. B. an das Steuergate über den Anschluß A jeweils ein solches Potential, sowie an die Hauptstrecke D-S tine solche Spannung angelegt werden, daß an der betreffenden Kanal-Stelle Vim ersten Kanalteil Ki eine Geschwindigkeitssättigung der Kanalelektronen erzeugt wird, und zwar so lange, bis die erwünschte, vollständige Programmierung des Speichergate G 1 erreicht ist.
Es ist jedoch auch möglich, vgl. F i g. 4, eine besondere
Beschleunigungsstrecke V innerhalb des Kanals, z. B. in Drain-Nähe anzubringen, wobei diese Beschleunigungsstrecke hier durch eine Verengung V des Kanals gebildet ist. Statt einer solchen Verengung V, oder auch zusätzlich zu einer solchen Verengung V, kann die Beschleunigungsstrecke auch durch eine andersartige Inhomogenität des Kanals an dieser Kanalstelle gebildet sein. z. B. durch eine starke Verdickung des Isolators zwischen Speichergate und Kanal an der Kanalstelle V. Es ist bereits im Patent 24 45 079 die Anbringung von solchen durch eine Kanalinhomogenität gebildeten Beschleunigungsstrecken, vor allem in Drain-Nähe, zur Verbesserung der Kanaliniektion vorgeschlagen.
Der n-Kanal-Speicher-FET kann nicht nur mit elektrischen Mitteln programmiert, sondern auch mit elektrischen Mitteln gelöscht werden, z. B. mittels des Avalanche-Effektes. falls der vom Speichergale Gi bedeckte erste Kanalteil K1 an den pn-übergang zwischen Kanal einerseits und Drain oder Source andererseits angrenzt, wobei dieser pn-übergang in seinem sperrenden Zustand auf Durchbruch belastet wird, so daß aufgeheizte Löscher von diesem pn-Übergang durch den Isolator zum Speichergate dringen Diese auf das Speichergate GI injizierten Locher kompensieren die dort vorhandene negative Aufladung, wodurch die mit elektrischen Mitteln bewirkte löschung erfolgt. Wie bereits erwähnt, kann dabei ohne Gefahr für den Betrieb des n-Kanal-Speicher-FFT eine I Jberkompcnsation der negativen Aufladung des Speichergate zugelassen werden. Da eine Überkompensation unschädlich ist, können die Toleranzer für die I.öschspannung entsprechend groß sein. Zusätzlich können, vor allem auch durch Anwendung hoher Löschspannungen, die Entladung des Speichergate G 1 beschleunigt, d. h. in besonders kurzer Dauer durchgeführt werden. Daneben kann der η-Kanal Speicher FLT iijch durch die anderen, für ,ich bekannten Verfahren. /. B mit ultraviolettem Licht oder durch Röntgenstrahlen, gelöscht werden.
Die Löschung kann jedoch auch mit elektrischen Mitteln ohne Anwendung des Avalanche-Effekies du; chgeführt werden, wobei die bei Anwendung des Avalanche-Effektes relativ große Verlustwärme in der Umgebung des pn-Übergangs vermieden werden kann Dazu kann z. B. der Fowler-Nordheim-Tunneleffekt oder der Gateoberflächeneffekt für die Löschung ausgenutzt werden. Es handelt sich hier also um eine Löschung, bei der das mit Elektronen geladene, also programmierte Speichergate mittels einer zwischen dem Steuergate G 2 und der Hauptstrecke S-D zugeführten Löschspannung durch einen Effekt entladen wird, welcher im Speichergate G 1 gespeicherte Elektronen, die durch die Löschspannung in Richtung vom Speichergate weg in den Isolator zwischen Speichergate und Hauptstrecke hinein beschleunigt werden, zum Abfließen durch den isolator zur Hauptstrecke veranlaßt. Dieses Abfließen der Elektronen kann zum ersten Kanaltei! K 1 oder auch zur Source 5 oder auch zum Drain D hin erfolgen. Hierzu ist die Löschspannung zwischen der; Anschlüssen A einerseits und 5 und D andererseits anzulegen. Die Definition von Drain und Source entspricht hier der Stromrichtung in der Hauptstrecke während der Programmierung oder während des Lesens. Diese Verwendung eines die 2P>peicpP""?r· Elektronen vom Speichergate Gl zur Hauptstrecke hin beschleunigenden Effektes hat den zusätzlichen Vorteil. daß d<e Löschspannung. welche zwischen dem Anschluß A und der Hauptstrecke zugeführt werden muß, oft deutlich kleiner sein kann, als wenn der Avalanche-Effekt zur Loschung ausgenutzt wird. Dies wird anhand von F i g. 2 erläutert.
> Die in F i g. I gezeigte Isolatordicke des Isolators Is zwischen Kanal und Speichergate G 1 sollte nämlich zweckniäßigerweise einen oberen Grenzwert unterschreiten. Oberhalb dieses oberen Grenzwertes tritt nämlich statt nur des die Löschung herbeiführenden
to Fowler-Nordheim-Tunneleffektes oder Gateoberflächeneffektes überwiegend der dann ebenfalls die Löschung herbeiführende Avalanche-F.ffekt auf. F i g. 2 veranschaulicht den oberen Grenzwert für die Isolatordicke v. Diese Figur zeigt ein Diagramm, auf dessen
ii Abszisse der Logarithmus der Isolatordicke ν eingetragen ist. Auf der Ordinate ist der Logarithmus zu der effektiv wirksamen Mindestlöschspannung IJ eingetragen, die beim Löschen überschritten werden muß. Diese Mindestlöschspannung U liegt effektiv zwischen dem
.in Speichergate G 1 und jenem Bereich der Hauptstrecke, z. B. Source, wohin die Elektronen des Speichergate G 1 abfließen sollen. Die Kurve FI veranschaulicht aufgrund ihrer Steigung von ca. 4:ic. daß bei diesem Isolator, hier SiO2, für den Fowler-Nordheim-Tunnelef-
:■-, fekt ein angenähert lineares Verhältnis zwischen der Isolatordicke χ und der Mindestlöschspannung (/ vorliegt — bei der Anwendung des Gatcoberflächeneffektes ist die Abhängigkeit bzw. die Kurve Fl zwar komplizierter, jedoch noch ähnlich.
ίο Die Kurve F2 zeigt die Abhängigkeit des für die Erzeugung des Avalanche-Effektes notwendigen Mini-■■nalwertes der Spannung Uzwischen dem Speichergate G 1 einerseits und der Hauptstrecke andererseits von der Schichtdicke .ν. Diese Kurve F2 ist hier ca. 22
si gegen die Abszisse geneigt, entsprechend der meistens quadratischen Abhängigkeit dieser Minimalspannung U von cur Schichtdicke χ. Der Schnittpunkt der Kurven F1. /'2 ergibt den oberen Grenzwert der Schichtdicke ν. oberhalb dessen der Avalanche-fiffekt-Löcherstrom
to den an sich gewünschten, vom Speichergate abfließenden Elektronenstrom übersteigt.
Die optimale Schichtdicke χ liegt also im allgemeinen möglichst weit unterhalb dieser kritischen oberen Grenzwerte für die Schichtdicke χ. Wählt man SiO2 als
li Isolator, so liegt der obere Grenzwert im allgemeinen zwischen !00 bis 150nm. Im allgemeinen ist ratsam, die Isolatordicke ν möglichst klein zu wählen, damit die für die Löschung benötigte Mindestlöschspannung möglichst klein ist. z.B. nur 40V beträgt - so niedrige
■j, Spannungen sind, wenn notwendig, von der den Speicher steuernden Randelektronik leichter lieferbar.
Die Schichtdicke χ soll oft auch einen unteren
Grenzwert überschreiten, um Störungen zu vermeiden.
z. B. damit das aufgeladene, also programmierte Speichergate G 1 aufgrund einer galvanischen Verbindung des ihm zugeordneten Drain mit dem Drain von anderen, soeben programmiert werdenden n-Kanai-Speicher-FETs der gleichen Spsichermatrix nicht wieder mittels des Avalanche-Effektes teilweise entla-
eo den wird. Es handelt sich hier also vor allem um Störungen, die auftreten, wenn mehrere n-Kanal-Speiv-her-FETs gemeinsam in einer Speichermatrix angebracht sind, wobei die Drains aller n-Kanal-Speicher-FETs miteinander verbunden sind und wobei über diese
-5 Verbindung beim Programmieren Störungen erzeugt werden, können. Wählt man SiO? als Isolator, dann ergab sich bei einem Beispiel, daß es günstig ist die Isolatordicke χ größer als etwa 40 bis 50 nm zu wählen.
Fig. 2 veranschaulicht auch den unteren Grenzwert der Isolatordicke x. Die Kurve Fl wird beim unteren Grenzwert von der Kurve F3 geschnitten. Die Kurve F3, nämlich die in diesem Beispiel von χ unabhängigen Mindestspannungen Ua i> = 15 V, Uc, ι - ο = — 10 V, wurden an einer nicht zum Lesen und Programmieren ausgewählten, bereits programmierten Zelle einer Sf>-*hermatrix ermittelt, und zwar beim Programmieren der Nachbarzelle, welche an die gleiche mit dem Drain verbundene Spaltenleitung der Matrix angeschlossen war. Solange für einen gewähren Ar-Wert der ersten Zelle die Kurve Ft unterhalb der Kurve F3 liegt, wird beim Programmieren der Nachbarzelle die erste Zelle teilweise wieder gelöscht. Die optimale Isolator dicke ν sollte also größer als der untere Grenzwert, hier 45 nm, sein.
Bei dem in F i g. 2 gezeigten Beispiel beträgt, entsprechend dem dort angegebenen konkreten Zah- !envveri, die ooiirrisle Schichtdicke χ dühpr ^lu/a fin hu 70 nm, wobei man davon auch noch etwas nach unten oder oben abweichen kann, ohne das Optimum deutlich zu verlassen. Bei dem betreffenden Ausführungsbeispiel zeigt es sich, daß sich die Werte für den unteren Grenzwert und vor allem die optimale Schichtdicke nur wenig voneinander unterscheiden, falls im wesentlichen der Gateoberflächeneffekt statt des Fowler-Nordheim-Tunneleffektes zur Löschung verwendet wird.
Bei einem Ausführungsbeispiel des erfindungsgemäßen n-Kanal-Speicher-FET ist vorgesehen, daß die Entladung des Speichergate auch dann zur Source 5 hin e 'olgen kann, wenn ein restlicher Kanalteil K 2 zwischen der Source und dem ersten Kanalteil V I liegt. Dazu ist vorgesehen, daß das Speichergate G 1, vgl. Fig. 3. seitlich vom Kanal KMK2 eine über eine Dickoxydschicht gelegte, leitende Verbindung LK zu einem Lappen L hat. der, weit abseits vom Kanal, Teile der Source 5bedeckt. Zwischen dem Lappen L und der Source 5 liegt eine Dünnoxydschicht. Über die leitende Verbindung LK zwischen dem Lappen L und dem Speichergate C 1 erfolgt die Entladung des Speichergate Gl. Hierzu können insbesondere drei verschiedene Effekte getrennt voneinander oder auch gleichzeitig überlagert angewendet werden:
1. Im Bereich des Lappens L kann der pn-Übergang zwischen Source und Substrat HT in den Avalanche-Durchbruch gesteuert werden, wodurch Löcher von diesem durchbrechenden pn-übergang über den Lappen L zum Speichergate C 1 fließen, falls gleichzeitig ein ausreichend negatives Potential in bezug auf den Source-Anschluß an das kapazitiv mit dem Speichergate G 1 gekoppelte Steuergate G 2 angeschlossen wird.
2. Der Fowler-Nordheim-Tunneleffekt und/oder
3. der Gateoberflächeneffekt kann ebenfalls zwischen dem Lappen L und der Source S zur Löschung des Speichergate G1 angewendet werden. Hierzu ist zwischen dem Steuergate G 2 und damit dem Speichergate G1 einerseits und der Source 5 andererseits ein die Elektronen des Speichergate G1 über den Lappen L in den Isolator zwischen dem Lappen L und der Source 5 hinein beschleunigende, ausreichende Spannung anzulegen. Für die notwendige Spannung gelten die in F i g. 2 gezeigten Abhängigkeiten von der Isolatorschichtdicke χ zwischen dem Lappen L und der Source S entsprechend Gleichzeitig kann das Potential des Drain oder auch das Potential des Substrats HT floaten, so daß zu diesen beiden Bereichen hin keine Elektronen aus dem Speichergate G 1 abfließen können.
-, Die Verbindung LK zwischen dem Lappen L und dem Speichergate G 1 sollte vom Substrat HT durch eine Dickoxidschicht von z. B. 1000 nm Dicke getrennt sein, damit an der Oberfläche des Substrats HT im Bereich der Verbindung LK kein leitender Kanal zwischen der
in Source 5 und dem Kanalteil Ki entstehen kann, falls einmal das Speichergate G1 durch übermäßige Entladung positiv mit Löchern aufgeladen sein sollte. Die Anbringung des Lappens L und die elektrische Verbindung KL zwischen dem Lappen L und dem
ι -, Speichergate G 1 hat also vor allem den Vorteil, daß mit ganz besonders geringen Verlustwärmen und zusätzlich sogar mit geringen Löschspannungsamplituden U eine Entladung des bisher negativ geladenen Speichergate 7iir Soiirrc .<? hin möglich ist. Die Programmierung
:n erfolgt nämlich an der Kanalstelle K also weit entfernt von jener Stelle, an welcher die Entladung des Speichergate erfolgt, so daß die Vergiftung des Isolators durch in ihm haftende Ladungen nur gering ist.
In (· i g. 4 ist ebenfalls die in F i g. 3 gezeigte
2i Verbindung LK angedeutet. Das in F i g. 4 gezeigte Ausführungsbeispiel unterschiedet sich von dem in F i g. 3 gezeigten Ausführungsbeispiel im wesentlichen in zwei Hinsichten:
>n 1. hinsichtlich des Aufbaues der die Kanalinjektion erzeugenden Kanalstelle K nämlich durch eine starke Verengung, d. h. Inhomogenität, als Beschleunigungsstrecke;
2. hinsichtlich des Steuergate G 2. welches hier nur
j-, einen Teil des Speichergate G 1 im Bereich des
ersten Kanaiteils K 1 bedeckt.
Es zeigte sich nämlich, daß. jedenfalls bei kleinen Schichtdicken y zwischen Speichergate G1 und Steuergate G 2, häufig eine relativ kleine gegenseitige Überlappung des Speichergate entsprechend F i 6\ 4 ausreicht. In diesem Falle ist also die Überlappung kleiner als es geometrisch an sich möglich wäre. Auch in solchen, nur eine teilweise Überlappung aufweisenden Ausführungsbeispielen ist nämlich möglich, eine oft ausreichend starke kapazitive Kopplung zwischen Speichergate G 1 und Steuergate G 2 zu erreichen, um über das Potential des Steuergate G 2 kapazitiv das Potential des Speichergate G1 und damit den
so Leitungszustand des Kanalteils K 1 zu beeinflussen.
Wenn der erste Kanalteil K1 an den Drain D angrenzt, dann kann die Kanalinjektion auch durch Steuerung eines keine Inhomogenität aufweisenden Kanals, wie beschrieben, durch ausreichend hohe Spannungen zwischen Drain und Source, vor allem bei entsprechend hohem positivem, beschleunigendem Potential am Anschluß A zur Beschleunigung der Kanalelektronen zum Speichergate hin, erzeugt werden.
Wenn der erste Kanalteil K1 stattdessen an die Source S angrenzt, kann die Programmierung mittels einer durch eine Inhomogenität erzeugte Kanalinjeklion erfolgen. Vorteilhafterweise ist dann eine kapazitive Belastung von an den Drain angeschlossenen Leitungen auch dann vermieden, wenn der erste Kanalteil K1 wegen einer übermäßigen Löschung ieiiend ist, solange der restliche Kanaltei! K 2 nicht leitend ist Ein leitender erster Kanalteil K1, der an den Drain angrenzt, bewirkt nämlich eine gewisse kapaziti-
ve Verbindung der an den Drain D angeschlossenen Leitung mit dem Anschluß A über die durch das Speichergate G 1/Steuergate G 2 einerseits und leitendem ersten Kanalteil K 1 gebildete Kapazität. Außerdem ist bei dieser Weiterbildung eine besonders geringe Isolatordicke * zwischen Speichergate und Kanal zulässig, weil kein unterer Grenzwert entsprechend dem beschriebenen Schnittpunkt der Kurve FI und der bei Angrenzung aes ersten Kanalteils K 1 an den Drain gültigen Kurve F3 in F i g. 2 bei dem dort vorgesehenen Betrieb zu beachten ist. Wegen der besonders geringen Schichtdicke χ kann diese Weiterbildung also mit besonders niedrigen Spannungen betrieben werden.
Wenn der erste Kanalteil K 1 weder an die Source S noch an den Drain D angrenzt, wenn also sowohl zwischen Drain D und dem ersten Kanalteil K I als auch /wischen Source Sund dem ersten Kanalteil K 1 jeweils ein Abschnitt des restlichen, aus zwei Abschnitten bestehenden Kanalteils K 2 liegt, dann ist bei leitendem ersten Kanaiteii K \ eine kapa/.iiive Veiuiiiuurig der Source S ebenso wie eine kapazitive Verbindung des Drain Deinerseits jeweils zum Anschluß A andererseits, vermieden. — Die Eigenkapazität zwischen dem zur Löschung dienenden Lappen L und dem Sourceanschluß oder Hern Drainanschluß, in Fig. 3 dem Sourceanschlub, ist nämlich im Vergleich zu diesen Verbindungen klein und daher weitgehend vemachläs-) sigbar. Außerdem hat auch diese Weiterbildung den Vorteil, daß eine besonders geringe Isolatordicke χ und damit besonders geringe Betriebsspannungen zulässig sind, weil der in F i g. 2 gezeigte untere Grenzwert auch hier nicht eingehalten werden muß — der erste
in Kanalteil K 1 grenzt ja nicht an den Drain.
Falls zwischen Drain D und erstem Kanalteil K 1 der restliche Kanalteil K 2 oder zumindest ein Abschnitt davon angebracht ist. kann die Hauptstrecke trotz leitendem Kanalteil K I nur dann niederohmig Ströme
υ leiten, falls am Stciiergate (7 2 ein positiveres Potential als am Drain Dliegt.
Der Lappen /. kann, vor allem in der zwei restliche Kanalteilabschnitte aufweisenden Weiterbildung, auch Teile des Drain statt Teile der Source bedecken,
.'" wodurch die Löschung unn.li Anlegen uci LüSCnSpäM-nungen zum Drain D hin statt zur Source S hin bewirkt werden kann.
Hierzu 2 Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. n-Kanal-Speicher-FET mit einem Halbleitersubstrat, in dem eine Source-Zone und eine Drain-Zone ausgebildet sind, mit einem über dem Kanalbereich zwischen Source- und Drain-Zone angeordneten, allseitig von einem Isolator umschlossenen Speichergate und mit einem kapazitiv auf das Speichergate einwirkenden Steuergate, dessen Kanalbereich kürzer als 10 μιτι ist und eine durch eine räumlich-strukturelle Inhomogenität gebildete Beschleunigungsstrecke aufweist, wobei im Betrieb das Speichergate entweder ungeladen oder negativ aufgeladen ist, wobei ferner die negative Aufladung des Speichergate durch Zufuhr von Elektronen vom Kanalbereich durch den Isolator hindurch zum Speichergate erfolgt, wobei zur Zufuhr von Elektronen zum Speichergate an die Drain-Zone bei mittels des Steuergate leitend gesteuertem Kanal ein so hohes positives Potential gelegt wird, daß Elektronen im Kanalbereich eine solche Energie erreichen, daß sie den Isolator durchdringen und zum Speichergate gelangen (Kanalinjektion), und wobei der Ladungszustand des Speichergate dadurch festgestellt wird, daß an die Drain-Zone ein gegenüber der Source-Zone positives Potential angelegt wird und gleichzeitig dem Steuergate ein solches Potential gegenüber der Source-Zone zugeführt wird, daß der Kanal bei ungeladenem Speichergate leitend und bei negativ aufgeladenem Speichergate nichtleitend ist (Lesen), nach Patent 24 45 137, dadurch gekennzeichnet, daß das Speichergate (Si) bezüglich der durch den Abstand zwischen Jer Source-Zone und der Drain-Zone festgelegten K 'iallange (K I + Kl) nur einen sich über die ganze Breite des Kanals erstreckenden ersten Teil (K 1) des Kanals bedeckt, welcher die durch eine räumlich-strukturelle Inhomogenität gebildete Beschleunigungsstrecke (V) enthält oder welcher zumindest an diese Beschleunigungsstrecke (V) angrenzt, und daß das Steuergate (G 2) zumindest den restlichen, elektrisch in Reihe liegenden Teil (K 2) des Kanals bedeckt.
2. n-Kanal-Speicher-FET nach Anspruch 1, dadurch gekennzeichnet, daß die Beschleunigungsstrecke (V), von der aus mittels Kanalinjektion beim Programmieren die aufgeheizten Elektronen (Ke) zum Speichergate gelangen, durch eine Verarmungszone (V) im Kanal (KX) gebildet ist, die durch Steuerung der entsprechenden Kanalstelle in den nahezu sperrenden Zustand erzeugt wird.
3. n-Kanal-Speicher-FET nach Anspruch I, dadurch gekennzeichnet, daß die Beschleunigungsstrecke (V), von der aus mittels Kanalinjektion beim Programmieren die aufgeheizten Elektronen (Ke) zum Speichergate gelangen, bestimmt ist durch diejenige Kanalstelle, an der Geschwindigkeitssättigung der Elektronen auftritt.
4. n-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kanallänge (KX und K 2) kürzer als 5 μηΐ, insbesondere gleich 3,5 μιη, ist.
5. n-Kanal-Speicher-FET nach einem der vorhergenannten Ansprüche, dadurch gekennzeichnet, daß sein Speichergate (G 1) seitlich vom Kanal (K 1, K 2) eine leitende, vom Substrat durch eine Dickoxidschicht isolierte Verbindung (LK) mit einem außerhalb jles Kanals (Ki, KI) angebrachten,
leitenden Lappen (L) aufweist, der einen Teil der Source-Zone (S) oder der Drain-Zone (D) Ober eine Dünnoxidschicht bedeckt.
6. n-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Teil des Kanals (K 1) an die Drain-Zone (D) oder an die Source-Zone (S^ angrenzt.
7. n-Kanal-Speicher-FET nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, da1} zwischen dem ersten Teil des Kanals (K X) einerseits und der Drain-Zone (D) und Source-Zone (S) andererseits jeweils ein Abschnitt des restlichen Teils des Kanals (K 2) angebracht ist.
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FR7528356A FR2285677A1 (fr) 1974-09-20 1975-09-16 Transistor a effet de champ de memorisation a canal n
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NL7511017A NL175561C (nl) 1974-09-20 1975-09-18 Werkwijzen voor het als geheugenelement bedrijven van een veldeffekttranssistor met een n-type inversiekanaal en een door isolerend materiaal omgeven in elektrisch opzicht zwevende geheugenelektrode en met de werkwijzen als geheugenelement te bedrijven veldeffekttransistor.
DK419975A DK143923C (da) 1974-09-20 1975-09-18 Fremgangsmaade til drift af en n-kanal lagerfelteffekttransistor og n-kanal lagerfelteffekttransistor til udnyttelse af fremgangsmaaden
IT2734475A IT1042632B (it) 1974-09-20 1975-09-18 Transtore memorizzatore a effetto di canpo con canale n
JP11352275A JPS5157255A (de) 1974-09-20 1975-09-19
BE160218A BE833633A (fr) 1974-09-20 1975-09-19 Transistor a effet de champ de memorisation a canal n
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2808072C2 (de) * 1978-02-24 1984-06-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Betrieb eines n-Kanal-Speicher-FET
FR2978293B1 (fr) * 2011-07-21 2014-04-11 St Microelectronics Rousset Procede de fabrication d'un transistor a injection de porteurs chauds

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660819A (en) * 1970-06-15 1972-05-02 Intel Corp Floating gate transistor and method for charging and discharging same
DE2201028C3 (de) * 1971-01-15 1981-07-09 Intel Corp., Mountain View, Calif. Verfahren zum Betrieb eines Feldeffekttransistors und Feldeffekttransistor zur Ausübung dieses Verfahrens
US3825946A (en) * 1971-01-15 1974-07-23 Intel Corp Electrically alterable floating gate device and method for altering same
GB1392599A (en) * 1971-07-28 1975-04-30 Mullard Ltd Semiconductor memory elements
US3728695A (en) * 1971-10-06 1973-04-17 Intel Corp Random-access floating gate mos memory array
JPS525233B2 (de) * 1972-02-29 1977-02-10
JPS526148B2 (de) * 1972-05-18 1977-02-19
NL7208026A (de) * 1972-06-13 1973-12-17
US3797000A (en) * 1972-12-29 1974-03-12 Ibm Non-volatile semiconductor storage device utilizing avalanche injection and extraction of stored information

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