DE2706205A1 - N-kanal-speicher-fet - Google Patents
N-kanal-speicher-fetInfo
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA 77 Pj)-O 1 0 BRD
n-Kanal-Speicher-FET.
Zusatz zu Patentanmeldung P 24 45 137 = 74/6185
Im Hauptpatent ist ein n-Kanal-Speicher-FET mit wenigstens einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen,
floatenden Speichergate erfaßt, bei dem zur Umladung des Speichergate die Elektronen injizierenden Kanalinjektion - d.h. Umladung
durch im eigenen leitenden Kanal stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in
Source-Drain-Richtung wirkendes elektrisches Feld die Energieschwelle zum Leitfähigkeitsband des Isolators überwinden und dadurch
zum Speichergate gelangen - ausgenutzt wird. Die Kanalinjektion
wird zum Programmieren, also Aufladen des Speichergate ausgenutzt, sodaß das Speichergate nach dieser Aufladung mittels seiner
negativen Ladung durch Influenz in den Source-Drain-Strom hemmender
Weise auf die Source-Drain-Strecke einwirkt. Im Hauptpatent ist bereits angegeben, daß bei einem derartigen Speicher-FET der
Kanal im unprogrammierten Zustand vom Verarmungstyp ist. Außerdem ist dort auch angegeben, daß der Speicher-FET durch ein zusätzliches,
einen Anschluß aufweisendes, steuerbares Steuergate, das kapazitiv auf das Speichergate wirkt, ausgestaltet sein kann. Der
Speicher-FET ist insbesondere für Programmspeicher eines Fernsprecfc
Vermittlungssystems vorgesehen.
Die Erfindung geht nun von der Aufgabe aus, einen Speicher-FET, der ein Speichergate und ein Steuergate hat, derart aufzubauen,
daß möglichst niedrige Betriebsspannungen benötigt werden, daß dabei die elektrische Programmierfähigkeit erhalten bleibt und daß
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270S205 .,.IFP 6 0 10 BRD
die bekanntlich zum Programmieren erforderliche Programmierspannung,
die höher zu sein hat als die übrige Betriebsspannung, nicht die Gefahr bringt, daß unter dem Einfluß dieser höheren
Spannung ein Durchbruch zwischen der Source-Drain-Strecke des FETs eintritt. Ferner soll der FET auch eine hohe Betriebsgeschwindigkeit
haben. Der FET wurde insbesondere für die Verwendung in einem Fernsprech-Vermittlungssystem entwickelt.
Die Erfindung macht sich zur Lösung dieser Aufgabe die bereits bekannte Technik für doppelt diffundierte MOS-FETs zunutze. Bei
solchen Transistoren wird die Kanallänge durch die Dicke einer in das N-dotierte Substrat mit Hilfe von Doppel-Diffusion unterhalb
und unmittelbar neben einem N+dotierten N+Schichtsegment gebildeten P-dotierten P Schichtsegment bestimmt (siehe "Electronics",
Februar 1971, Seiten 99 bis 104). Diese D-MOS-FETs können zwar mit einer Kanallänge von ca. 1 mikrometer hergestellt werden. Sie
haben auch eine hohe Betriebsgeschwindigkeit. Sie haben jedoch den Nachteil, daß sie lediglich ein Gate aufweisen und daß sie
daher nicht als Speicher-FETs geeignet sind, wenn die jeweils ein Bit aufzunehmende Speicherzelle lediglich aus einem Speicher-FET
zu bestehen hat. Außerdem können mit diesen bekannten D-MOS-FETs keine Speicher geschaffen werden, die elektrisch programmierbar
sind. Einen Ausweg aus diesen Schwierigkeiten zeigt nun die Erfindung, die sich, soweit wie angebracht, der bekannten Technik
für den Aufbau von D-MOS-FETs bedient.
Bei der Erfindung wird demgemäß zunächst von einem n-Kanal-Speicher-FET
mit wenigstens einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen, floatenden Speichergate ausgegangen,
bei dem zur Umladung des Speichergate die Elektronen injizierende Kanalinjektion - d.h. Umladung durch im eigenen leitenden Kanal
stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in Source-Drain-Richtung wirkendes
elektrisches Feld die Energieschwelle zum Leitfähigkeitsband des Isolators überwinden und dadurch zum Speichergate gelangen - ausgenutzt
wird, bei dem die Kanalinjektion zum Programmieren, also Aufladen des Speichergates ausgenutzt wird, sodaß das Speichergate
nach dieser Aufladung mittels seiner negativen Ladung durch Influ-
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enz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke
einwirkt, bei dem sein Kanal im unprogrammierten Zustand vom Verarmungstyp ist und bei dem ein zusätzliches, einen Anschluß
aufweisendes steuerbares Steuergate vorgesehen ist, das kapazitiv auf das Speichergate wirkt, nach Patentanmeldung P 24 45 137. Der
erfindungsgemäße Speicher-FET ist dadurch gekennzeichnet, daß er als D-MOS-FET aufgebaut ist, daß hierbei seine.Kanallänge durch
die Dicke einer in das N-dotierte Substrat mit Hilfe von Doppel-Diffusion unterhalb und unmittelbar neben einem N+dotierten
N+Schichtsegment gebildeten P dotierten P Schichtsegment bestimmt ist. daß das unmittelbar neben dem P Schichtsegment liegende
N+Schichtsegment der Sourceanschluß ist, daß der Drainanschluß als ein eindiffundiertes N+dotiertes N+Schichtsegment in einem eine
Driftstrecke bildenden Abstand, der gleich oder größer als die Dicke des P-Schichtsegments ist, neben dem P Schichtsegment auf
der dem Sourceanschluß abgewendeten Seite angeordnet ist und daß das Speichergate und das Steuergate über der Oberfläche des Substrats
liegend isoliert derart angeordnet sind, daß sie die Kanalstrecke beeinflussen können.
Dadurch, daß der Speicher-FET in der angegebenen Weise als D-MOS-FET
mit zwei Gates aufgebaut ist, können die angestrebten Vorteile erreicht werden. Es kann dann nämlich eine Kanallänge in der Grössenordnung
von einem mikrometer erzielt werden, womit sich die Vorteile bezüglich Betriebsspannungen und Betriebsgeschwindigkeit ergeben.
Wegen des Vorhandenseins von zwei Gates, von denen eins ein floatendes Speichergate ist, kann der D-MOS-FET als programmierbarer
Speicher-FET ausgenutzt werden, der alleine jeweils eine Speicherzelle bilden kann. Schließlich wird durch das Vorhandensein
der Driftstrecke zwischen dem P Schichtsegment und dem Drainanschluß ein Durchbruch zwischen der Source-Drain-Strecke trotz Belastung
durch die gegenüber der sonstigen Betriebsspannung etwas höheren Programmierspannung vermieden. Es zeigt sich, daß zum Lesen
eine Lesespannung von etwa 5 V ausreicht, während zum Programmieren eine Programmierspannung von etwa 12 V ausreichend ist.
Zweckmäßigerweise wird ein derartiger Speicher-FET durch Bestrahlung
mit ultraviomettem Licht gelöscht. Dies ist auch der Fall,
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wenn sich auf ein und demselben Halbleiterträger mehrere solcher Speicher-FETs befinden. Dies wird erleichtert, wenn das Speichergate
bei einem FET jeweils unter dem es sonst bedeckenden Steuergateanschluß hervorsteht. Es ist dann sichergestellt, daß das ultraviolette
Licht auf die infrage kommenden Bereiche des FETs einwirkt und daß der Zeitbedarf für das Löschen klein gehalten wird.
Es hat sich gezeigt, daß es ausreichend ist, wenn hierfür das Speichergate nur auf der dem Sourceanschluß zugewendeten Seite unter
dem Steuergateanschluß hervorsteht. Es kann dann auch erreicht werden, daß das Speichergate den größten Teil der Driftstrecke
nicht überdeckt. Damit ist der Vorteil verbunden, daß z.B. ein geladenes
Speichergate in unerwünschter Weise entladen wird, wenn bei einem benachbarten FET ein Programmiervorgang abgewickelt wird,
das auf der Seite des Drainanschlußes liegt. Innerhalb eines Speichers,
der eine Vielzahl solcher FETs hat, wird dann die sogenannte Nachbarwortstörung vermieden. Die erfindungsgemäßen Speicher-FETs
können nämlich auf einem Halbleiterträger in einer Matrix angeordnet sein und damit einen in integrierter Technik hergestellten ,
elektronischen Speicher bilden.
Nähere Angaben über die bereits beschriebenen Ausgestaltungen des
erfindungsgemäßen Speicher-FETs und weitere Angaben über den Aufbau
für ein Beispiel eines elektronischen Speichers werden noch im folgenden gemacht, wobei auf die Figuren 1 bis 4 Bezug genommen wird.
Figur 1 zeigt ein Ausführungsbeispiel für einen gemäß der Erfindung ausgestalteten Speicher-FET, und zwar anhand eines Schnittes durch
einen derartigen FET. Figur 2 zeigt schematisch ein Beispiel für die Lage der zu einem derartigen FET gehörenden Gates und Anschlüsse,
Figur 3 zeigt ein Beispiel für die Verteilung von Speicher-FETs in einem Speicher sowie für die Anordnung von zugehörigen Matrixleitungen,
die zugleich als Steuerleitungen ausnutzbar sind. Figur 4 zeigt ein Beispiel für die Schaltung eines elektronischen Speichers
einschließlich des zugehörigen Steuerteils.
Bei dem in Figur 1 gezeigten Speicher-FET sind mit Hilfe von Doppel-Diffusion
die mit N+ bezeichnete Source als N+dotlertes N+Schichtsegment und das mit P bezeichnete P dotierte P Schichtsegment eindiffundiert.
Dabei ergibt sich im Kanal beispielsweise die einge-
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zeichnete Kanallänge von einem mikrometer. Auch der als N+dotiertes
N+Schichtsegment eindiffuniderte Drainanschluß ist mit N+ bezeichnet. Der Abstand r zwischen dem Kanal und dem Drainanschluß ist
hier wesentlich größer als die Dicke des P Schichtsegments. Über der Oberfläche des N-dotierten Substrats liegen isoliert angeordnet
das Speichergate G1 und das Steuergate G2. Die Isolierschichten bestehen hier aus Siliziumdioxyd.
Das Speichergate G1 ist bei dem in der Figur 1 gezeigten FET verhältnismäßig
groß ausgebildet. Es steht sowohl auf der Sourceanschlußseite als auch auf der Drainanschlußseite unter dem es sonst
bedeckenden Steuergateanschluß G2 hervor. Das Speichergate G1 kann aber auch wesentlich kleiner sein, wie bereits vorstehend erläutert
wurde. Es genügt beispielsweise, wenn es sich nur über die eingezeichnete
Strecke g1 erstreckt. In diesem Fall steht es nur auf der dem Sourceanschluß zugewendeten Seite unter dem Steuergateanschluß
hervor und bedeckt nur einen sehr kleinen Teil der Driftstrecke. Es ergeben sich dann die bereits erläuterten Vorteile.
In der Figur 2 ist ein Schema für die Lage der in Figur 1 gezeigten
Gates und sonstigen Anschlüsse gezeigt, das lediglich deren gegenseitige Zuordnung in einer Ebene veranschaulichen soll, die senkrecht
zur Schnittebene gemäß Figur 1 liegt. Man erkennt, daß das Speichergate G1 unter dem es sonst bedeckenden Steuergateanschluß
G2 hervorsteht. Ferner sind Source und Drain eingezeichnet. Schließlich ist noch die mit R bezeichnete Driftstrecke veranschaulicht.
Wenn ein derartiger FET gemeinsam mit weiteren FETs auf einem Halbleiterträger
in einer Matrix angeordnet ist, ergibt sich beispielsweise eine Anordnung, wie sie anhand der Figur 3 veranschaulicht
ist. Die Sourceanschlüsse sind dann durch jeweils parallel liegende
und eindiffundierte Matrixleitungen Z1 und Z2 verbunden. Die Steuergates sind durch die dazu parallel liegenden Matrixleitungen W1...W4
verbunden, die aus Polysilizium sind. Die Speichergates sind durch
mit G1 bezeichnete Schraffierung angedeutet. Die Drainanschlüsee sind über Kontaktstellen H durch Matrixleitungen b1 und b2 verbunden,
die aus Aluminium sind und die senkrecht die übrigen Matrixleitungen
kreuzen. Die Stellen, an denen sich eindiffundierte
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Schichten befinden, sind durch die mit Di bezeichnete Schraffierung
angegeben. Die Lage der Matrixleitungen aus Aluminium ist noch durch gestrichelte Linien angedeutet, siehe auch das mit Al bezeichnete
Strichsymbol (siehe auch Siemens Forsch.-u.Entwickel.-Ber. Bd.4 (1975) Nr.6, Seiten 345 bis 351, insbesondere 350 und 351).
Es ist bereits bekannt, einen Speicher aus in einer Matrix angeordneten
Speicherzellen aufzubauen, die jeweils nur einen einzigen FET enthalten, dessen Steuergate jeweils mit einer Steuerleitung einer
ersten Matrixdimension und dessen Drainanschluß jeweils mit einer Steuerleitung einer weiteren Matrixdimension verbunden sind, und
bei dem alle Sourceanschlüsse der Speicher-FETs mit einem gemeinsamen Schaltungspunkt verbunden sind (siehe DT-PS 24 45 078). Zweckmäßigerweise
wird außer den Speicher-FETs auch der zugehörige Steuerteil
auf demselben Halbleiterträger angebracht. Datenwörter mit jeweils mehreren Bits werden mit Hilfe von Decodern gelesen. Mittels
eines Decoders für die erste Matrixdimension wird jeweils eine einzige Steuerleitung zur Wortauswahl ausgewählt. Mittels eines
Decoders für die weitere Matrixdimension wird bei der Wortauswahl zugleich je Bitstelle eine von mehreren je Bitstellen vorgesehenen
Steuerleitungen ausgewählt (siehe IEEE Journal of Solid-state Circuits
VOL.SC-11 NO.5, Oktober 1976, Seiten 614 bis 621, insbesondere
Seite 617). Die jeweils zu einem Wort gehörenden Bits werden über den Bitstellen der Wörter individuell zugeordnete Ausgangsklemmen
geliefert, die jeweils mit den derselben Bitstelle zugehörigen Steuerleitungen über Entkoppelschaltmittel verbunden sind. Ein derartiger
elektronischer Speicher kann nun auch mit Hilfe der gemäß der Erfindung ausgestalteten und in D-MOS-Technik hergestellten und
als Speicherzellen benutzten Speicher-FET aufgebaut werden, wobei sich ein Speicher ergibt, der auch alle die Vorteile hat, die die
durch die Erfindung zur Verfügung gestellten Speicher-FETs selber haben.
Bei dem in Figur 4 gezeigten Ausführungsbeispiel für einen derartigen
Speicher werden zweckmäßigerweise die Ausgangsklemmen auch für das Einbringen von Datenwörtern mit ausgenutzt. Es sind zwar die
Steuerleitungen, über welche beim Lesen die Datenwörter geliefert werden, über zur Entkopplung dienende Transistoren und über Transi-
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storverstärker mit den Ausgangsklemmen verbunden. Beim Einbringen
eines Datenwortes werden mit Hilfe von Sperrschaltungen die Transistorverstärker
gesperrt, dagegen werden beim Lesen besondere zum Einbringen von Datenwörter auszunutzende zusätzliche Transistoren
gesperrt. Die Sperrschaltungen sind Je Bitstelle der Datenwörter
vorgesehen und sind mit Hilfe von Transistoren aufgebaut, die jeweils an eine den Steuerleitungen der weiteren Matrixdimension entsprechende
zusätzliche Leitung angeschlossen sind. Durch die Mitausnutzung der Ausgangsklemmen wird der Vorteil erzielt, daß die
Anzahl der am selben Halbleiterträger erforderlichen Anschlüsse gering bleibt.
Zu dem in Figur 4 gezeigten elektronischen Speicher gehören u.a.
mehrere Teilschaltungen, deren Schaltelemente jeweils im wesentlichen in an sich bekannter Weise zusammengeschaltet sind. Die Teilschaltung
SP enthält als Speicherteil die in D-MOS-Technik hergestellten und als Speicherzellen benutzten Speicher-FETs, zu denen
der Transistor T11 gehört. Die Steuergates dieser Transistoren sind an die Steuerleitungen sx1...sx256 der ersten Matrixdimension angeschlossen,
an die über Vorwiderstände, zu denen der Vorwiderstand Tx1 gehört, die Betriebsspannung U angelegt ist. Die Drainanschlüsse
der Speicher-FETs sind an die Steuerleitungen sy1...sy256 angeschlossen, an die über Vorwiderstände, zu denen der Vorwiderstand
Ty1 gehört, ebenfalls die Betriebsspannung U angelegt ist.
Die Sourceanschlüsse aller dieser Speicher-FETs sind an Massespannung Um gelegt, worauf das Hinweiszeichen Um beim Transistor T11
hinweist. Eine weitere Teilschaltung ist der Decoder Dx, mit dessen Hilfe jeweils eine der Steuerleitungen sx1...sx256 ausgewählt wird.
Er ist in an sich bekannter Weise unter Verwendung von D-MOS-FETs zusammengeschaltet und hat die Eingangsklemmen AO...A7, über die
jeweils eine Wortadresse aus acht Bits zugeführt werden kann. Jedem dieser Bits sind zwei senkrecht dargestellte Leitungen dieses Decoders
zugeordnet, an die die Gates von FETs angeschlossen sind. Die Drainanschlüsse dieser FETs sind mit Steuerleitungen der ersten Matrixdimension
verbunden. An alle Sourceanschlüsse ist Massespannung Um gelegt. Jedem Bit einer Wortadresse sind zwei der erwähnten senkrecht
verlaufenden Leitungen zugeordnet, z.B. dem über die Eingangsklemme AO zugeführten Bit die mit äü und aO bezeichneten beiden Lei-
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tungen. Zwischen diesen beiden Leitungen und der Eingangsklemme AO
sind noch zwei D-MOS-FETs eingefügt, sodaß der einen Leitung das
zugeführte Bit verstärkt und der anderen Leitung das zugeführte Bit verstärkt und invertiert zugeführt wird. In entsprechender
Weise sind die anderen Eingangsklemmen mit den übrigen senkrecht verlaufenden Leitungen des Decoders Dx über FETs verbunden. Ferner
ist der Decoder Dy vorgesehen, der ebenfalls im wesentlichen in an sich bekannter Weise aus D-MOS-FETs zusammengeschaltet ist und der
bei der Wortauswahl für die weitere Matrixdimension zugleich je
Bitstelle eine von mehreren je Bitstellen vorgesehenen Steuerleitungen auswählt. Dies betrifft Steuerleitungen sy1...sy256. Dieser
Decoder Dy besteht aus den acht Teildecodern DyO...Dy7. Jeder dieser Teildecoder wählt bei Zuführung einer Wortadresse zu den Eingangsklemmen A8...A12 des Decoders Dy Jeweils eine unter den erwähnten Steuerleitungen aus, sodaß Jeweils insgesamt acht Steuerleitungen unter den Steuerleitungen sy1...sy256 ausgewählt werden. Die
erwähnten Decoder werden zum Lesen und zum Einbringen von Datenwörtern benutzt. Die Speieher-FETs, deren Steuergates an ein und dieselbe Steuerleitung der ersten Matrixebene, z.B. an die Steuerleitung sx1 angeschlossen sind, können daher jeweils insgesamt 32 Datenwörter mit je 8 Bits aufnehmen. Jeder der Teildecoder DyO...Dy7
hat unter 32 Steuerleitungen der weiteren Matrixebene zu wählen. So hat der Decoder DyO unter den Steuerleitungen sy1...sy32 zu wählen.
Auch bei dem Decoder Dy sind die Eingangsklemmen A8...A12 über zusätzliche D-MOS-FETs mit den zugehörigen Steuerleitungen verbunden,
entsprechend wie beim Decoder Dx. Die zum Decoder Dy gehörenden D-MOS-FETs sind im übrigen sinngemäß entsprechend wie die zum Decoder Dx gehörenden in die Schaltung eingefügt.
Die jeweils zu einem Wort gehörenden Bits werden über die den Bitstellen der Wörter individuell geordneten Ausgangsklemmen BO...B7
geliefert. Die Ausgangsklemme BO ist der ersten Bitstelle der Wörter zugeordnet. Unter den zugehörigen Steuerleitungen sy1...sy32
wird mit Hilfe des Teildecoders DyI ausgewählt. Für die Weitergabe
zu liefernder Bits dienen die D-MOS-FETs T11...T132, die jeweils mit ihren Gates individuell an die erwähnten Steuerleitungen angeschlossen sind und an deren miteinander verbundene Drainanschlüsse
über einen Vorwiderstand Betriebsspannung U gelegt ist. Außerdem
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sind die verbundenen Drainanschlüsse über den Transistorverstärker
VO mit der Ausgangsklemme BO verbunden. Die Transistoren TU...T132
dienen hier als Entkoppelschaltmittel. Der Transistorverstärker VO
dient der zusätzlichen Verstärkung. Er ist in an sich bekannter Weise aufgebaut. Sein Tri-State-Ausgang ist die Ausgangsklemme BO.
In entsprechender Weise werden die anderen Bits von Datenwörtern über Transistoren und Transistorverstärker geliefert, zu denen die
Transistoren T1224...T1256 und der Verstärkertransistor V7 gehören, dessen Tri-State-Ausgang die Ausgangsklemme B7 ist. Mit Hilfe der
hier nur schematisch angedeuteten Teilschaltung Q kann die Betriebsspannung U in Höhe der Lesespannung Ul oder in Höhe der Programmierspannung
Us angelegt werden. Die Lesespannung Ul kann z.B. 5 V und die Programmierspannung Us z.B. 12 V betragen. Es handelt sich bei
dieser Teilschaltung um eine elektronische Umschalteeinrichtung, die in an sich bekannter Weise geschaltet sein kann. Es ist aber
nicht erforderlich, daß sich die Umschalteeinrichtung auf dem HaIbleiterträgerlselber
befindet.
In der Figur 4 ist noch eine Darstellung der verwendeten Schaltsymbole
für D-MOS-FETs gegeben. Die jeweils durch eine Pfeilspitze versinnbildlichten Sourcanschlüsse sind stets an Massespannung Um
gelegt. In der Schaltung verwendete planere enhancement Transistoren sind durch ein anderes Schaltsymbol vertreten, das in der Figur
4 gesondert gezeichnet ist. Die Vorwiderstände der Steuerleitungen und sonstigen Leitungen, wie die Vorwiderstände Tyi, Tx1, Tsx1,
... können auch durch depletion Transistoren gebildet sein, deren Gates mit ihren Sources jeweils verbunden sind. Das hierfür verwendete
Schaltsymbol ist ebenfalls gesondert in der Figur 4 dargestellt
Vorstehend wurden bereits diejenigen Teileinrichtungen des in Figur
4 gezeigten Speichers behandelt, die beim Lesen von Datenwörtern auszunutzen sind. Die ein Datenwort enthaltenden Speicher-FETs
sind jeweils zum Teil programmiert und zum Teil nicht programmiert, wie es im Hauptpatent beschrieben ist. Bei einem programmierten
Speicher-FETs ist das floatende Speichergate negativ aufgeladen. Er wird daher bei einem Lesevorgang nicht leitend gesteuert. Die für
das Lesen von Datenwörtern an die Steuerleitungen sx1 und sy1 über
die Vorwiderstände Tx1 und Ty1 angelegte Lesespannung Ul bleibt da-
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her hierbei beim Lesen des Speicher-FETs T11 auf der Steuerleitung
sy1 nur dann erhalten, wenn dieser Speicher-FET T11 programmiert ist. Andernfalls, also wenn er nicht programmiert ist, wird er leitend
und die an die Steuerleitung sy1 angelegte Lesespannung Ul wird über die Hauptstromstrecke des Speicher-FETs T11 abgeleitet,
da an dessen Sourceanschluß Massespannung Um angelegt ist. Ist der Speicher-FET T11 dagegen programmiert, so bleibt die der Steuerleitung
sy1 zugeführte Lesespannung Ul erhalten und wirkt sich über den Entkoppeltransistor TU und den Transistorverstärker VO auf
die Ausgangsklemme BO dementsprechend aus. Voraussetzung dafür ist, daß beim Decoder DyO keiner der an die Steuerleitung sy1 angeschlossenen
D-MOS-FETs leitend gesteuert ist, was der Fall ist, wenn der Decoder Dy diese Steuerleitung ausgewählt hat. Ferner ist Voraussetzung
dafür, daß beim Decoder Dx keiner der an die Steuerleitung sx1 angeschlossenen D-MOS-FETs leitend gesteuert ist. was der Fall
ist, wenn diese Steuerleitung durch diesen Decoder Dx ausgewählt ist. Die anderen Steuerleitungen sx2...sx256 sind in diesem Fall
jeweils über mindestens einen D-MOS-FET des Decoders Dx über seine
Hauptstromstrecke leitend mit seinem Sourceanschluß verbunden, an den Massespannung Um gelegt ist, sodaß die Lesespannung Ul von diesen
Steuerleitungen abgeleitet wird. Das Ableiten der Lesespannung Ul von den betreffenden Steuerleitungen wird jeweils ein Kurzschluß
durch das Vorhandensein der zugehörigen Vorwiderstände vermieden. Die Lesespannung wirkt sich also nur dann auf eine Ausgangsklemme
in bestimmter Weise aus, wenn beim Lesen eines Wortes der betreffende Speicher-FET programmiert ist. Andernfalls wirkt sich auf dem
zur betreffenden Ausgangsklemme führenden Weg Massespannung aus, was zur Folge hat, daß an der betreffenden Ausgangsklemme ebenfalls
eine andere Spannung als sanst liegt. Der vorstehend betrachtete
Transistor T11 ist dem ersten Bit eines Datenwortes zugeordnet. Mit Hilfe der anderen Teildecoder des Decoders Dy werden jeweils die
zu den anderen Bits des betreffenden Datenwortes gehörenden Speicher-FETs berücksichtigt. Auf die anderen Ausgangsklemmen einschließlich der Ausgangsklemme B7 wirkt sich daher beim Lesen des
Datenwortes ebenfalls jeweils in bestimmter Weise Lesespannung oder Maseespannung aus, sodaß an den Ausgangsklemmen BO...B7 das gelesene
Datenwort ansteht. Bei der in Figur 4 gezeigten Schaltung für den Speicher ergibt es sich, daß beim Lesen eines programmierten
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Speicher-FETs der jeweils zugehörige Entkoppeltransistor z.B. der Entkoppeltransistor TU gesperrt wird, was zur Folge hat, daß der
zugehörige Transistorverstärker, hier der Transistorverstärker VO derart gesteuert wird, daß an der betreffenden Ausgangsklemme hier
der Ausgangsklemme BO, die Lesespannung Ul auftritt. Ist der betreffende
Speicher-FET dagegen programmiert, so wird der betreffende Entkoppeltransistor nicht gesperrt, sodaß der zugehörige Transistorverstärker
an die betreffende Ausgangsklemme Massespannung anlegt.
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Um Datenwörter richtig in den Speicher einbringen zu können, sind an die Steuerleitungen sy1...sy256 die Drainanschlüsse der zusätzliche
Steuer-D-MOS-FETs Ts1...Ts256 angeschlossen, an deren Sourceanschltisse
Massespannung Um gelegt ist. Die Gates der Steuer-D-MOS-FETs
Ts1...Ts32 sind verbunden, da die zugehörigen Steuerleitungen sy1...sy32 derselben Bitstelle zugeordnet sind.* Es ist dort über
den Vorwiderstand Tsx1 noch die Betriebsspannung U angelegt. In entsprechender Weise sind jeweils die Gates der übrigen Steuer-D-MOS-FETs
verbunden und dort jeweils die Betriebsspannung U angelegt, wie es auch für die Steuer-D-MOS-FETs Ts224...Ts256 und den Vorwiderstand
Tsx7 gezeigt ist. Beim Einbringen eines Datenwortes wird zum Programmieren die Betriebsspannung in Höhe der Programmierspannung
Us geliefert. Die Decoder Dx und Dy werden beim Einbringen wie beim Lesen zur Wortauswahl benutzt. Dies hat zur Folge, dap die
Steuerleitungen, an die jeweils ein zu einem ausgewählten Datenwort gehörender Speicher-FET angeschlossen ist, die Programmierspannung
Us haben, da bei den Decodern Dx und Dy die dort angeschlossenen D-MOS-FETs nicht leitend gesteuert sind. Ohne zusätzliche Maßnahmen
würden daher alle zu einem ausgewählten Wort gehörenden Speicher-FETs
programmiert werden. Dabei ist vorausgesetzt, daß der Speicher sich beim Einbringen von Datenwörtern im Ursprungs- oder
gelöschten Zustand befindet. Es sind nun aber in der Regel nicht alle einem Speicherwort zugeordneten Speicher-FETs zu programmieren.
Dies wird hier dadurch erreicht, daß die Steuer-D-MOS-FETs
derjenigen Bitstellen, deren Speicher-FETs beim Einbringen eines Datenwortes nicht zu programmieren sind, leitend gesteuert werden.
Dieses Leitendsteuern wird hier zweckmäßigerweise über die Ausgangsklemmen
BO...B7 zustande gebracht. Hierfür ist z.B. die Ausgangs-
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klemme BO über den Entkopplungstransistor TvO mit der zum Vorwiderstand Tsx1 führenden Leitung verbunden. In entsprechender Weise
sind die anderen Ausgangsklemmen einschließlich der Ausgangsklemme B7 mit den übrigen entsprechenden Leitungen über Entkopplungstransistoren verbunden. Dabei ist jeweils das Gate eines Entkopplungstransistors mit der betreffenden Ausgangsklemme, der Drainanschluß
mit den Gates der betreffenden Steuer D-MOS-FETs verbunden und an seinen Sourceanschluß Massespannung angelegt. Dementsprechend ist
auch die Ausgangsklemme B7 über den Entkopplungstransistor Tv7 mit
der zum Vorwiderstand Tsx7 führenden Leitung verbunden. Wären die Entkopplungstransistoren TvO...Tv7 nicht vorhanden, so könnte das
einzubringende Datenwort in unveränderter Form an die Ausgangsklemmen BO...B7 angelegt werden, da dann die Steuer-D-MOS-FETs derjenigen Bitstellen, deren Speicher-FETs beim Einbringen von Datenwörtern nicht zu programmieren sind, leitend gesteuert werden. Wegen
des Vorhandenseins der Entkopplungstransistoren TvO...Tv7 ist dagegen ein Datenwort zum Einbringen in den Speicher jeweils in invertierter Form den Ausgangsklemmen BO...B7 zuzuführen. Die Entkopplungstransistoren TvO...Tv7 verhindern, daß der Zustand, bei dem
die Ausgänge der Transistorverstärker hochohmig gesperrt sind, gestört wird.
Es ist noch erforderlich, daß die für das Lesen von Datenwörtern
und für das Einbringen von Datenwörtern jeweils speziell vorgesehenen Schaltungsteile nicht in unerwünschter Weise aufeinander einwirken. Hierzu werden beim Einbringen eines Datenwortes die Verstärkerstufen VO...V7 gesperrt; dagegen werden die Steuer-D-MOS-FETs
Ts1...Ts256 beim Lesen eines Datenwortes gesperrt. Hierzu sind je Bitstelle Sperrschaltungen vorgesehen, zu denen die D-MOS-FETs Trw,
TwI...Tw8 gehören. Diese FETs sind an eine der Steuerleitungen der
weiteren Matrixdimension entsprechende zusätzliche Leitung sxs angeschlossen, an die über einen Vorwiderstand die Betriebsspannung U
gelegt ist. über die Steuerklemme C und den FET Trw werden die FETs
TwO...Tw7 beim Lesen eines Speicherwortes leitend gesteuert, womit
die Steuer-D-MOS-FETs Ts1...Ts256 gesperrt sind. Zum Einbringen von
Datenwörtern werden über die Klemme C und den FET Trw die FETs TwO...
Tw7 gesperrt, außerdem werden bei den Transistorverstärkern VO...V7 die ebenfalls an die Steuerklemme C angeschlossen sind, die Tri-
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270G205 ~ ._ 7FP 6 O 1 O BRD
State-Ausgänge hochohmig gesperrt. Damit wird verhindert, daß das
Einbringen von Datenwörtern durch diese Verstärkerstufen gestört wird.
Bei dem anhand der Figur 4 beschriebenen Speicher sind in neuartiger Weise Speicher-FETs, die auch ein floatendes Gate haben und die
in D-MOS-Technik hergestellt sind, in einer Matrix zusammengefaßt.
Die meisten FETs, die zum Steuerteil gehören, sind D-MOS-FETs, wie
in Figur 4 anhand der Schaltsymbole gezeigt ist. So sind z.B. die
Transistorverstärker VO...V7 aus D-MOS-FETs und aus planaren enhancement Transistoren zusammengeschaltet. Diese Transistorverstärker
haben Ausgänge, die im Betrieb entweder hochohmig gesperrt sind oder einen von zwei vorgegebenen demgegenüber niederohmig elektrischen Zuständen haben, die zu binären Ausgangssignalen gehören, al-
so die bereits erwähnten Tri-State-Ausgänge (siehe z.B. Siemens
Mikroprozessoren und Mikrocomputer von Hans-Peter Lohaeyer-Bartenstein, Seiten 28, 29 und McMOS-Handbook, Motorola Semiconductors,
First Edition October 1973, Seiten 6.20, 6.21, 14.29).
vorstehend beschrieben wurde, auch mit Vorteil mit Hilfe von sonstigen MOS-FETs mit folatendem Gate und mit Steuergate aufgebaut werden kann, die ohne Doppel-Diffusionstechnik hergestellt sind. Auch
bei solchen MOS-FETs kann das floatende Gate bei der Programmierung
mittels Kanalinjektion aufgeladen werden (siehe z.B. deutsche Patentanmeldung P 24 45 137). Solche MOS-FETs können unter Umständen
auch elektrisch gelöscht werden. In jedem Fall bleiben dann bei einer derartigen Speichermatrix die für sie beschriebenen Vorteile
bezüglich eines geringen Aufwands an zusätzlichen Transistoren für
den Steuerteil für die Programmierung und bezüglich einer kleinen
von Betriebsspannungen erhalten. Bei solchen Speichermatri-
zen sind daher auch erfindungsgeaäße Maßnahmen angewendet
11 Patentansprüche
3 Figuren
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AZ . Leerse ite
Claims (1)
1. FET-Matrix nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet,
daß jeder D-MOS-FET durch einen MOS-FET entsprechend deutscher Patentanmeldung P 24 45 137 vertreten ist, der ohne Doppel-Diffusionstechnik
hergestellt ist.
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Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772706205 DE2706205A1 (de) | 1977-02-14 | 1977-02-14 | N-kanal-speicher-fet |
| FR7802924A FR2380639A2 (fr) | 1976-09-29 | 1978-02-02 | Transistor a effet de champ de memorisation a canal n |
| GB5640/78A GB1568501A (en) | 1977-02-14 | 1978-02-13 | Field-effect transistors |
| JP1582978A JPS53117982A (en) | 1977-02-14 | 1978-02-14 | Nnchannel fet memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772706205 DE2706205A1 (de) | 1977-02-14 | 1977-02-14 | N-kanal-speicher-fet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE2706205A1 true DE2706205A1 (de) | 1978-08-17 |
Family
ID=6001161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19772706205 Ceased DE2706205A1 (de) | 1976-09-29 | 1977-02-14 | N-kanal-speicher-fet |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS53117982A (de) |
| DE (1) | DE2706205A1 (de) |
| GB (1) | GB1568501A (de) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0011975A1 (de) * | 1978-11-27 | 1980-06-11 | Fujitsu Limited | Halbleiter-Bauelement in einer Bootstrap-Schaltung eines EPROMS |
| DE3435355A1 (de) * | 1984-09-26 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Speicheranordnung mit speicherzellen vom floating-gate-typ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223530B2 (de) * | 1971-08-31 | 1977-06-24 | ||
| JPS542052B2 (de) * | 1973-02-21 | 1979-02-01 | ||
| JPS5612956B2 (de) * | 1975-09-01 | 1981-03-25 | ||
| JPS51102477A (ja) * | 1976-02-02 | 1976-09-09 | Tdk Electronics Co Ltd | Handotaimemorisochi |
-
1977
- 1977-02-14 DE DE19772706205 patent/DE2706205A1/de not_active Ceased
-
1978
- 1978-02-13 GB GB5640/78A patent/GB1568501A/en not_active Expired
- 1978-02-14 JP JP1582978A patent/JPS53117982A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0011975A1 (de) * | 1978-11-27 | 1980-06-11 | Fujitsu Limited | Halbleiter-Bauelement in einer Bootstrap-Schaltung eines EPROMS |
| DE3435355A1 (de) * | 1984-09-26 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Speicheranordnung mit speicherzellen vom floating-gate-typ |
Also Published As
| Publication number | Publication date |
|---|---|
| GB1568501A (en) | 1980-05-29 |
| JPS53117982A (en) | 1978-10-14 |
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