DE2448297A1 - Festkoerperspeicheranordnung - Google Patents

Description

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Ann-,c'i!cr: S. V Ρ;λ:ί:' (üoäJsmpenfabrieRen _;Akfcr. ::,-.; PHN 7150 "Anmeldung vom; 9· Okt. 1974

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"Festkörperspeicheranordnung".

Die Erfindung betrifft eine Speicheranordnung mit einem Speicher, insbesondere mit einem integrierten Festkörperspeicher, einer Adressierungsanordnung zum Erzeugen von Adressignalen und einer Ansteueranordnung mit Ausgängen, an denen aufeinanderfolgende Ansteuersignale erzeugbar sind. Sie erfordern in der Gleichzeitigkeit bestimmter Ansteuersignale oft bestimmte enge Toleranzen, die schwer zu erfüllen sind.

Aufgabe der Erfindung ist es, eine Speicher-

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anordnung anzugeben, bei der an die Gleichzeitigkeit der Signale an den Ausgängen der Ansteueranordnung keine grossen Anforderungen gestellt werden müssen.

Die erfindungsgemässe Lösung der Aufgabe ist dadurch gekennzeichnet, dass mindestens zwei der Ausgänge der Ansteueranordnung mit Eingängen eines zusätzlichen Ansteuerelementes verbunden sind, das zur Vermeidung von Toleranzen zwischen den an diesen Ausgängen erzeugten Signaländerungen unter der Steuerung jeder dieser Signaländerung ein Ausgangsansteuersignal erzeugt. Das Ausgangsansteuersignal kann statt eines oder mehrerer der vom zusätzlichen Ansteuerelement empfangenen Ansteuersignale verwendet werden. Infolgedessen kommt der mögliche Zeitunterschied zwischen den Ansteuersignalen nicht mehr zur Wirkung.

Es ist vorteilhaft, wenn das zusätzliche

Ansteuerelement mit einem Ausgang eines Schreibansteuerelementes verbunden ist. Je nach dem Lese- oder Schreibzugriff (access) zum Speicher wird ein Schreibansteuersignal erzeugt oder nicht. Das Ausgangsansteuersignal tritt immer auf, so dass eine gute Wirkung erreicht wird. Im Falle eines Schreibzugriffs tritt eine richtige Synchronisierung zwischen dem Schreibansteuersignal und dem Ausgangsansteuersignal auf.

Es ist vorteilhaft, wenn die erwähnten Ansteuerelemente ein Schreibansteuerelement und ein

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Auswahlansteuerelement sind. Auf diese Weise sind die Befehlssignale "chip enable" und "write enable" auf die richtige Weise synchronisierbar.

Ausführungsbeispiele der· Erfindung werden nachstehend an Hand der in -der Zeichnung wiedergegebenen Figuren näher erläutert. Es zeigen Fig. 1 eine Speicheranordnung, Fig. 2 ein zusätzliches Ansteuerelement.

Fig. 3 eine Anzahl Zeitdiagramme.

Fig. 1 stellt eine erfindungsgemässe Speicheranordnung dar, die eine Steueranordnung CONTR, drei Ansteuerelemente DRI 1,2,3» ein zusätzliches Ansteuerelement DRl h, einen integrierten Festkörp&rspeicher MEM, eine Adressierungsanordnung ADR, ein Datenregister IOREG und sechs Signalklemmen k1... 6 enthält.

Derartige integrierte Festkörperspeicher sind bekannt, so dass eine ausführliche Beschreibung unterbleiben kann. An den Klemmen k3, k4, k5 erscheint z.B. eine Anzahl binärer Adresssignale aus· einer nicht dargestellten Anrufanordnung. Die Adressierungsanordnung ADR kann einen Dekoder und einen Adressenverstärker enthalten. Je nach dem Speichertyp kann dadurch eine Anzahl Bitstellen oder nur eine Bitstelle; adressiert sein. Im letzteren Falle kann die 'Anordnung ADR mit einer Anzahl Speicher MEM kombiniert sein. Im Falle einer Leseoperation erscheinen Datensignal

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im Datenregister IOREG und sie sind daher einer möglicherweise mehrfachen Datenklemme k6 zuführbar. Auch das Datenregister IOREG kann mit einer Anzahl Speicher MEM kombiniert sein. Im Falle einer schreibopei-ation muss die betreffende Information über die gegebenenfalls mehrfache Klemme k6 aus einer anderen Stelle zugeführt werden.

Die Klemmen k1 und k2 empfangen Taktimpul.se und Rückstellsignale. Unter der Steuerung der Taktimpulse erzeugt die Steueranordnung CONTR nacheinander die primären Ansteuersignale das Vorbereitungstaktsignal CCP (clock chip precharge), das Freigabetaktsignal (CCE) (clock chip enable) und im Falle einer Schreiboperation das Schreibtaktsignal (CIvE) (clock write enable). Bei einer Leseoperation unterbleibt das letztgenannte Signal.

Fig. 3 gibt Beispiele der dabei gebildeten sekundären Ansteuersignale. Das Ansteuerelement DRI 1 bildet unter der Steuerung der Anordnung CONTR das Signal auf. der Zeile A mit einer Länge von 275 ns. Dieses Ansteuerelement kann einen Ausgangsverstärker enthalten, wodurch z.B. eine grössere Anzahl Speicher MEM parallel angesteuert werden kann. Auf ähnliche Weise können die Ansteueranordnungen DRI 2 und 3 Verstärker enthalten. Das Signal am Ausgang 3 d«r Steueranordnung CONTR ist in Fig. 3 auf der Zeile B

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angegeben. Es beginnt etwa 125 ns nach dem Anfang des Signals auf der Zeile A und hat eine Dauer von ungefähr 395 ns. Wenn am Ausgang 2 der Steueranordnung CONTR kein Signal vorhanden ist, wir.d das Signal der Zeile B ungeändert.weitergeleitet und in der Ansteueranordnung DRI 3 invertiert: Zeile C aus Fig. 3· dabei handelt es sich um eine Leseoperation. Venn am Ausgang 2 der Steueranordnung CONTR ein Signal erscheint, handelt es sieh um eine Schreiboperation. Das Signal hat die Form der Zeile D nach Fig. 3'· es beginnt I65 ns nach dem Ende des Signals auf der Zeile A und endet ungefähr gleichzeitig mit dem Signal auf der Zeile B. Die Toleranz dieser Gleichzeitigkeit ist eng_o Deshalb wird dieses Signal auch der zusätzlichen Ansteueranordnung DRI k zugeführt, so dass auch das Signal auf der Zeile D den zweiten Signalübergang auf der Zeile E einleiten kann. Dies geschieht durch denjenigen abfallenden Signalübergang auf den Zeilen B und D, der am ersten auftritt: er bewirkt den ansteigenden Übergang des Signales auf der Zeile E.

Fig. 2 stellt ein zusätzliches Ansteuerelement dar und enthält vier Anschlussklemmen k7 ... 1O, vier Transistoren T1 ... 4, drei Kondensatoren C1 ... und drei Widerstände R1 ... 3· Die Klemme k7 ist an eine Versorgungsquelle mit einer Spannung von z.B. 20 Volt angeschlossen. In der Ruhelage führen die

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Klemmen k8 und k9 ein niedriges· Potential; sie sind mi . den Ausgängen 2 bzw. 3 der Steueranordnung CONTR nach Fig. 1 verbunden. In der Ruhelage führt dabei die Basiselektrode des Transistors T2 ein niedriges Potential, wodurch dieser Transistor gesperrt ist. Infolgedessen führt sein Kollektor durch den Widerstand R2 ein hohes Potential. Der Spannungsabfall zwischen Emitter und Kollektor des Transistors ,T1 ist gering, und dieser Transistor ist gesperrt, da das Potential an seiner Basis durch den Widerstand R1 etwa gleich dem Emitterpotential ist.

Die Basiselektroden der Transistoren T3 und Τ4 führen ein hohes Potential, so dass der Transistor T3 leitet und der Transistor T4 gesperrt ist. Die Klemme k10 führt ein hohes Potential. Bei einer Speicheroperation wird die Klemme k9 hoch (siehe Fig. 3)· Die Kombination des Widerstands R3 und des Kondensators C3 bildet ein differenzierendes Netz? werk, so dass die Basis des Transistors T2 rasch hoch wird und dieser in den leitenden Zustand kommt. Über den Kondensator C2 wird auch die Basis des Transistors TI hoch, der dadurch gesperrt bleibt. Die Basen der Transistoren T3 und Τ4 nehmen somit ein niedriges Potential an. Dadurch wird der Transistor T3 gesperrt und es leitet der Transistor T^. Die Klemme k10 führt dabei ein niedriges Potential. Nach einiger Zeit ent-

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lädt sich der Kondensator C3 über den Widerstand R3» wobei die Potentiale der Basis des Transistors T2 und der Klemme k9 beide hoch bleiben: der Transistor T2 ist nach wie vor leitend, während der Transistor T1 gesperrt bleibt. Die Einstellung der Basis des Transistors TI bleibt unter dem Einfluss des Widerstandes RI erhalten, wodurch nahezu kein Strom fliesst. Wenn die Klemme K9 darauf wieder ein niedriges Potential annimmt, wird der Transistor T2 gesperrt und der Transistor T1 vorübergehend leitend, und der Ausgangszustand ist \irieder erreicht.

Obiges galt, wenn an der Klemme K8 keine Signalübergänge auftreten. Die Klemme k^Q hat eine Gleichstromkopplung mit' der Basis des Transistors T2, und nach dem Abklingen von Übergangserscheinungen ist es das Potential an dieser Klemme, das das Ausgangssignal bestimmt.

Venn die Klemme k°- ein hohes Potential führt und die Klemme k8 nimmt ein hohes Potential an, ändert sich sonst nichts. Venn die Klemme k°- bereits niedrig geworden ist und die Klemme k8 nimmt ein niedriges Potential an, ändert sich sonst ebenfalls nichts. Venn jedoch die Klemme k9 immer noch ein hohes Potential führt und die Klemme k8 nimmt ein niedriges Potential an, wird dieses absinkende Potential über die Kondensatoren CI, C2 und C3 der Basiselektrode

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des Transistors T2 zugeleitet. Dadurch sperrt der Traxisistor T2 und leitet der- Transistor T1 für eine Zeit, die von der Grössenordrmng der RC- Zeitkonstante R1 χ C1 ist. Angenommen wird weiter, dass die Werte von R1 χ C1 und R3 x C3 nicht sehr viel voneinander abweichen. Wenn in dieser Zeit auch die Klemm K9 ein niedriges Potential annimmt, wird der Zustand aufrechterhalten. Dies ist in der Fig. 3 in Zeilen B und D angegeben: die Ubergangszeitpunkte der Signale CCE und CWE liegen dicht beieinander, und in diesem Falle spricht das Ausgangssignal (Zeile E) bei dem zuerst auftretenden dieser beiden Signale an.

Etwas ähnliches gälte beim Annehmen eines hohen .Wertes der Signale CCE und CWE. Dabei ist jedoch der Zeitunterschied in den von der Steueranordnung CONTR abgegebenen Signalen so gross (um 300 ns), dass die Toleranzen keinen Einfluss ausüben. Die Toleranzen betragen in diesem Falle höchstens einige zehn ns. Sie werden durch elektronische Effekte in der Steueranordnung CONTR, und von Laufzeiteffekten der Signale in den Leitungen bewirkt.

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Claims (2)

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   FATEKTANSPRUECHE:

   Ί./ Speicheranordnung mit einem Speicher, insbesondere mit einem xntegrierten Festkörperspeicher, einer Adressierungsanordnung zum Erzeugen von Adressr Signalen und einer Ansteueranordnung· mit Ausgängen, an denen aufeinanderfolgende zweiwertige Ansteuersignale erzeugbar sind, dadurch gekennzeichnet, dass mindestens zwei der Ausgänge der Anstouerschaltung mit Eingängen eines zusätzlichen kombinatorisch arbeitenden Ansteuerelementes verbunden sind, das zur Vermeidung von Toleranzen zwischen den an diesen Ausgängen in einem Speicherzyklus erzeugten Signalübergängen unter der Steuerung eines beliebigen als erster empfangenen der letztgenannten Signalübergänge ein Ausgangsansteuersignalübergang erzeugen kann.
2. 2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, dass das zusätzliche Ansteuerelement mit einem Ausgang eines Schreibans teuer el ententes verbunden ist.

   3· Speicheranordnung nach Anspruch 1, ,dadurch gekennzeichnet, dass die erwähnten Ansteuerelemente ein Schreibansteuerelement und ein Auswahlansteuereiement sind. '*

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   L e e r s e i t e