DE2445480A1 - Verfahren zur herstellung eines leistungstransistors - Google Patents
Verfahren zur herstellung eines leistungstransistorsInfo
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines planaren
Leistungstransistors mit hochdotierter Emitterzone und einer Basiszone mit flachem Dotierungsprofil.
unter dem Begriff Leistungstransistor werden die Transistortypen
zusammengefaßt, die kollektorseitig bei hohem Strom und hoher Spannung eine große Leistung abgeben.
Diese Forderungen sind an mehrere Bedingungen geknüpft. Es hat sich gezeigt, daß sich diese Bedingungen bei Anwendungen der in
der Planartechnik üblichen Verfahren zur Herstellung von Leistungstransistoren nicht ohne weiteres gleichzeitig verwirklichen
lassen.
Eine erste Bedingung, die bei der Herstellung eines Leistungstransistors erfüllt werden muß, ist bekanntlich die Erzielung
eines hochsperrenden Kollektor-Basis-Oberganges. Ein hochsperren-
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der Kollektor-Basis-Ubergang erfordert die Einstellung eines
flachen Dotierungsprofils der Basiszone. Bei Anwendung der üblichen Verfahren erhält man ein flaches Dotierungsprofil der
Basis dadurch, daß man die Basis in einer Langζeitdiffusion herstellt.
Diese Langzeitdiffusion hat aber zur Folge, daß man eine relativ tiefe Basiszone erhält. Nun ist aber die Frequenzgrenze
eines Transistors im wesentlichen durch die Basisweite und die Kapazität der Kollektorsperrschicht bestimmt. Um also eine hinsichtlich
des Hochfrequenzverhaltens geringe Basisweite zu erzielen, ist aufgrund der zur Erzielung des flachen Dotierungsprofils notwendigen tiefen Basis-Zone auch eine tiefe Emitterzone
erforderlich. Diese zweite Bedingung läuft aber einer dritten an eine Leistungstransistorstruktur zu stellenden Bedingung zuwider.
Diese dritte Bedingung ergibt sich aus der Notwendigkeit der Einstellung einer möglichst hohen Emitterergiebigkeit. Bekanntlich
kann eine hohe Emitterergiebigkeit durch Wahl einer großflächigen Emitterzone in Verbindung mit einer hohen Dotierung
bzw. einem steilen Emitterdotierungsprofil erzielt werden.
Was die Großflächigkeit der Emitterzone betrifft, ist dabei auf den sogenannten Stromdichteeffekt hinzuweisen. Legt man einen
Transistor mit kreisförmigen Emitter und einem diesen kreisringförmig umgebenden Basisanschluß zugrunde, so verlaufen die Strombahnen
vom Basiskontakt unterhalb des Emitters zur Emittersperrschicht. Da die Basiszone relativ niedrig dotiert ist, weist sie
einen relativ hohen Querwiderstand auf. Dieser hat zur Folge, daß vom Emitterand zur Mitte der Emitterfläche ein Spannungsabfall
und damit vom Rand in radialer Richtung eine Verminderung der Durchlaßspannung der Emittersperrschicht auftritt. Bei höheren
Strömen macht sich dieser Effekt dadurch bemerkbar, daß die Injektion zur Mitte der Emitterfläche hin stark abnimmt und zu
einer Begrenzung des Emitterstromes führt. Der Stromdichteeffekt hat also zur Folge, daß bei Stromdichten, wie sie bei Leistungstransistoren angestrebt werden, und hohen Spannungen eine Strombzw.
Spannungsbegrenzung festzustellen ist. Eine Lösung dieses
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Problems ist beispielsweise aus der DP-AS 1 281 036 bekannt. Dabei
wird die Emitterzone siebförmig ausgebildet, so daß Teile der Basiszone in die öffnungen der siebförmigen Emitterzone eingreifen
können. Auf diese Weise erreicht man unter Vermeidung des Stromdichteeffektes eine Vergrößerung des Verhältnisses von
Emitterumfang zu Emitterfläche und damit eine relativ hohe Emitterstromdichte .
Das weitere Problem aber, nämlich eine möglichst hochdotierte Emitterzone in Planartechnik zum Zwecke der Erzielung einer möglichst
geringen Basisweite möglichst nahe an den Kollektor-Basisübergang
heranzuführen, läßt sich aber dann kaum lösen, wenn voraussetzungsgemäß
zur Erzielung eines flachen Basisprofils zuvor eine tiefe Basisdiffusion durchgeführt werden mußte. Die Ursache
liegt darin, daß wegen der großen Tiefe des Kollektor-Basis-Überganges
auch der Emitter sehr lange diffundiert werden muß, was seine Dotierung und damit seine Ergiebigkeit beträchtlich absenkt.
Außerdem ist darauf hinzuweisen, daß in den meisten Fällen sehr dicke maskierende Oxidschichten oder andere maskierende
Schichten als Emitterdiffusionsmasken vorgesehen werden müssen.
Es ist die der Erfindung zugrundeliegende Aufgabe, einen Leistungstransi
stör mit hoher Kollektor-Basis-Sperrspannung und einer hohen Emitterergiebigkeit anzugeben, bei dem der Abfall
der Stromverstärkung bei hohen Strömen wesentlich reduziert ist.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß in ein die Kollektorzone bildendes Substrat eines ersten Leitfähigkeitstyps
die Basiszone des zweiten Leitfähigkeitstyps eingebracht wird, daß in einem Ätzprozeß die Basiszone bis auf eine
schalenförmige Restschicht ausgeätzt wird, daß in diese Restschicht anschließend die hochdotierte Emitterzone eingebracht
wird und daß schließlich die einzelnen Zonen kontaktiert werden.
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Das auf diese Weise erreichte steile Dotierungsprofil des Emitters
ergibt eine hohe Emitterergiebigkeit und daher eine Stromverstärkung bis zu hohen Kollektorströmen. Durch die kurze Emitterdiffusionszeit
werden keine besonders dicken Oxidschichten zur Maskierung benötigt.
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen niedergelegt.
Ein vorteilhaftes Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird im folgenden anhand der Zeichnung näher erläutert.
Es zeigen:
Fig. 1 eine Schnittansicht der Transistorstruktur
nach der Basisdiffusion,
Fig. 2 eine Schnittansieht der Transistorstruktur nach
dem Ätzprozeß,
Fig. 3 eine Schnittansicht der Transistorstruktur nach
der Emitterdiffusion und
Fig. 4 eine Schnittansicht der Transistorstruktur nach
der Kontaktierung.
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Als Ausgangsmaterial dient beim betrachteten Ausführungsbeispiel ein mit Antimon N~-dotiertes Substrat 1 (Wafer) aus Silizium.
Das Substrat weist beispielsweise einen spezifischen Widerstand
von 0,004-0,016 Ohm/cm auf. Das Subsrat wird zunächst in mehreren
Bädern gereinigt. Anschließend wird in einem Epitaxiprozeß auf die Oberfläche des Substrats 1 eine N-leitende Halbleiterschicht
2 aufgebracht. Der Prozeß wird unter Zufuhr von H,, SiGl4, AsH3
und Argon bei einer Temperatur von etwa 1150 0C durchgeführt. Die
Prozeßparameter sind im betrachteten Beispiel so gewählt, daß die Schicht einen spezifischen Widerstand von etwa 30 Ohm«cm und eine
Dicke von etwa 70 ym erreicht. Nach einem erneuten Reinigungsprozeß wird auf die Oberfläche der Epitaxischicht 2 eine Siliziumdioxidschicht
3 thermisch aufgebracht. Die Dicke der Siliziumdioxidschicht beträgt beispielsweise 10 χ 10 S. In dieser Siliziumdioxidschicht
wird in bekannter Weise nach einem Photo-Ätzverfahren das Basisfenster 4 für die Eindiffusion der Basiszone
freigelegt. In einer Kapseldiffusion wird unter Verwendung von Bor als Störstellenmaterial eine P-leitende Basiszone 5 in die
Epitaxischicht 2 eindiffundiert. Die Diffusion wird als Langzeitdiffusion
durchgeführt, so daß eine relativ tiefe Basiszone mit flachem Dotierungsprofil erzielt wird. Die Tiefe der Basiszone
beträgt im betrachteten Beispiel 22 ym. Nach Durchführung dieser
Prozeßschritte erhält man die in Fig. 1 dargestellte Struktur.
In einem Reoxidationsprozeß wird das Basisfenster 4 wieder durch eine Siliziumdioxidschicht abgedeckt. Diese Siliziumdioxidschicht
ist in Fig. 2, auf die nunmehr bezug genommen wird, mit dem Bezugszeichen 6 versehen. In einem erneuten Photo-Ätzprozeß wird
in der Siliziumdioxidschicht 6 ein Ätzfenster 7 freigelegt. Dieses Ätzfenster 7 ist in bezug auf die Basiszone 5 so ausgerichtet,
daß in einem nachfolgenden Ätzprozeß die Basiszone bis auf eine schalenförmige Restschicht ausätzbar ist. Im bevorzugten Ausführungsbeispiel
ist die Ätzmaske dahingehend ausgelegt, daß sie zusätzlich als Diffusionsmaske für die Eindiffusion der Emitterzone
verwendbar ist.
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Im Bereich des Fensters 7 erfolgt nunmehr in einem Ätzprozeß das Ausätzen der Basiszone 5. Der Ätzprozeß wird so gesteuert,
daß lediglich eine relativ dünne schalenförmige Restschicht der Basiszone erhalten bleibt. Nach Durchführung des Ätzprozesses erhält
man die in Fig. 2 dargestellte Struktur, die also dadurch gekennzeichnet ist, daß der zentrale Bereich 51 der Basiszone
entfernt ist. Die Tiefe des ausgeätzten Bereiches beträgt etwa 8 um· Durch den erfindungsgemäßen Ätzschritt erreicht man, daß
die noch vorhandene schalenförmige Restschicht der Basiszone 5 das für einen hochsperrenden Kollektor-Basis-Übergang erforderliche
flache Dotierungsprofil aufweist.
Nach einem erneuten Reinigungsprozeß erfolgt im nunmehr als Diffusionsfenster verwendeten Ätzfenster 7 die Eindiffusion der
Emitterzone 8 in die Basiszone 5. Die Diffusion wird als Kurzzeitdiffusion
durchgeführt, wobei eine extrem hohe Dotierung mit Phosphor erfolgt, so daß eine N+-dotierte Emitterzone 8 innerhalb
der P-dotierten Basiszone 5 entsteht. Die Dicke der Emitterzone beträgt im betrachteten Beispiel etwa 2 ym. Durch die hohe Dotierung
und die Großflächigkeit der Emitterzone erhält man die angestrebte hohe Emitterergiebigkeit. Wie aus Fig. 3 zu ersehen
ist, wird in einem Reoxidationsprozeß erneut eine Siliziumdioxidschicht
9 aufgebracht.
Die weiteren, den Leistungstransistor vervollständigenden Verfahrensschritte
sind konventioneller Art und dienen im wesentlichen der Kontaktierung und Weiterverbindung der Halbleiterzonen
und dem äußeren Schutz des Transistors.
Ein Beispiel für die Kontaktierung der Basiszone, der Emitterzone und der Kollektorzone ist aus der Fig. 4 zu ersehen.
Zunächst werden wiederum unter Anwendung der bekannten Photoätztechnik
in der Siliziumdioxidschicht 9 im Bereich der zu bildenden Kontakte 10 und 11 Kontaktfenster geöffnet. Dabei wird vor-
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zugsweise das Kontaktf enster zur N -dotierten Emitterzone '8 zentral
innerhalb der schalenförmigen Vertiefung 51 angeordnet. Das
Kontaktfenster zur P-dotierten Basiszone 5 ist am an die Oberfläche
tretenden Rand der schalenförmigen Basiszone 5 vorgesehen. Bei axialsymmetrischem Aufbau der Struktur kann das Basisfenster
ringförmig die Emitterzone umgebend angeordnet werden. Bei anderem Aufbau wird man die Basiskontaktierung entsprechend anpassen.
Nach Durchführung des Ätzprozesses für die Kontaktfenster wird auf die gesamte Oberfläche eine Metallschicht aus Al/Cu aufgedampft.
Anschließend wird eine Ätzmaske aufgebracht und dann die nicht für die Kontaktierung der Basis- und Emitterzone benötigten
Bereiche der Metallschicht abgeätzt. Auf diese Weise entstehen die in Fig. 4 dargestellten Kontakte, nämlich der Basiskontakt
10 und Emitterkontakt 11. Diese Kontakte überlappen die Siliziumdioxidschicht 9 mehr oder weniger, um eine für die Weiterverbindung
geeignet große Kontaktfläche zu erhalten. Nach einem Sinterprozeß, durch den die Eigenschaften der Kontakte verbessert werden,
wird auf die gesamte Oberfläche durch Kathodenzerstäubung eine Quarzschicht aufgebracht. Diese Quarzschicht ist in Fig. 4
nicht mehr dargestellt. In diese Quarzschicht werden in einem weiteren Photoätzverfahren Durchgangsiöcher zum Basis- und Emitterkontakt 10 bzw. 11 hergestellt, über diese Durchgangslöcher
erfolgt mit Hilfe einer weiteren Metallisierung die Weiterverbindung
der Kontakte. Diese Metallisierung erfolgt in einem maskierten Aufdampfprozeß. Dabei wird zunächst Cr-Cu-Au und dann
Pb/Sn aufgedampft.
Die Dicke des Wafers wird in einem chemisch- mechanischen Ätzbzw. Schleif- und Polierverfahren von der Rückseite her auf etwa
200 pm verringert. Nach einem Reinigungsprozeß wird zur Kontaktierung
der den Kollektor des Leistungstransistors bildenden N-dotierten Epitaxischicht 2 in aufeinanderfolgenden Prozeßschritten
auf die Rückseite des Wafers eine Metallschicht 12 aus zunächst
Ni, dann Cr-Cu-Au und schließlich Pb/Sn aufgedampft.
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Das erfindungsgemäße Verfahren gewährleistet, daß die an die Charakteristiken eines Leistungstransistors gestellten Forderungen
in optimaler Weise erfüllt werden. Zunächst ist durch die Langzeitdiffusion der Basis sichergestellt, daß infolge des dadurch
entstehenden flachen Dotierungsprofils der Basiszone ein hochsperrender Kollektor-Basis-Übergang entsteht. Durch das erfindungsgemäße
Ausätzen der Basiszone bis auf eine relativ geringe Restschicht kann in einer Kurzzeitdiffusion eine großflächige,
hochdotierte Emitterzone mit steilem Dotierungsprofil in die Basiszone eingebracht werden. Die Großflächigkeit und
die hohe Dotierung ergeben die angestrebte hohe Emitterergiebigkeit. Gleichzeitig läßt sich die hinsichtlich des Hochfrequenzverhaltens
erforderliche geringe Basisweite erzielen.
Eine hinsichtlich des bereits eingangs erwähnten Stromdichteeffektes
vorteilhafte Weiterbildung des beschriebenen Ausführungsbeispieles besteht darin, daß keine zusammenhängende Emitterzone
in die schalenförmige Restschicht der Basiszone eingebracht wird,
sondern daß unter Verwendung einer gesonderten, mehrere getrennte Diffusionsfenster aufweisenden Diffusionmaske eine in mehrere
Einzelbereiche aufgeteilte Emitterzone erzeugt wird. Diese einzelnen Emitterbereiche sind dann jeweils mit einem Emitterkontakt
zu versehen. Sämtliche Emitterkontakte sind zu einem gemeinsamen Emitteranschluß zu führen. Im übrigen unterscheidet
sich das Verfahren zur Herstellung dieses speziellen Ausführungsbeispiels nicht von dem in Verbindung mit den Figuren 1 bis 4
beschriebenen Verfahren.
Ein weiteres, ebenfalls im Hinblick auf den Stromdichteeffekt
stark verbessertes Ausführungsbeispiel eines erfindungsgemäßen Leistungstransistors erhält man durch eine Abwandlung des beschriebenen
Verfahrens derart, daß anstelle einer ein durchgehendes Fenster aufweisende Emitterdiffusionsmaske eine Maske verwendet
wird, die siebförmig ausgebildet ist. Auf diese Weise wird erreicht, daß eine zusammenhängende, siebförmig ausgebildete
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Emitterzone in der Basiszone entsteht. Die Basiszone greift dabei in die Durchbrüche der Emitterzone ein. Auch das Verfahren
zur Herstellung dieses Ausführungsbeispiels stimmt mit dem anhand der Figuren 1 bis 4 beschriebenen Verfahren überein, es
wird lediglich eine gesonderte, entsprechend ausgebildete Emitterdiffusionsmaske
eingesetzt. Die besondere Ausbildung der Emitterzonen in den beiden letztgenannten Ausführungsbeispielen bewirkt,
daß eine Strom- bzw. Spannungsbegrenzung des Transistors auch bei höheren Stromdichten und höheren Spannungen weitgehend vermieden
wird.
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Claims (5)
- 244548Ü- 10 PATENTANS PRÜCHEVerfahren zur Herstellung eines planaren Leistungstransistors mit hochdotierter Emitterzone und einer Basiszone mit flachem Dotierungsprofil, dadurch gekennzeichnet, daß in ein die Kollektorzone bildendes Substrat (2) eines ersten Leitfähigkeitstyps die Basiszone (5) des zweiten, entgegengesetzten Leitfähigkeitstyps eingebracht wird, daß in einem Ätzprozeß die Basiszone (5) bis auf eine schalenförmige Restschicht ausgeätzt wird, daß in diese Restschicht anschließend die hochdotierte Emitterzone (8) eingebracht wird und daß schließlich die einzelnen Zonen kontaktiert werden.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Ätzmaske für das Ausätzen der Basiszone (5) die Diffusionsmaske (6) für die Emitterzone (8) verwendet wird.
- 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Emitterzone als MuItiemitterstruktur ausgebildet wird und die einzelnen Emitterbereiche gemeinsam kontaktiert werden.
- 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Emitterzone mit Durchbrechungen ausgestattet wird, so daß Bereiche der Basiszone in diese Durchbrechungen eingreifen.
- 5. Verfahren nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Basiszone in einem Langzeitdiffusions prozeß eingebracht wird.ge 973 030 609 8-14/1025
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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DE19742445480 DE2445480A1 (de) | 1974-09-24 | 1974-09-24 | Verfahren zur herstellung eines leistungstransistors |
US05/589,276 US3970487A (en) | 1974-09-24 | 1975-06-16 | Method of manufacturing a power transistor |
GB32784/75A GB1501894A (en) | 1974-09-24 | 1975-08-06 | Method of manufacturing a power transistor |
FR7526330A FR2286503A1 (fr) | 1974-09-24 | 1975-08-19 | Procede de fabrication d'un transistor de puissance |
JP50103108A JPS5151289A (de) | 1974-09-24 | 1975-08-27 |
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL184589C (nl) * | 1979-07-13 | 1989-09-01 | Philips Nv | Halfgeleiderinrichting voor het opwekken van een elektronenbundel en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. |
US4954455A (en) * | 1984-12-18 | 1990-09-04 | Advanced Micro Devices | Semiconductor memory device having protection against alpha strike induced errors |
IT1298516B1 (it) * | 1998-01-30 | 2000-01-12 | Sgs Thomson Microelectronics | Dispositivo elettronico di potenza integrato su un materiale semiconduttore e relativo processo di fabricazione |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL6502122A (de) * | 1964-02-24 | 1965-08-25 | ||
FR1488176A (fr) * | 1965-08-02 | 1967-07-07 | Gen Electric | Perfectionnements aux dispositifs à semiconducteurs |
US3678573A (en) * | 1970-03-10 | 1972-07-25 | Westinghouse Electric Corp | Self-aligned gate field effect transistor and method of preparing |
JPS4814638B1 (de) * | 1970-04-03 | 1973-05-09 | ||
NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
US3806361A (en) * | 1972-01-24 | 1974-04-23 | Motorola Inc | Method of making electrical contacts for and passivating a semiconductor device |
-
1974
- 1974-09-24 DE DE19742445480 patent/DE2445480A1/de not_active Withdrawn
-
1975
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FR2286503B1 (de) | 1978-04-07 |
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