DE2416883A1 - Isolierschicht-halbleiteranordnung - Google Patents

Isolierschicht-halbleiteranordnung

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DE2416883A1 DE19742416883 DE2416883A DE2416883A1 DE 2416883 A1 DE2416883 A1 DE 2416883A1 DE 19742416883 DE19742416883 DE 19742416883 DE 2416883 A DE2416883 A DE 2416883A DE 2416883 A1 DE2416883 A1 DE 2416883A1
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    • H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
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Description

It 2853
SONY CORPORATION Tokyo / Japan
Isolierschicht-Halbleitervorrichtung
Die Erfindung betrifft eine Halbleitervorrichtung und eine Schaltung mit extrem niedriger Verzerrung in einem großen Frequenzbereich.
Der Erfindung liegt die Schaffung einer Schaltung zugrunde, bestehend aus einem Feldeffekttransistor mit einem Substrat, einer Sourceelektrode, einer Drainelektrode und einer Gateelektrode und mit Einrichtungen zum Anlegen elektrischer Potentiale V0, V„ und V_,_, an die Sourceelektrode, die
D JJ ÜG
Drainelektrode bzw. das Substrat, sowie mit Gateelektroden zum Anlegen von Potentialen V__, und V__ an Gateteile ent-
Go Gi.)
sprechend der Source- bzw. Drainelektrode, wobei die Werte von V0, V1^, V_„, V„ und V__ so gewählt sind, daß
fc> D Gd GU Bu
sie die folgenden Gleichungen erfüllen:
VGS = VG0 + VS + {Jt + «1> (VS - V
VGD = VG0 + VD + {Jt+ O(2> <VD - VS>
VS + VD VBG = VB0 +
A098A2/1053
in denen V„ die Backgate-Elektrodenspannung, V die an die Drainelektrode angelegte Spannung, Vc die an die Sourceelektrode angelegte Spannung, V_,_ die Gleichspannungskomponente der an das Substrat angelegten Spannung, K eine Konstante, o( eine Konstante, o( eine Konstante, V. die an die Gateelektrode angelegte Spannung, die sich an dem nächstliegenden Ende der Sourcezone befindet, und V_ die an die Gateelektrode angelegte Spannung ist, die sich an dem nächstliegenden Ende der'Drainzone befindet.
Die der' Erfindung zugrunde liegende Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst. Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen . .
Halbleitervorrichtungen mit einer Widerstandsschicht, die auf einer Isolierschicht auf einem Halbleitersubstrat liegt, sind bekannt.
Eine derartige Vorrichtung in Form eines -Feldeffekttransistors ist in der US-PS 3 714 522 beschrieben. Eine Vorrichtung dieser Art wird in der Industrie mit dem Ausdruck "RIS" bezeichnet und bedeutet Widerstand-Isolierschicht-Halbleitervorrichtung("resistive insulating semiconductor device"). Bei der Vervrendung eines RIS-FET war es bisher schwierig, eine relativ geringe Verzerrung in einem großen Frequenzbereich aufrecht zu erhalten. Durch die Erfindung wird eine Schaltung unter Verwendung eines RIS-FET geschaffen, die in einem großen-Frequenzbereich eine extrem gute Linearität und eine geringe Verzerrung hat.
Die Erfindung wird nachstehend anhand der Figuren 1 bis beispielsweise erläutert. Es zeigt:
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Figur 1 eine perspektivische Darstellung einer RIS-Vorrichtung gemäß der Erfindung,
Figur 2 eine symbolische Darstellung des in Fig. 1 gezeigten Transistors, und
Figur ' 3 ein Schaltbild einer bevorzugten Ausführungsform eines Kreises' gemäß der Erfindung zum Anlegen geeigneter Spannungen an den Transistor in Fig. 1.
Es wird nun anhand der Fig. 1 eine Ausführungsform des FET, der den Hauptteil eines Kreises mit veränderbarer Impedanz gemäß der Erfindung bildet, im einzelnen beschrieben.
In Fig. 1 ist mit 11 der FET bezeichnet. Der FET 11 besteht aus einem Halbleitersubstrat 1 mit relativ niedriger Verunreinigungskonzentration, z.B. aus einem Siliziumsubstrat mit N-Leitfähigkeit, das eine Halbleitergrundschichtzone eines ersten Leitfähigkeitstyps bildet, und einer ersten und zweiten Zone bzw. einer Source- und einer Drainzone und 3 eines zweiten Leitfähigkeitstyps, z.B. mit P -Leitfähigkeit und einem vorbestimmten Abstand (Kanallänge) L zwischen diesen. Die Zonen 2 und 3 sind in dem Siliziumsubstrat 1 gebildet und dessen Hauptfläche la zugewandt. Zwischen der ersten und zweiten Zone 2 und 3 ist eine Gate-Isolierschicht z.B. aus Siliziumdioxid auf der Hauptfläche la gebildet und eine Gate-Widerstandsschicht 5 z.B. aus polykristallinem Silizium mit hohem Widerstand ist auf der Isolierschicht 4 gebildet. Eine Sourcelektrode 6 und eine Drainelektrode 7 sind an den Zonen 2 und 3 in Ohm1sehen Kontakt mit diesen befestigt und eine erste und eine zweite Gateelektrode 8 und 9 sind an der Gate-Widerstandsschicht 5 über den Zonen 2 und 3 derart befestigt, daß die gegenüberliegenden Ränder der Gateelektroden 8 und 9 mit den gegenüberliegenden Rändern der Zonen 2 bzw. 3
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genau übereinstimmen. Ein Sourceanschluß S, ein Drainanschluß D, ein erster Gateanschluß G., ein zweiter Gateanschluß G„ und ein Backgate ans chluß G, sind mitten Elektroden 6,7, 8 und 9 bzw. der Rückseite des Substrats 1 verbunden.
Wenn man bei dem oben erwähnten FET 11 annimmt, daß der spezifische Widerstand des Kanals an einer Stelle, die von der ersten Zone 2 um eine Strecke χ entfernt ist, ξ a(x) und die Spannung, die an die Widerstandsschicht 5 an der Stelle χ angelegt wird, V_,(x) ist, erhält man bei Gleichstrom (bzw. niedriger Frequenz) und bei V=O die fplrrenden Gleichungen (1), (2) und (3):
VX) =-^VD + VG0 (2)
1D Λ dVC
SM - (3)
T SaM - "TE
wobei T und £ die Dicke und die Dielektrizitätskonstante der Isolierschicht 4, V (x) das Kanalpotential an der Stelle x, V . die Schwellenspannung, V _, die Spannung, die an das Substrat 1 über den Backgateanschluß G,/ φ der Fermi-Pegel, gemessen von der Mitte des verbotenen Bandes aus, q die Trägerladung, £ und N die Dielektrizitätskonstante und die Trägerkonzentration des Substrats 1, I der Drainstrom und W die Breite des Kanals sind.
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Aus den obigen Gleichungen kann die folgende Gleichung (4) abgeleitet werden:
Γ·
- ν (O))
In = —Γ7ΠΓ /vr(0) " v^ +1 vr(L) ~ V (0) . (1+k) V
C £WL> - V_(0))
x exp ( 2 ) _>
C D J (4)
T ox
wobei k = -^7 s\ 2Q „N · — . V das Drain-
BO PF
potential und V00 die Gleichspannungskomponente von V__ ist
Jd U i3*3
Um den Verzerrungsfaktor bzw. die Linearität des oben erwähnten Transistors zu verbessern, ist es notwendig, daß die Gleichung (4) eine Funktion erster Ordnung des Drainpotentials V ist. Hierzu genügen die folgenden Gleichungen (5) und (6):
VG(L) - VG(0) = (l+k)VD (5)
VQ(0) - V^ = konstant (6)
wobei Vth V01(V36) ist.
Wenn für die Spannung Vn-, des Substrats 1 gilt
Uta
VBG - VB0 + VB (V
kann V., wie folgt ausgedrückt werden
Vth =Vthe-kVB (
wobeiVthe=VthV·
Daher erhält man die folgenden Gleichungen (9) und (10) aus den Gleichungen (5) und (6) unter der Annahme, daß die
409842/1053
Gleichspannungskomponente von· V„_ des Gatepotentials, das die Steuerspannung ist bzw. den.Widerstand steuert, konstant ist.
Vo) = vgo - kVV
V_(L) =■ Vrn + (l+k)V_ - kV_(V_) (10)
Wenn das Sourcepotential V berücksichtigt wird, erhält man die folgenden Gleichungen (11) und (12):
VG(0) = VG0+ (1+k) VS - kVB (VD' V VL) - VG0+ (1+k)VD * kVV V
Die obigen Gleichungen (11) und (12) sind allgemeine Gleichungen bei niedriger Frequenz, diediß Bedingung schaffen, um den Verzerrungsfaktor minimal zu machen.
Es wird nun der Fall der Hochfrequenz berücksichtigt. Bei Hochfrequenz werden infolge der hohen Gatekanalkapazität
und des hohen Gatewiderstandes die Gatezone und der Kanal wechselstrommäßig gekoppelt und es gilt"V (x) - V(x) = V Daher erhält man bei Hochfrequenz die folgende Gleichung
(I1):
- Vth
+k' J VC(X) - VBG +
1D Λ d VC(X)
W^s dx
Vc(0) = 0
VC(L) =
409842/1053
Aus dieser Gleichung erhält man die folgende Gleichung (13):
1D - P(VGO - Vth (VB0> - ktr^BO + 2V VD
vD- vB(vD))
Wenn die Gleichung (13) in eine Taylor1sehe Reihe mit dem Faktor (-V__. + 2jz5_) als Mitt
die folgende Gleichung (14):
Faktor (-V__. + 2jz5_) als Mitte entwickelt wird, erhält man
1D =P(VGO - Vth(VBO> + kI PpBO+ 2V VD
(VB(V "TT > VD
- 3 - ν.
VVD> } n- <VVB
In der obigen Gleichung (14) sind der zweite Term und die anderen, diesem folgenden Terme nicht-lineare Terme, so daß das Minimum V (V_) den Verzerrungsfaktor auf ein Minimum reduziert. Wie sich aus der Gleichung (14) ergibt, wird der
409842/ Ί U 5 3
V
zweite Term V (V ) = —=— zu Null und' ihr dritter Term
V (If) = —s— wird minimal. Für den nten Term gilt, daß V
Vn(V^) - —tr— zu'Null wird, wenn η eine gerade Zahl ist,
daß jedoch Vn (V_) = —=— minimal wird, wenn η eine ungerade
si Ό Δ
Zahl ist. Dies bedeutet, daß die folgende Gleichung (15) die zweiten Terme und die diesen folgenden Terme der Gleichung (14) minimal machen kann.
VV = -τ- (15)
Das Verhältnis der Gleichung (15) mit der Gleichuna Vn(V1J
ja η
= 0 wird wie folgt ausgedrückt:
an (VB =-f-) 1 - (-l)n
an (VB " 0) 2n
Das Verhältnis wird Null, wenn η eine gerade Zahl ist, jedoch 2 n, wenn η eine ungerade Zahl ist.
Wenn das Quellenpotential Vc ebenfalls berücksichtigt wird, erhält die Gleichung (15) die folgende Form:
VD + VS
VV V ■ (16)
Die Gleichung (16) ist die Bedingung, die notwendig ist, damit die Verzerrungskonstante bei Hochfrequenz minimal wird.
Um die Verzerrung bei hohen und niedrigen Frequenzen minimal zu machen, genügt es, daß die Gleichungen (11), (12) und (16) gleichzeitig erfüllt werden. Es reicht daher aus, daß in
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den folgenden Gleichungen (17), (18) und (19) die Spannungen V_,(0) und V_(L) , die an die erste und zweite Gateelek-
Cj G
trode 8 und 9 angelegt werden, und die Spannung V , die an den Back gate ans chluß G, angelegt wird, wie folqt eingestellt werden:
vG(o) = V00 + vs +"4- (V3-V0)
VL) = VG0 + VD + 4- <W V. + V„
d S
VBG = -^T^ + VB0
Tatsächlich tritt eine Verschiebung des Spannungsverlaufs der ersten und zweiten Gateelektroden 8 und 9 usw. und ein konstanter Widerstand der Elektroden 8 und 9 usw. auf. Wenn daher diese Tatsachen berücksichtigt werden, ist es erforderlich, daß die Gleichungen (18) und (19) korrigiert werden und damit gilt für V (0) und Vr(L) bzw. die Spannungen V„o und V-,-,, die an die erste und zweite Gateelektrode 8
Go GJJ
und 9 angelegt werden:
VGS = VG0 + VS + ("Γ" + « 1> <VS - V
VGD = VG0 + VD + <Ητ + «2> (VD - V
wobei oi. und o(2 Korrekturfaktoren zur Korrektur der obigen Verschiebung des Spannungsverlaufs und des konstanten Widerstandes sind.
Wie oben beschrieben wurde, erhält der in Fig. 1 gezeigte FET die beiden obigen Potentiale, d.h., das Substrat 1 bzw. der Back gate ans chluß G, erhält das durch die Gleichung (19) bestimmte Potential und der erste und zweite Gateanschluß G1 und G2 erhält die durch die Gleichung (171) bzw. (181)
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bestimmten Potentiale, so daß der Transistor 11 in einem großen Frequenzbereich bzw. bei niedrigen und hohen Frequenzen eine gute Linearität hat.
Fig. 2 zeigt den Transistor 11 in symbolischer Darstelluna.
Anhand der Fig. 3 wird nun ein Beispiel der Schaltungsanordnung gemäß der Erfindung beschrieben, die die Spannungen entsprechend den Gleichungen (171), (181) und (19) an die jeweiligen Anschlüsse G1, G„ und G, anlegt. Bei diesem Beispiel ist die Sourceelektrode des FET 11 geerdet. Ein Phaseninverter 13 weist einen FET 12 auf, der an der Drainseite des Transistors 11 der Erfindung vorgesehen ist. Das phaseninvertierte Ausgangssignal des Phaseninverters 13 wird einem Addierkreis 17 zugeführt, der aus einem Kondensator, einem veränderbaren Widerstand 15 und einem Widerstand 16 besteht und der die Steuerspannung V, die von
dem Anschluß 18 zugeführt wird, hinzuaddiert. Danach wird das addierte Signal auf die erste Gateelektrode 8 (Fig. 1) gegeben, d.h. die Gateelektrode an der Söurceseite des Transistors 11. Hierbei wird der Widerstandswert des veränderbaren Widerstandes 15 in dem Addierkreis 17 entsprechend dem Korrekturfaktor o( eingestellt, um auf die Gateelektrode an der Söurceseite des Transistors 11 die addierte Spannung ~V_, multipliziert mit (—5— + 0^i ) un(^ Vrr. anzulegen. Ein Kreis 20, der z.B. aus einem Transistör 19 besteht und die Phaseninversion und die Verstärkung durchführt, ist in der folgenden Stufe des Phaseninverters 13 vorgesehen. Das Ausgangssignal des Kreises 20, das durch die Widerstände 21 und 22 in dem Kreis 20 geteilt wird, wird auf das Substrat des Transistors 11 gegeben. Außerdem wird das Ausgangssignal des Kreises 20 zu der Steuerspannung VrQ des Anschlusses 18 durch einen Addierkreis 26, bestehend aus einem Transistor 23, einem veränderbaren Widerstand 24 und einem Widerstand 25, gegeben. Das so addierte Signal
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wird dann auf die zweite Gateelektrode 9 bzw. die Gateelektrode an der Drainseite des Transistors 11 gegeben. Hierbei wird der Widerstandswert'des veränderbaren Widerstandes 24 entsprechend dem Korrekturfaktor oL· einaestellt, um V_, multipliziert mit [-%— + o(o) zu Vnr. zu addieren und das so addierte Signal wird auf die Gateelektrode an der Drainseite des Transistors 11 gegeben.
Bei der dargestellten Ausführungsform der Erfindung sind die Sourceelektrode und die Drainelektrode so ausgebildet, daß sie mit einer Hauptsignalquelle verbunden werden.
Bei der dargestellten Ausführungsform der Erfindung hat das Substrat 1 N-Leitfähigkeit, die Source- und Drainzonen 2 und 3 P-Leitfähigkeit und der Kanal ist vom P-Typ. Die Erfindung kann jedoch auch auf einen FET mit einem Kanal vom N-Typ angewandt werden.
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Claims (6)

Ansprüche
1.) Schaltungsanordnung/ bestehend aus einen Feldeffekttransistor mit einem Substrat, einer Sourcezone, einer Drainzone und einer Gatezone, einer Einrichtung, um
elektrische Potentiale V_, V_ und V__ an die Sourceis U ii
zone,die Drainzone und das Substrat anzulegen, und Gateelektroden zum Anlegen eines elektrischen Potentials V__ bzw. V__ an Gateteile entsprechend der Sourcezone bzw. der Drainzone, dadurch gekennzeichnet, daß V0, V„, V . V1 und V__ derart gewählt sind, daß
fa D Cab vjD ova
sie die folgenden Gleichungen erfüllen:
VGS ~ VG0 + Vs + (-£- + Oi1) (V5 - VD)
V — V + V + ( ^ + of ) (V — V ) VGD VG0 D (^^ a2' l/D Sj
V + V
= V + S _ D
BG BO 2
wobei V_n eine Steuerspannung, V ein vorbestimmtes
vjU BU
elektrisches Potential und k, o( und o(2 Konstante sind,
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Gatezone aus einer Widerstandsschicht besteht.
3. SchaltungsansOrdnung nach Anspruch 2, gekennzeichnet durch eine Isolierschicht zwischen dem Substrat und der Gatezone.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß k derart gewählt ist, daß es die folgende Gleichung erfüllt:
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k S T
OX wobei £ 2^OX und^ox
J-v,
die Dielektrizitätskonstanten des Substrats und der Isolierschicht, T die Breite der Isolierschicht, N die Trägerkonzentration des Substrats, q die Trägerelektrizitätsladung und jz5_ der Fermi-Pegel ist, gemessen von der Mitte des verbotenen Bandes des Substrats aus.
5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Substrat ein Halbleiter des einen Leitfähigkeitstyps ist und eine Hauptfläche hat, daß die Source- und Drainzonen Halbleiterzonen des zweiten Leitfähigkeitstyps sind, der Hauptfläche zugewandt sind und einen Kanalteil dazwischen bilden, daß die Isolierschicht über dieser Fläche liegt, daß die Widerstandsschicht über dem Kanalteil liegt, und daß die Gateelektroden über der Source- bzw. Drainzone liegen.
6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtungen zum Anlegen von ν und
V mit einer Hauptsignalquelle verbunden sind, so daß eine Änderung des Steuerpotentials eine Änderuna der Impedanz zwischen der Sourcezone und der Drainzone bewirkt, wo das Signal fließt.
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L e e r s e 11 e
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CA (1) CA1001724A (de)
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GB (1) GB1470683A (de)
IT (1) IT1010898B (de)
NL (1) NL7404785A (de)

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CA1001724A (en) 1976-12-14
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GB1470683A (en) 1977-04-21
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