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Anordnung zum Aufsuchen eines in einem Puls gleichmäßig verteilten
Digitalwortes.
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Die Erfindung betrifft eine Anordnung zum Aufsuchen der Bits eines
bekannten Digitalworts, die periodisch und in äquidistanten Abständen einzeln zwischen
anderen Bits in einem quasistatistischen Puls eingefügt sind.
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Die Ermittlung eines derartigen Digitalworts ist u.a. bei der Synchronisierung
des Pulsrahmens der Empfangsseite eines mit Pulscodemodulation arbeitenden Zeitmultiplexsystems
auf den Pulsrahmen der Sendeseite erforderlich. Das Digitalwort kann dabei beispielsweise
aus einer Folge von Bits bestehen, deren Zustände abwechselnd "O und "1" sind und
von denen Jeweils eines am Anfang jeden Pulsrahmens auftritt.
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Aufgabe der Erfindung ist es, eine Anordnung der einleitend geschilderten
Art zu realisieren.
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Diese Aufgabe wird bei einer derartigen Anordnung erfindungsgemäß
dadurch gelöst, daß ein binärer Rückwärtszähler vorgesehen ist, der so viele Zählschritte
ausfuhren kann, wie die äquidistanten Abstände Bits aufweisen, daß eine Taktversorgung
mit einem ersten und einem zweiten, mit einem Takteingang des Rückwärtszählers verbundenen
Ausgang vorgesehen ist, die gegeneinander um 900 in der Phase verschobene Taktpulse
abgeben, daß ein erstes UND-Gatter vorgesehen ist, dessen Eingänge jeweils mit einem
der Ausgänge der einzelnen Stufen des Rückwärts zählers verbunden sind und dessen
Ausgang während
der Anfangsstellung des Rückwärtszählers ein Signal
abgibt, daß ein zweites UND-Gatter vorgesehen ist, dessen erster Eingang mit einem
ersten Signaleingang, dessen zweiter Eingang mit dem ersten Taktausgang, dessen
dritter Eingang mit einem Anschlup für eine Unterbrechung der Zählerrückstellung,
dessen vierter Eingang mit dem Ausgang des ersten UND-Gatters und dessen Ausgang
mit einem Rückstelleingang des Rückwärtszählers verbunden sind, und daß ein D-Flipflop
vorgesehen ist, dessen Eingang mit dem mit der letzten S-tufe des Rückwärtszählers
verbundenen Eingang des ersten UND-Gatters, dessen Takteingang mit dem zweiten Ausgang
der Taktversorgung, dessen Setzeingang mit dem dritten Eingang des ersten UND-Gatters
und dessen Ausgang mit dem Ausgang der Anordnung verbunden sind.
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Mit dieser Anordnung lassen sich Digitalwörter identifizieren, bei
denen alle Bits den Zustand 11011 haben.
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Haben dagegen alle Bits des zu identifizierenden Digitalwortes den
Zustand 111 lot, so ist es vorteilhaft, wenn dem ersten Signaleingang ein Inverter
vorgeschaltet ist.
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Besteht das zu suchende Digitalwort aus einer beliebigen Folge von
"0"- und 111-Zuständen, so ist es vorteilhaft, wenn ein zweiter Signaleingang vorgesehen
ist, der über einen Umschalter entweder unmittelbar oder über einen Inverter mit
dem ersten Signaleingang verbindbar ist, wenn eine Umschaltersteuerung mit zwei
Steuereingängen vorgesehen ist, deren erster Eingang mit dem zweiten Ausgang der
Taktversorgung und deren zweiter Eingang mit dem Ausgang des ersten UND-Gatters
verbunden sind.
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Die Umschaltersteuerung ist einfach zu realisieren, wenn für das zu
identiEzierende Digitalwort eine alternierende Folge von nO"- und "1"-Zuständen
gewählt wird (Digitalwort 10101...).
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Soll die Anordnung erst dann zu einem neuen Suchlauf veranlaßt werden,
wenn im zu identifizierenden Digitalwort eine gewisse Anzahl von Ubertragungsfehlern
aufgetreten ist, -so ist es vorteilhaft, wenn ein drittes UND-Gatter vorgesehen
ist, dessen erster Eingang mit dem ersten Ausgang der Taktversorgung, dessen zweiter
Eingang mit dem ersten Signaleingang und dessen dritter Eingang mit dem Ausgang
des ersten UND-Gatters verbunden sind, und wenn ein Integrator mit nachfolgendem
Komparator vorgesehen ist, dessen Eingang mit einem Ausgang des dritten UND-Gatters
und dessen Ausgang mit dem dritten Eingang des zweiten UND-Gatters und dem Setzeingang
des D-Flipflops verbunden sind.
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Außer bei der genannten Rahmensynchronisierung ist die Erfindung auch
bei der Ubertragung von zusätzlichen Digitalsignalen mit im Verhältnis zur Originalbitrate
geringer Bit rate, beispielsweise Dienstgespräch- und Fernsteuersignale, durch zeitliche
Einordnung in einen zu übertragenden Originalpuls von Interesse. Die Anordnung kann
auch zur Uberwachung einer Ubertragung durch Uberwachung der in den Puls eingefügten
Bits eines bekannten Digitalworts verwendet werden.
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Anhand eines Ausführungsbeispiels wird die Erfindung nachstehend näher
erläutert.
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Fig. 1 zeigt eine erfindungsgemäße Anordnung.
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Fig. 2 zeigt ein Pulsdiagramm zur Erläuterung der Wirkungsweise der
Anordnung nach Fig. 1.
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Fig. 3 zeigt ein Beispiel einer Umschaltersteuerung für ein Digitalwort
01010...
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Fig. 1 zeigt eine Anordnung mit einem Rückwärtszähler 1, einer Taktversorgung
2, UND-Gattern 5, 7 und 27, einem Inverter 23, einem Umschalter 22, einer Umschaltersteuerung
24, einem Integrator und Komparator 32 und einem D-Flipflop34.
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Die Wirkungsweise der Anordnung nach Fig. 1 wird unter Zuhilfenahme
des Pulsdiagrammes nach Fig. 2 erläutert.
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Der Abstand zweier Bits des zu suchenden Digitalwortes sei 2 k bit.
Dementsprechend weist der Zähler 1 k Zählstufen auf.
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Das zu suchende Digitalwort sei 010101...
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Ein erster Impuls des Schrittaktes b am Takteingang 14 des Rückwärtsiählers
1 stellt alle dessen 1 Zählstufen auf "1", wodurch sich am Ausgang 6 des UND-Gatters
5 ein Zustand "1" einstellt (e). In einer UND-Verknüpfung über die Eingänge 10 und
11 des UND-Gatters 7 wird nun durch den gegenüber dem Schrittakt b um ein halbes
Bit verschobenen Abfragetakt c in der Mitte eines Bits des Pulses a (des je nach
Stellung des Schalters 22 invertierten oder nicht invertierten Eingangssignals)
der logische Zustand des Bits festgestellt. Voraussetzung für den Vergleich ist,
daß die Zählerrückstellbarkeit nicht durch einen Zustand "O" 11 am Eingang 8 des
Gatters 7 unterbrochen ist. Ist der abgefragte logisdhe Zustand des Pulses a "1"
n ("falschesn Bit Bf), entsteht am Ausgang 12 des UND-Gatters 7 ein Löschimpuls
d, der alle Zählstufen des Zählers 1 (Ausgänge I, II...k) auf 11011 zurückstellt,
wodurch der Ausgang 6 des Gatterss5wieder den Zustand 11011 annimmt (e).
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Ein zweiter Impuls des Schrittaktes b leitet den Abfragevorgang für
das dem vorher abgefragten Bit folgende Bit des Eingangssignales a ein. Weist dieses
zweite abgefragte Bit wieder den logischen Zustand 21" ("falsches" Bit Bf) auf,
wiederholt sich der geschilderte Ablauf solange, bis im Puls a ein "richtiges" Bit
Br mit dem logischen Zustand "0" gefunden worden ist. Da jetzt kein Löschimpuls
d auftritt, wird der Zähler 1 nicht zurückgestellt. Der folgende Schrittakt b koinzidiert
mit dem Ausgangssignal e (kl") vom Gatter 5 und veranlaßt die Umschaltersteuerung
24 den Schalter 22 umzulegen. Dieser Schrittakt b
bringt auch die
erste Zählstufe des Zählers 1 in den Zustand "O". Damit nimmt auch der Ausgang 6
des UND-Gatters 5 wieder den Zustand "O" an. Die folgenden Schrittakte b können
keine Löschimpulse d mehr erzeugen. Der Zähler 1 zählt jetzt 2 k Schrittakte bis
zu seiner Anfangsstellung.
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Der nächste Schrittakt b leitet wieder eine Abfragung des Jetzt gegenüber
des vorherigen - vor einer Periode = 2 k bit erfolgten - investierten Eingangssignals
ein.
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Das UND-Gatter 27 mit seinen Eingängen 28 bis 30 ist dem UND-Gatter
5 parallelgeschaltet, so daß an seinem Ausgang 31 ebenfalls Lösch- oder Fehlerimpulse
auftreten können. Diese Fehlerimpulse gelangen an den Eingang 33 des Integrators
und Komparators 32. Treten keine Fehlerimpulse auf, so sinkt im Integrator die aus
den Fehlerimpulsen gewonnene Gleichspannung unter die Schwelle des Komparators,
der dann in seine andere Lage kippt und am Ausgang 16 des Integrators und Komparators
32 bzw. am Eingang 8 des UND-Gatters 7 einen Zustand 0 bewirkt und damit die Zählerrückstellbarkeit
aufhebt. Ist die Fehlerrate jedoch so groß, daß die Gleichspannung einen durch die
Schwelle vorgegebenen Wert überschreitet, so kippt der Komparator zurück, was am
Eingang 8 des UND-Gatters 7 einen Zustand "1" bewirkt. Durch Einfügung des Integrators
und Komparators 32 wird verhindert, daß schon ein einziges fehlerhaftes Bit des
Digitalworts einen neuen Suchlauf veranlaßt.
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Mit der Sperrung der Rückstellung wird das D-Flipflop 34 freigegeben,
das ein Signal g (Rechteckschwingung mit Tastverhältnis 1:1) abgibt. Die Auskippflanke
des Signals g fällt mit der vorderen Flanke des ersten Bits nach dem eingefügten
Bit zusammen. Das Signal g dient zur Kennzeichnung des Beginns einer Periode.
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Fig. 3 zeigt ein Ausführungsbeispiel für die Umschaltersteuerung 24,
den Umschalter 22 und den Inverter 23. Die Umschaltersteuerung ist durch ein JK-Flipflop
24', der Umschalter 22 durch drei NAND-Gatter 37, 38 und 39 und der Inverter 23
durch ein weiteres NAND-Gatter 23' realisiert.
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Liegt am Anschluß 40 ein Zustand "1" und am Anschluß 43 ein Zustand
"0", so entsteht am Signaleingang 15 ein Zustand "O", wenn das JK-Flipflop 24' den
Anschluß 41 mit einem Zustand "0" und den Anschluß 42 mit einem Zustand "1" beschickt.
Andert sich die Lage des JK-Flipflops 24' so bildet sich am Signaleingang 15 ein
Zustand "1".
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4 Patentansprüche 3 Figuren