DE2364874B2

DE2364874B2 - Kodieranordnung für ein Differentialphasenmodulationssystem

Info

Publication number: DE2364874B2
Application number: DE2364874A
Authority: DE
Inventors: Yukio Sohma; Yoshikazu Tsuji
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1972-12-29
Filing date: 1973-12-28
Publication date: 1975-01-16
Also published as: US3891959A; SE406563B; FR2212707A1; IT1000757B; JPS5325443B2; DE2364874C3; SE7416237L; GB1452140A; FR2212707B1; DE2364874A1; CA1001305A; JPS4991180A

Description

Die Erfindung betrifft eine Kodieranordnung für ein Differentialphasenmodulationssystem, bei der ein Eingangssignal in ein Signal kodiert wird, das einen Fehlcrkorrekturkode enthält, wobei vorbestimmte Bits des kodierten Signals als ein Symbol verwendet werden und wobei die Phase eines Trägers in Übercin- «timmung mit dem Symbol verschoben wird. Diese Kodieranordnung enthält Reihen-Parallel-Umsetztinrichtungen zum Umsetzen eines Reiheneingangslignals in Parallelsignale, Kodiereinrichtungen zum Kodieren jedes der umgesetzten Signale in ein Signal, das einen Fehlerkorrekturkode enthält, und Puffereinrichtungen zum Teilen der kodierten Signale in vorbestimmte Bits und zu deren abwechselndem Erzeugen jeweils in der Form eines Symbols.

Die Erfindung bezieht sich auf eine Kodieranordnung für eine Differentialphasenmodulation in einem digitalen Nachrichtensystem.

Bei einem digitalen Datennachrichtensystem ist es ideal, die Daten ohne Erzeugen von Fehlern zu übertragen, jedoch wird in der Praxis ein Fehler in dem Signalsymbol auf der Übertragungsleitung verursacht, so daß in vielen Fällen eine Fehlersteuerung in der Empfangsstation erforderlich ist. Insbesondere im Falle einer Datenübertragung über ein Satellitensystem ist, da die Fehlerrate dieses Satellitensystems im Vergleich mit der eines Bodennachrichtensystems sehr hoch ist, die Fehlersteuerung für die Übertragung unerläßlich. Ein bisher für solche Fehlersteuerung vorgeschlagenes Verfahren besteht darin, daß ein Signal, das einen Fehlerkorrekturkode verwendet, übertragen wird. In der Empfangsstation wird ein auf der Übertragungsleitung erzeugter Fehler ermittelt und durch den Fehlerkorrekturkode korrigiert.

ίο Der Fehlerkorrekturkode besteht üblicherweise aus einem Informationsbit, das eine Information enthält, und einem redundanten Bit (Paritätsprüfbit), das zu dem Informationsbit nach einer Regel in Beziehung steht. Von der Funktion her wird der Fehlerkorrekturkode in zwei Arten von Fehlerkorrekturkodes aufgeteilt, d.h. in einen Randomfehlerkorrekturkode und einen Burstfehlerkortekiurkode. Die beiden Arten der Fehlerkorrekturkodes werden selektiv in Übereinstimmung mit der Eigenschaft

ao des in dem digitalen Datenübertragungssystem erzeugten Fehlers verwendet. Der Fehler wird nämlich in einen Randomfehler, der zufällig erzeugt wird, und einen Burstfehler, der in einer Folge erzeugt wird, klassifiziert. Der Randomfehlerkorrekturkode wird wirksam bei eimern digitalen Datennachrichtensystem, bei dem ein Randomfehler erzeugt wird. Die Fchlerkorrekturfunktion des Randomfehlerkorrekturkodes wird bei einem digitalen Datennachrichtensystem extrem verschlechtert, bei dem ein Burst-

fehler erzeugt wird. Andererseits ist der Burstfehlerkorrekturkode bei einem digitalen Datennachrichtensystem wirksam, bei dem ein Burstfehler erzeugt wird. Wenn der Burstfehlerkorrekturkode bei dem digitalen Datennachrichtensystem verwendet wird,

bei dem ein Randomfehlrr erzeugt wird, ist dessen Fehlerkorrekturfunktion im Vergleich mit dem Fall des Burstfehlerkorrekturkodes schlecht, und zusätzlich wird das Maß der Hardware unnötigerweise groß.

Im allgemeinen wird bei einem phasenverschiebungsgetasteten (PSK) Satellitensystem die PSK-Modulation in der Sendestation ausgeführt, und die Demodulation wird durch synchrone Auffindung in der Empfangsstation bewirkt, so daß eine Mehr-

deutigkeit oder eine Unstabililät der Phase des Trägers, der in der Empfangsstation reproduziert wird, entfernt werden muß. Als ein Verfahren zum Entfernen dieser Unstabilität der Phase ist ein Differentialphasenmodulationssystem vorgeschlagen worden.

Bei dem Differentialphasenmodulationssystem (DPSK) wird die Phase eines Trägers entsprechend einem bestimmten Signalsymbol als Bezug verwendet, und eine Änderung der Phase eines Trägers entsprechend dem nächst nachfolgenden Signalsymbol relativ zu der Bezugsphase, d. h. die Phasendifferenz zwischen den beiden Trägern, wird veranlaßt mit den zu übertragenden Daten zu korrespondieren. Bei der Datenübertragung unter Verwendung einer Phaseninversion, wenn O oder 1 entsprechend den Daten in Abhängigkeit davon, ob die vorangehende Phase unverändert gehalten oder umgekehrt wird, wird z. B. ein Phaseninversions-Differentialphasenmodulationssystem erhalten. In gleicher Weise werden 4-, 8- und Mehrphasen-DifTerentialphasenmodulationssysteme erhalten.

Bei dem Differentialphasenmodulationssystem, bei dem die Phase eines bestimmten Signals ungenau

empfangen wird, auch wenn die Phase des nächstfolgenden Signals genau empfangen wird, wird im übrigen die Entscheidung der Daten auf der Basis der genau empfangener. Signalphase ungenau, da die Phase des Signals, das als Bezug verwendet wird, ungenau ist, und als Ergebnis wird ein kontinuierlicher Fehler, d. h. ein Burstfehler, erzeugt.

Andererseits kann bei einem Satellitensystem der Fehler auf der Übertragungsleitung üblicherweise durch thermisches Rauschen erzeugt werden, und dieser Fehler kann als Randomfehler betrachtet werden. Wenn ein Diffefentialphasenmodulationssystem bei dem Satellitensystem verwendet wird, wird demgemäß ein Signal mit einem Randomfehler, der auf der Übertragungsleitung erzeugt wird, als Signal mit einem burstartigen und Randomfehler demoduliert. Um das demodulierte Signal mit dem burstartigen und Randomfehler zu korrigieren, kann der Burstfehlerkorrekturkode verwendet werden, jedoch ist es notwendig, daß der verwendete Bursifehlerkorrekturlcode das Signal in einem Bereich korrigiert, der auch den Randomfehler überträgt. Es ist erforderlich, daß der Burstfehlerkorrekturkode in seiner Korrekturfunktion sehr gut ist. Als Ergebnis wird deshalb das Maß der Hardware unvermeidbar groß.

In diesem Falle ist es auch möglich, den Randomfehlerkorrekturkode zu verwenden, jedoch ergibt dies dadurch ein Problem, daß es erforderlich ist, daß der verwendete Randomfehlerkorrekturkode in seiner Korrekturfunktion extrem groß ist.

Die Aufgabe der Erfindung besteht darin, eine Kodieranordnung für eine Differentialphasenmodulation zu schaffen, die so ausgebildet ist, daß sie einen burstartigen Fehler in dem Differentialphasenmodulationssystem, wie oben erwähnt, durch die Verwendung eines Randomfehlerkorrekturkodes korrigieren kann, dessen Korrekturfunktion so niedrig ist, daß sie nur einen Fehler von z. B. einem Bit korrigieren kann, wodurch die Hardware vereinfacht wird.

Die Kodieranordnung nach der Erfindung für ein Differentialphasenmodulationssystem, bei der ein Eingangssignal in ein Signal kodiert wird, das einen Fehlerkorrekturkode enthält, wobei vorbestimmte Bits des kodierten Signals als ein Symbol verwendet werden und wobei die Phase eines Trägers in Übereinstimmung mit dem Symbol verschoben wird, ist gekennzeichnet durch Reihen-Parallel-Umsetzeinrichtungen zum Umsetzen eines Reiheneingangssignals in Parallelsignale, durch Kodiereinrichtungen zum Kodieren jedes der iimjrfSftzten Signale in ein Signal, das einen Fehlerkorrckturkode enthält, und durch Puffereinrichtungen zum Teilen der kodierten Signale in vorbestimmte Bits und zu deren abwechselnden Erzeugen jeweils in der Form eines Symbols.

Aus dem Obigen ergibt sich, daß gemäß der Erfindung durch eine geeignete Kombination von bekannten Schaltungen eine Differentialphase erzeugt wird, nachdem die Reihenfolge der Symbole geändert worden ist, so daß keine Möglichkeit besteht, daß ein burstartiger Fehler auftritt. Auch wenn ein Fehler erzeugt wird, ist dies ein Randomfehler, und dieser kann somit mit dem Randomfehlerkorrekturkode korrigiert werden, der eine Korrekturfunktion von etwa einem Bit hat, wobei die dafür erforderliche Hardware klein sein kann.

Die nachfolgende Beschreibung von bevorzugten Ausführungsformen der Erfindung nimmt auf die Zeichnung Bezug. In der sind

F i g. 1 ein Blockschaltbild des Aufbaus eines digitalen Nachrichtensystems, bei dem eine 4-Phasen-S Differentialphasenmodulation ausgeführt wird,

F i g. 2, 3 und 4 Darstellungen zum Erläutern von Fehlermustern der empfangenen Daten bei dem 4-Phasen-Differentialphasenmodulationssystem,

F i g. 5 ein Blockschaltbild des Senders der An-Ordnung nach der Erfindung.

Fig. 6 ein Blockschaltbild von Einzelheiten des Hauptteils des in F i g. 5 dargestellten Senders,

F i g. 7 ein Blockschaltbild eines Kodierers,

Fig. 8 ein Blockschaltbild eines Differentialkodierers,

F i g. 9 ein Blockschaltbild eines Empfängers,

Fig. 10 ein Blockschaltbild der Einzelheiten des Hauptteils des in F i g. 9 dargestellten Empfängers, Fig. 11 ein Blockschaltbild eines Differentialkodierers,

Fig. 12 ein Blockschaltbild eines Taktphasen-Mehrdeutigkeitsentfernungskreises,

Fig. 13 ein Blockschaltbild eines logischen Synchrorikreises,

»5 Fig. 14 ein Blockschaltbild eines Umlaufkodierers (Konvolutionaldekodierers),

Fig. 15 Diagramme zum Erläutern der Ordnung zum Ausführen der Erfindung und

Fig. 16 ein Blockschaltbild eines Senders, der in dem Falle verwendet wird, in dem die Erfindung bei einer 2^m-Phasen-DifferentiaImodulation angewendet wird.

Die Erfindung ist im allgemeinen bei Differentialphasenmodulationssystemen mit beliebigen Phasen anwendbar, wird jedoch nachfolgend im einzelnen unter Bezugnahme auf ein 4-Phasen-D'fferentialphasenmodulationssystem beschrieben.

F i g. 1 zeigt den Aufbau eines Nachrichtensystems, bei dem eine 4-Phasen-Differentialphasenmodulation ausgeführt wird. Gemäß Fig. 1 wird in einem Sender A ein Reiheneingangssignal in jeweils zwei Bits geteilt, und eine DifTerentialphasenmodulation wird derart ausgeführt, daß die Phase eines Überiragungsträgers entsprechend den geteilten Signalen verschoben wird, von denen jedes aus zwei Bits besteht, wobei das sich ergebende 4-Phasenmodulierte Signal über eine Übertragungsleitung übertragen wird. In einem Empfänger B wird das übertragene 4-Phasen-modulierte Signal empfangen und einer Differentialphasendcmodulation unterworfen, um digitale Daten entsprechend der Phasendifferenz der kontinuierlich empfangenen Signale zu erzeugen.

Fig. 2 veranschaulicht ein Fehlermuster der demoduliertep. digitalen Daten in dem obenerwähnten 4-Phasen-Differentialphasenmodulationssystem. Diese Figur zeigt die Art, in der ein Fehler in den demodulierten digitalen Daten in dem Falle erzeugt wird, in dem eine Welle, einer Phase unterschiedlich von der übertragenen Phase irrtürmlich auf Grund von Rauschen od. dgl. in der Übertragungsleitung der F i g. 1 empfangen worden ist.

In Fig. 2 zeigen die schraffierten Teile fehlerhafte. Bits der demodulierten empfangenen Date«. Nimmt man nämlich an, daß, wenn eine bestimmte empfangene Phase fehlerhaft ist, eines der beiden Bits des demodulierten Symbols 54 falsch wird, da eine Demodulation der nächsten empfangenen Phase auf

der Basis der dieser vorangehenden falschen Phase ausgeführt wird, wird das nächste demodulierte Symbol SS in diesem Falle beeinflußt und wird wenigstens eines der beiden Bits, die das Symbol 55 bilden, falsch. Dies wird des weiteren mit Bezug auf die F i g. 3 und 4 beschrieben.

F i g. 3 zeigt ein Beispiel der Beziehungen zwischen dem Symbol 5, das aus zwei Bits zusammengesetzt ist, und der Phasenverschiebung eines Trägers entsprechend dem Symbol 5.

Fig. 4 erläutert die Beziehungen der Sendephase, der Empfangsphase und des Empfangssymbols zu den Sendesymbolen 51 bis 56 im Falle der Ausführung der 4-Phasen-DifFerentialphasenmodulation auf der Basis der in F i g. 3 gezeigten Beziehungen. In F i g. 4 zeigen die schraffierten Teile Fehler. In dem Falle, bei dem die Sendephase 270° (Phasenverschiebung von 90° gegenüber der vorangehenden Phase) entsprechend dem Symbol 54 fehlerhaft als(T (schraffierter Teil) empfangen wird, wird z. B. das natürlich als (0, 1) demoduliert werden sollte, in der Praxis als (1,1) demoduliert.

Bei der Demodulation des Symbols 55 soll dieses in der Form (0,1) im Verfolg der natürlichen Phasenverschiebung von 90° demoduliert werden, jedoch wird das Symbol 55, da die Phasenverschiebung, die auf der Empfangsphase des vorangehenden Symbols 54 basiert, 0° ist, in der Form (0,0) demoduliert. Auch wenn die Sendephase des Symbols 55 genau empfangen wird, werden nämlich die kontinuierlichen empfangenen Symbole, d. h. die Symbole 54 und 55, fehlerhaft genau so wie der burstartige Fehler.

Bei der Anwendung der Erfindung kann ein solcher burstartiger Fehler zu einem Randomfehler gemacht werden. Dies wird nachfolgend im Zusammenhang mit den Fi g. 5 und 8 beschrieben.

F i g. 5 bis 8. die ein Beispiel der Erfindung erläutern, sind ein Blockschaltbild des Senders in dem Falle der Anwendung eines Randomfehlerkorrektur-(4,3)-Kodes bei dem 4-Phasen-Differentialphasenmodulationssystem, ein detailliertes Blockschaltbild des Hauptteils des Senders, ein detailliertes Blockschaltbild eines Teiles des Senders und ein Blockschaltbild des Empfängers. Der Randomfehlerkorrektur-(4,3)-Kode ist aus drei Informationsbits und einem Paritätsbit zusammengesetzt.

In Fig. 5 bezeichnen 1 einen Eingangssignalanschluß, 2 einen Parallel-Reihen-Umsetzer, 3 ο und 3 b Kodierer, 4 einen Pufferkreis, 5 einen Differentialkodierer, 6 einen Modulator und 7 einen Ausgangssignalanschluß.

Fig. 6 ist ein Blockschaltbild, das im einzelnen den in F i g. 5 dargestellten Sender zeigt, wobei der Sender von seinem Eingangssignalanschluß 1 bis zu dem Differentialkodierer 5 erläutert ist. Die Teile, die den Teilen in F i g. 5 entsprechen, sind mit denselben Bezugszeichen versehen. Jeder Teil des Senders wird nachfolgend beschrieben. Π bezeichnet einen Taktgenerator, der einen Taktimpuls an den Sender liefert.

Parallel-Reihen-Umsetzer 2

Dieser besteht aus zwei Flip-Flops, durch die ein Reihendatensigna], das dem Eingangssignalanschluß 1 zugeführt wird, in zwei Parallelsignale umgesetzt wird. Das eine der beiden Parallelsignale wird einem Reihen-Parallel-Umsetzcr 2a zugeführt, der aus drei Flip-Flops besteht, und wird des weiteren durch diese in drei Parallelsignale umgesetzt, während das andere Parallelsignal in gleicher Weise einem Reihen- Parallel-Umsetzer zugeführt wird, der aus drei Flip-Flops besteht, und des weiteren durch diese in drei Parallelsignale umgesetzt wird. Die Reihen-Parallel-Umsetzer 2« und Ib sind in Fig. 5 weggelassen.

Kodierer 3 a und 3 b

Diese Kodierer bestehen aus ersten und zweiten Umlaufkodierern. Die Wirkungsweise des Umlaufkodierers 3« oder 3 b wird unter Bezugnahme auf Fig. 7 beschrieben. Der verwendete Umlaufkodierer ist ein (4,3)-Uml auf kodierer, der mit einem Paritätsgenerator 3 .v, wie gezeigt, versehen ist. Wenn der Umlaufkodierer mit Parallelsignalen von drei Bits

ao gespeist wird, legt er diese am Paritätsgenerator 3.ν an, der z. B. aus einem Schieberegister und aus einem Modulo-2-Addierer besteht, und erzeugt Signale von vier Bits, d. h. Informationssignale von drei Bits und eine Parität von einem Bit. Der Paritätsgenerator 3 χ

as ist e !(sprechend dem verwendeten Fehlerkorrekturkode aufgebaut.

Pufferkrcis 4

Dieser enthält Register Aa und 4 b und Schieberegister Ac und Ad, von denen jedes aus vier Flip-Flops besteht. Die Parallelsignale von vier Bits, die von dem Umlaufkodierer 3a abgeleitet werden, werden einmal in dem Register Aa gespeichert, und die Parallelsignale von vier Bits von dem Umlaufkodierer 3 b werden auch in dem Register 4 b gespeichert. Die Ausgänge von den Registern Aa und Ab werden durch die Schieberegister 4c und Ad zusammengemischt. Zwei der vier Ausgänge von dem Register Aa werden nämlich abwechselnd an einen der Flip-Flops des Schieberegisters 4 c angelegt, und die beiden verbleibenden Ausgänge werden abwechselnd an einen der Flip-Flops des Schieberegisters Ad angelegt. In gleicher Weise werden die vier Ausgänge von dem Register Ab auch an die Schieberegister Ac und Ad angelegt. Durch diesen Vorgang sind Parallelsignale von zwei Bits, die dann an den Differenüalkodierer 5 angelegt werden, zwei Bits, die von derr Schieberegister Ac oder Ad abgeleitet werden, unc diese werden abwechselnd an den Differentialkodie rer 5 angelegt.

Differentialkodierer 5

Dieser nimmt eine differentiate Logik auf Grunc der Parallelsignale der beiden Bits an und dien dazu, Kodesignale zu erzeugen, die dem Modulator ( zugeführt werden. Dieser Differentialkodierer 5 ist in einzelnen in Fig. 8 gezeigt. Gemäß Fig. 8 besteh

der Differentialkodierer 5 aus einem Kodeumsetzer kreis 5 a zum Umsetzen eines grauen Kodes in einei natürlichen Kode, aus Volladdierern 56 und 5 c zun Erlangen einer Drfferentiallogik de* natürliche! Kodes und aus einem Kodeumsetzerkreis Sd zun Umsetzen des natürlichen Kodes in den grauei Kode. Der Kodeumsetzerkreis 5 a besieht aus vie Flip-Flops 5al, 5a2, 5a3 und 5a4 und einen Exklusiv-Oder-Kreis 5ax. Der Kodeumsetzerkrei

5d besteht iius zwei Flip-Flops 5dl und 5d2 und einem lixkliisiv-Oder-Kreis Sdx. Die Umsetzung des LM(HiCIi Kodes in den natürlichen Kode zum ErliuiL'cn el·" DiFfcrcntiallogik mit den Volladdierern 5/> und 5i.' dient dazu, den Schaltungsaufbau zu vereinfachen. Falls keine Notwendigkeit zur Vereinfachung des Schaltungsaufbaus besteht, ist es möglich, die DiiTercntiallogik zu erhalten, ohne den grauen Kode in den natürlichen Kode umzusetzen. Tabelle 1 zeigt cine Differentiallogik. In dieser Tabelle bezeichnen die angehängten Buchstaben »/V« und »Γ/'« jeweils die natürlichen und grauen Kodes und numerische Werte, die besonders zu beachten sind, sind durch gestrichelte Linien umrandet. Tabelle I zeigt die Differentiallogik unter der Annahme, daß in den Fallen, daß die Informaiionsbus (0,0), (0,1). (1,1) und (1,0) sind, die Phasenverschiebungen des Trägers jeweils 0, 90, 180 und 270° sind.

Als nächstes wird der Empfänger beschrieben.

In Fig. 9 bezeichnen 8 einen Eingangssignalanschluß, 9 einen Demodulator. 10 einen DifTerentialdekodierer, 11 einen Pufferkreis, 12a und 12/> Dekodierer, 13 einen Parallel-Reihen-Umsetzcr und 14 einen Ansgangssignalanschluß.

Fig. IO ist ein Blockschaltbild, das im einzelnen den in i'ig. 9 dargestellten Empfänger zeigt, wobei dieser von dem DifTcrentialdekodiercr 10 bis zu dem Ausgangssignalanschluß 14 dargestellt ist. Die Teile, die den Teilen in F i g. 9 entsprechen, sind mit denselben Bezugszeichen verschen. Jedei Teil des Empfängers wird n^'^'^-nd beschrieben. Tl bezeichnet einen Taktgenerator, der einen Taktimpuls dem Empfänger zuführt.

Differentialdekodierer 10

Dieser Kreis dient dazu, die Differentiallogik von den Parallelsignalen von zwei Bits zu entfernen und das ursprüngliche Signal zu erlangen, d. h. führt eine Operation aus, die der Operation des Differentialkodierers 5 des Senders entgegengesetzt ist. Fig. 11 zeigt den Difierentialdekodierer 10 im einzelnen. Gemäß Fig. 11 besteht der Differentialdekodierer 10 aus einem Kodeumsetzerkreis 10a zum Umsetzen des grauen Kodes in den natürlichen Kode, aus Volladdierern 10 b und 10 c zum Entfernen der Differentiallogik von dem natürlichen Kode, aus einem Kodeumsetzerkreis 10 d zum Umsetzen des natürlichen Kodes in den grauen Kode und aus einem Exklusiv-Oder-Kreis 1Oe. Der Kodeumsetzerkreis 10a ist mit vier Flip-Flops lOal, 10a2, 10a3 und 10a4 und einem Exklusiv-Oder-Kreis 10 ax versehen. Der Kodeumsetzerkreis 10a" ist mit zwei Flip-Flops 10dl und 10d2 versehen. In diesem Falle wird die Kodeumsetzung auch zur Vereinfachung des Schaltungsaufbaus ausgeführt. Gegebenenfalls kann die Operation der Entfernung der Differentiallogik ausgeführt werden, ohne den grauen Kode in den natürlichen Kode umzusetzen. Tabelle 2 zeigt die Differentiallogik an der Seite des Empfängers unter derselben Annahme wie die, auf die oben im Zusammenhang mit Tabelle 1 Bezug genommen wurde.

Pufferkreis 11

Dieser Kreis besteht aus einem Taktphasen-Mehrdeutigkeitsentfemungskreis 11a, aus 4-Bit-Registern 116 und lic, die jeweils aus vier Flip-Flops bestehen, und aus einem Synchronkreis 11 d.

Der Taktphasen- MehrdeutigkeitsemteinumiskreL· Ha ist ein Kreis zum Ändern der Verbindungen der Signale, die den Dekodierern 12a und 12b zugeführt werden. Dieser Kreis ist in Fig. 12 im ein-S /einen dargestellt. Gemäß Fig. 12 enthält dci Taktphasen-Mchrdcutigkcitsenlfernungskrcis 11 « einen 2-Bil-Zühler U«l, der für vier Zählungen geeignet ist. einen Dekodicrer 11 «2, Verzögerungskreise 11 «3, Il «4, Il «5, ... und 11«8, die aus IHp-

ir> Flops bestehen, UND-Torkreise 11«9, llalO. Hall, ... und U «16 und ODER-Kreise Hal7 und 11 « 18. Der Zähler Hai zählt umlaufende Signale bis vier, die an diesen von dem Synchronkix'is Md angelegt werden, und der Ausgang von dem Zähler lt«l wird durch den Dekodierer 11 o2 dekodiert, und dann wird gemäß seinen Werten, z. B. (0,0), (0,1), (1.0) und (1,1), eines der Paare der UND-Torkreise 11«9 und 11α13, llalO und I la 14, 11 «11 und 11 «15 sowie 11 a 12 und 11 «16 betätigt. Wenn z. B. die UND-Torkreise !Ic;') und 11«13 eingeschaltet werden, wird die Folge der Daten an diese durch den Flip-Flop angelegt, der mil den Verzögerungskreisen ll«3, llf/4 und llctS sowie ll«6, ll«7 und 11«8 gebildet ist, wodurch ein um drei Bits verzögerter Ausgang erzeugt wird. Wenn die UND-Torkreise 11 «12 und 11 α 16 eingeschaltet werden, wird die Folge der DiMen nicht verzögert. Auf diese Weise leitet der Taktphasen - Mehrdeutigkcitsentfcrnungskreis einen Ausgang von Daten in vier Arten ab, d. h. nichtvei/ögerte. um ] Bit verzögerte, um 2Bits verzögerte und um 3 Bits verzögerte. Diese werden in Abhängigkeit von dem Wert ausgewählt, mit dem der Dekodicrer 11 α 2 den gezählten Inhalt des Zählers 11«1 dekodiert.

Eines der beiden von dem Taktphasen-Mehrdeutigkeitscntfemungskreis Ha abgeleiteten parallelen Signale wird einer Reihen-Parallel-Umsetzung in dem Register lib unterworfen, und das andere Parallelsignal wird auch einer Reihen-Parallel-Umsetzung in dem Register lic unterworfen. Die resultierenden Parallelsignale von insgesamt acht Bits werden den Dekodierern 12« und 12b durch eine Operation zugeführt, die der Mischoperation entspricht, die vorangehend in dem Sender ausgeführt worden ist.

Der Synchrorikreis lld ist ein Kreis, der entscheidet, ob die Eingangssignale zu den Dekodierern 12 c und 12 b_: d. h. Parallelsignale mit 4 Bits, die in den vier Arten geteilt sind, genau geteilt sind oder nicht, Wenn der Kreis entscheidet, daß die Taktphase falsch ist, legt er das Umlaufsignal an den Taktphasen-Mehrdeutigkeitsentfemungskreis lla an. Dei Synchronkreis lld ist im einzelnen in Fig. 13 ge· zeigt. Gemäß Fig. 13 enthält der Synchronkreis lit einen Fehlerzähler 11dl, einen Periodenzähler 11 dl und einen Schwellwertentscheidungskreis H<i3. Dei Fehlerzähler Il dl zählt Korrekturimpulse, die vor den Dekodierern 12a und 12b zugeführt werden Der Periodenzähler 11 dl zählt eine bestimmte Zeit periode und legt ein Entscheidungstaktsignal an der Schwellwertentscheidungskreis 11 d3 an, um diesei zu instruieren, daß er bestimmt, wieviele Mal·; eini Korrektur innerhalb der bestimmten Zeitpeiiodi ausgeführt worden ist. Auf der Grundlage de obigen Entschc idungstaktsignals prüft der Schwell wertentscheidungskreis 11 d3 periodisch, ob dii Zählung durch den Fehlerzähler 11dl einen vor

ίο

bestimmten Schwellwert übersteigt oder nicht. Wenn die Zählung den Schwellwert übersteigt, wird berücksichtigt, daß die Taktphase falsch ist, und das Umlaufsignai, das ein Steuersignal zum Ändern der Taktphase >st, wird an den Taktphasen-Mehrdeutigkeitsentfernungskreis 11a angelegt.

Dekodierer 12a und 12b

(B) Die Eingangssignal /1, /2, /3, ... wcrder durch den Reihen-Parallel-Umsetzer 2 in die folgenden Parallelsignale umgesetzt:

(C) Die Parallclsignale P und Q werden jeweils den Kodierern 3a und 3 ft zugeführt, um die folgenden (4.3)-Kodes zu erhalten:

P' = /1,/3./5.Pl

Pl und Pl stellen Paratätsbits dar.

(D) Die Signale P' und Q'. die von den Kodieren· 3« und 3/) abgeleitet werden, werden beidi dem PiifFerkreis 4 zugeführt und in Signale mil zwei Bits umgesetzt, die abwechselnd als ein Signal von dem Pufferkreis 4 abgeleitet werden, wodurch die folgenden Ausgangssignale erhalten werden:

P" - /1./2. /S, /6.... Q" = /3,/4,Pl, Pl

Diese Operation wird im einzelnen unter Bezugnahme auf Fig. 6 beschrieben. Gemäß Fig. 6 führen nämlich die Kodierer 3η und 3b die (4,3) Kodieroperation aus, so daß die Ausgänge P' und Q

Diese Dekodierer bestehen aus einem Umlauf- >°

iekodiercr, der im einzelnen in Fig. 14 gezeigt ist. ►er hierbei verwendete Umlaufdekodierer ist ein §>,3)-L'mlaufdekodierer, der mit einem Paritätsgene- fator 121. einem Syndrom-Register 122, einem fchwellwertentscheidungskreis 123, Verzögerungs- '5

5reisen 124, 125 und 126 und Exklusiv-Oder-Kreisen 27, 128, 129 und 1210 versehen ist. Auf der Grund- iige von drei Informationsbits mit Ausnahme des aritätsprüfbits, die dem Umlaufdekodierer von dem Register Wb oder lic zugeführt werden, erzeugt der Paritätsgenerator ein neues Paritätsbit in der- lelben Weise wie bei dem (4,3)-UmIaufkodierer. Das ieue Paritätsbit und das empfangene Paritätsbit wer den miteinander in dem Exklusiv-Oder-Kreis 127 terglichen und »0« oder »1« wird dem Syndrom- fcegister 122 in Abhängigkeit davon zugeführt, ob die Paritätsbits miteinander zusammenfallen oder iicht. Das Syndrom-Register 122 speichert den vor- Itehend erwähnten logischen Wert »1« und speist

den Schwellwertentscheiciungskreis 123 mit einem 30 von diesen Kodierern 3 a und 3 b durch Schritte vor Steuersignal von einem Abgriff, der in geeigneter vier Bits mit derselben Taktgebung ausgeführt wer- tVeise durch den verwendeten Fehlerkorrekturkode den und jeweils den Registern 4a und Ab zugeführt tusgewählt ist. Der Schwellwertentscheidungskreis werden. Die in den Registern 4a und 4b gespeicher- |23 entscheidet z. B. durch Mehrarbeit, ob eine Kor- ten Inhalte werden gleichzeitig bei der nächster lektur ausgeführt werden soll oder nicht. Im Falle 35 Taktgebung gelesen und den Schieberegistern 4< einer Korrektur wird ein Korrekturimpuls an einen und Ad zugeführt. In diesem Falle haben die in dei' der Exklusiv-Oder-Kreise 128, 129 und 1210 und Schieberegistern 4c und Ad gesicherten Inhalte in den Synchronkreis Wd angelegt. Die Verzöge- dieselbe Anordnung, wie dies in Fig. 15D durch P' lungskreise 124 bis 126 sind so vorgesehen, daß die und Q" gezeigt ist. Dann werden die Inhalte dei Korrektur mit einem zu korrigierenden Bit zusam- 4° Schieberegister 4c und Ad nacheinander durch ein Inenfallen kann, und sie sind üblicherweise mit Flip- Bit, d. h. im ganzen zwei Bits, zu der Zeit gelesen.

die viermal so schnell wie die voranstehend erwähnte ist.

Die somit erhaltenen Signale P" und Q" werden 45 dein Differentialkodierer 5 zugeführt. Der Differentialkodierer 5 entscheidet die Phase, die von dei vorangehenden Trägerphase in Übereinstimmung mit dem von dem Kodierer 5 abgeleiteten Symbo" verschoben werden soll, und erzeugt ein Kodesigna 50 entsprechend der absoluten Phasenlage des Sende trägers. Die Phase des Trägers wird des weiterer durch den Modulator 6 in Übereinstimmung mil dem Kodesignalausgang von dem Ditferentialkodierer 5 verschoben, und ein phasenmoduliertes Signa Signale, die durch die Schieberegister 13 a und 13 b 55 wird an dem Ausgangssignalanschluß 7 abgeleitet umgesetzt sind, des weiteren in Reihensignale um- und in geeigneter Weise übertragen, gesetzt, um die ursprünglich übertragenen Daten zu In dem Empfänger werden die in dem Sende!

erhalten, die an dem Ausgangsanschluß 14 abge- ausgeführten Operationen in umgekehrter Reihenleitet werden, folge ausgeführt, um das ursprüngliche Signal zx

Unter Bezugnahme auf Fig. 15A bis 15D werden 60 demodulieren.

die Operationen des erfindungsgemäßen Systems, Wie in F i g. 9 gezeigt ist, wird nämlich das pha

senmodulierte Signal an dem Einfang^anschluß f empfangen und dem Demodulator 9 und dem Differentialdekodierer 10 zugeführt, mn die Signale P' und Q" der Fig. 5D zu erhalten, die dann den Pufferkreis 11 zugeführt werd n, um die Signale F und Q' der Fig. 15C zu erlangen. Diese Signale F und Q' werden jeweils durch getrennte Dekodierei

flops gebildet.

Schieberegister 13 a und 13 b

Durch diese Register werden die Ausgänge von <en Dekodierern 12a und lib, d. h. die 3-Bit-Informaüonssignale mit Ausnahme des Paritätsprüffcits, einer Parallel-Reihen-Umsetzung unterworfen, f η F i g. 9 sind die Register weggelassen.

Parallel-Reihen-Umsetzer 13 Durch diesen Umsetzer 13 werden die Reihen-

das durch die Vorrichtung in der Praxis ausgeführt wird, die wie oben beschrieben aufgebaut ist, in der Ordnung in Verbindung mit dem Falle der Verwendung des Senders der F i g. 5 beschrieben.

(A) Eingangssignale il, /2, /3, ... werden dem Eingangssignalanschluß 1 zugeführt.

23 34 874

12n und 126 dekodiert, um die Signale P und Q der F i g. 15 B zu erhatten. Des weiteren werden die Ausginge von den Dekodierern 12 a und 12 b durch den I'aralel-Reihen-Umsetzer 13 in das Reihensignal der Fig. 15A umgesetzt.

Auf diese Weise übt bei der Erfindung, wenn ein bestimmtes Symbol der Signale P" und Q" der Fig. 15D, die von dem Differentialdckodierer 10 abgeleitet werden, z.B. (/1, /3), fehlerhaft ist, die Di(Tcrentiallogik des Fehlers einen Einfluß auf das Signal (/2. t'4) aus, und eines der Bits des Symbols (f'2, /4) wird fehlerhaft, was dazu führt, daß in dem Burstfehlcr zwei aufeinanderfolgende Symbole fehlerhaft sind. Da aber diese Symbole (il, /3) und (/2, /4) diTch die verschiedenen Dekodierer 12α und 12/) dekodiert werden, ist der Fehler des an jeden der Dekodierer 12« und 12 b angelegten Signals der Randomfehler, wobei nur ein Symbol fehlerhaft ist. In jedem der Dekodierer 12a und 12 £>

wird der Randomfehler durch den Paritätsbit korrigiert, der durch die Randomfehlerkorrekturlogik hinzugefügt wird.

Gemäß der Erfindung ist es möglich, einen Fehler zu korrigieren, indem ein Randomfehlerkorrekturkode mit niedriger Korrekturfunktion verwt.idet wird.

Fig. 16 ist ein Blockschaltbild eines Beispiels der Vorrichtung, die in dem Falle verwendet wird, in

ίο dem der Randomfehlerkorrekturkode einem 2^m-Phasen-Differentialphasenmodulationssystcm zugeführt wird. Die Teile, die den Teilen entsprechen, die voranstellend in bezug auf Fig. 5 beschrieben worden sind, sind mit denselben Bezugszeichen verschen, und deshalb wird eine Detailbeschreibung nicht wiederholt. In Fig. 16 bezeichnen A 1, A 2, A 3, . . . und Am Ausgangssignale von dem Pufferkreis 4 und A V /12', /13', ... und Am' Ausgangssignale von dcir DifTerentialkodierer 5.

Hierzu 10 Blatt Zeichnungen

Claims

Patentansprüche:

1. Kodieranordnung für ein Differentialphasenmodulationssystem, bei dem ein Eingangslignal in ein Signal kodiert wird, das einen Fehlerkorrekturkode enthält, wobei vorbestimmte Bits des kodierten Signals als ein Symbol verwendet werden und wobei die Phase eines Trägers in Übereinstimmung mit dem Symbol verschoben wird, gekennzeichnet durch Reihen-Parallel-Umsetzeinrichtungen zum Umsetzen eines Reiheneingangssignals in Parallelsignale, durch Kodiereinrichtungen zum Kodieren jedes der umgesetzten Signale in ein Signal, das einen Fehlerkorrekturkode enthält, und durch Puffereinrichtungen zum Teilen der kodierten Signale in vorbestimmte Bits und zu deren abwechselndem Erzeugen jeweils in der Form eines Symbols.

2. Kodieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Reihen-Parallel-Umsetzeinrichtungen aus einer vorbestimmten Zahl von Flip-Flops bestehen.

3. Kodieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Kodiereinrichtungen aus einem Umlaufkodierer bestehen, der einen Paritätsgjnerator enthält, um ein Paritätsprüfbit von dem Ausgangssignal zu erzeugen.

4. Kodieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Puffereinrichtungen aus wenigstens zsvei Registern, um darin die Parallellsignale zu speichern, die von den Kodiereinrichtungen abgeleitet sind, und aus wenigstens zwei Schieberegistern bestehen, die mit in geeigneter Weise gemischten Signalen von den Registern gespeist werden und abwechselnd vorbestimmte Bits als ein Symbol erzeugen.