DE2348065B2 - Bipolarer Transistorspeicher mit kapazitiver Speicherung - Google Patents
Bipolarer Transistorspeicher mit kapazitiver SpeicherungInfo
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Description
Die Erfindung betrifft ganz allgemein Speichersvsteme und insbesondere einen bipolaren Transistorspeicher
mit kapazitiver Speicherung.
In der deutschen Patentanmeldung P 19 18 6673 der Anmelderin (Aktenzeichen der Anmelderin: FI967 075)
ist offenbart, wie aktive Speicherbereiche in einer Speicheranordnung unter Verwendung von zwei Dioden
je Speicherplatz aufgebaut werden können und wie darin gespeicherte Information mit einem Differentialverstärker
abgefühlt werden kann. Die zerstörungsfreie Abfühlung einer solchen Speicheranordnung beruht auf
ίο der Tatsache, daß die Kapazitäten jeder Diode des
Diodenpaars unmittelbar durch diese in den beiden Dioden gespeicherte Ladung geändert wird.
Solche Speicheranordnungen sind in ihrer Anwendung jedoch dadurch grundsätzlich beschränkt, daß es
Η prinzipiell schwierig ist, ständig für jede Diode ganz
genau dieselbe Sperrspannungskennlinie zu erzielen. Für kleine Systeme mit einer Speicherkapazität von z. B.
1000 Bits besteht dieser Nachteil nicht, da alle Dioden vorher geprüft und paarweise passend ausgewählt
werden können. Wenn jedoch für so eine Speicheranordnung eine Kapazität von einer Million Bit gefordert
wird oder wenn der Speicher in monolithischer Schaltungstechnik aufgebaut wird, wird ein solches
Prüfen und paarweises Aneinanderanpassen so teuer,
2") daß das dort beschriebene System wirtschaftlich nicht
mehr tragbar erscheint. Außerdem benutzt die bekannte Anordnung den Durchschlag eines gleichrichtenden
Überganges in Sperrichtung und es wurde festgestellt, daß wiederholte Durchschläge in Richtung der Sperr-
i» kennlinien der Dioden zu Langzeitunstabilitäten und zu
mangelhafter Zuverlässigkeit führen, wenn man nicht das Verhältnis von Signalspannung zu Steuerspannung
so weit herabsetzt, daß es unter dem opitmalen Wert liegt.
)-"i In der deutschen Patentanmeldung P17 74 482
(Aktenzeichen der Anmelderin: YO 967 056) ist eine Speicheranordnung mit Feldeffekttransistoren beschrieben,
bei der die einzelnen Speicherzellen, die der Einspeicherung und Aufzeichnung binärer Information
4Ί dienen, aus Feldeffekttransistoren und Kondensatoren
bestehen. Im wesentlichen wird die binäre Information dadurch eingespeichert, daß auf derr. Kondensator eine
Ladung gespeichert wird, wobei der Kondensator entweder ein diffundierter Kondensator oder aber die
■r> Gate-Elektroden-Substratkapazität des Feldeffekttransistors
selbst ist.
Obgleich solche, mit Feldeffekttransistoren ausgerüstete Speicheranordnungen viele Vorteile, wie z. B. hohe
Packungsdichte und geringe Kosten aufweisen, so ist
■>o ihre Arbeitsgeschwindigkeit doch merklich geringer als
die von bipolaren Transistoranordnungen. Bipolare Transistoranordnungen sind nicht nur schneller, sondern
es können auch alle der Unterstützung dienenden und peripheren Schaltungen in der schnelleren Bipolar-
« technik ausgeführt werden. Wenn ein sehr schnelles
Speichersystem erforderlich ist, sind also FET-Speicher nicht unbedingt brauchbar.
Weiterhin sei zum Stand der Technik auf die US-Patentschrift 36 14 753 vom 19. Oktober 1971
W) hingewiesen, in der eine Speicheranordnung für
wahlweisen Zugriff mit einem Speicherelement je Bit mit bipolaren Transistoren offenbart ist, bei denen in der
Basisleitung jedes Transistors ein Widerstand eingeschaltet ist und im Kollektorstromkreis ein Kondensate
tor liegt. Die hier verwendeten Transistoren können in beiden Richtungen leiten und die Informationsspeicherung
wird dadurch erzielt, daß in dem mit dem Transistor gekoppelten Kondensator eine Ladung
eingespeichert wird.
Der im Basisstromkreis jedes Transistors liegende Widerstand macht in dieser Speicheranordnung einige
der Vorteile, die diese Anordnung über FET-Speicheranordnungen aufweist, zunichte, da dieser Widerstand
nicht nur die Arbeitsgeschwindigkeit der Anordnung in den zugehörigen Schaltungen beschränkt, sondern auch
die Größe des gesamten Speicherbereiches begrenzt. Die Verwendung eines solchen Basiswiderstandes
erfordert auch einen erhöhten Strom, was ,ien Stromverbrauch insgesamt und die Anforderungen an
die Kühlung erhöht Die durch solch einen Widerstand je Speicherzelle sich ergebende Beschränkung in der
Größe einer Speicherzelle wird insbesondere dann von Bedeutung sein, wenn man eine solche Anordnung in
einen sehr kleinen Halbleiterkörper hineinintegrieren wilL Eine solche Integration wird nicht nur benutzt, um
die Größe der einzelnen Zelle zu verringern, sondern dient auch der Kostenreduzierung sowie der Verringerung
der erforderlichen Spannungen und Ströme. Es ist außerdem wesentlich schwieriger, eine große Anzahl
solcher Zellenwiderstände wiederholbar mit gleichbleibenden Toleranzen herzustellen und die normalerweise
bei der Herstellung solcher Widerstände auftretenden Toleranzschwankungen zu akzeptieren. Eine solche
Speicherschaltung muß daher normalerweise ein Verhältnis von Signalspannung zu Steuerspannung wählen,
das vom optimalen Verhältnis abweicht.
Die Erfindung hat sich nun zur Aufgabe gestellt, eine Speicherschaltung aus bipolaren Transistoren aufzubauen,
die diese Nachteile vermeidet. Erfindungsgerräß wird also eine Speicheranordnung mit Speicherzellen
geschaffen, deren jede einen bipolaren Transistor enthält, der unmittelbar mit der Wort- und der
Bitleitung der Speicheranordnung und mit einem kapazitiven Speicher gekoppelt ist.
Die vorliegende Erfindung befaßt sich insbesondere mit einer dynamischen bipolaren Speicherzelle für
wahlfreien Zugriff, die aus einem einzigen bipolaren Transistor bestent, der mit einem einzigen Kondensator
verbunden ist, wobei sich diese Zelle auf einem wesentlich kleineren Bereich aufbauen läßt, als dies
bisher bekannt war, indem der bisher erforderliche Widerstand weggelassen wird und die Zelle mit
Impulsen unterschiedlicher Spannungsampiitude betrieben wird.
Mit der erfindungsgemäß aufgebauten Speicherzelle kann man daher das optimale Verhältnis von Signalspannung
zu Steuerspannung ausnutzen. Speicherschaltungen unter Verwendung der neuen Speicherzelle sind
damit in der Lage, bei geringeren Spannungen und Strömen zu arbeiten, als dies bisher der Fall war, so daß
sich auch eine Langzeitzuverlässigkeit der Speicheranordnungen erzielen läßt. Speicherschaltungen mit der
neuen Speicherzelle lassen sich mit großem Vo-teil auch
als integrierte Halbleiterschaltungen aufbauen, was die gesamte Herstellung gegenüber dem Stand der Technik
beträchtlich verbilligt
Die Erfindung wird nunmehr anhand von Auslührungsbeispielen
in Verbindung mit den Zeichnungen näher beschrieben. Dabei zeigt
F i g. 1 schematisch eine Speicheranordnung gemäß der Erfindung,
F i g. 2 ein Impulsdiagramm zum Lesen, Schreiben und Löschen der Information in den Speicherzellen
nach Fig. 1,
F i g. 3 eine weitere Ausführungisform der Anordnung
der Speicherzelle in F i g. 1 unJ
Fig.4 noch eine andere Ausführungsform der Speicherzelle in F i g. 1.
In Fig. 1 ist eine planare Anordnung einer Anzahl
von Speicherzellen gezeigt, die gemäß der Erfindung geschaltet sind. Nur für die Zweck" der Erläuterung sei
angenommen, daß die Speicheranordnung gemäß F i g. 1 eine aus vier Speicherzellen, 10a, 106, lOcund 10J
bestehende 2x2 Speicheranordnung sein soll, deren
jede Zelle nur aus einem bipolaren Transistor 11 und
einem Kondensator 12 besteht
Selbstverständlich sind in Wirklichkeit in ganz wesentlich größeren Speicheranordnungen tausende
von Speicherzellen eingesetzt
In der Anordnung werden vertikale Bitleitungen 14.1 und 14.2 benutzt, die mit entsprechenden Bitleitungstreibern
und Abfühlverstärkern 15 verbunden sind. Waagrechte Wortleitungen 16.1 und 16.2 sind mit einer
Wortleitungstreiberstufe 17 verbunden. Die Wortleitungen 16.1 und 16.2 liegen senkrecht zu den Bitleitungen
14.1 und 14.2 und die Speicherzellen 10a, 10Z>, 10.? und
iOd verbinden die Wortleitungen mit den Bitleitungen
an den entsprechenden Schnittpunkten.
Die Bitleitungsti eiber 15 sind von üblicher Bauart und
liefern an die Bitleitungen positive Spannungen mit verschiedenen Amplituden. Die Wortleilungstreiber 17
sind ebenfalls von üblicher Bauart und liefern an die Wortleitungen positive Spannungen mit verschiedenen
Amplituden.
Jeder Transistor 11 in jeder Speicherzelle hat eine Basis 18, einen Emitter 19 und einen Kollektor 20. Die
Basis 18 jedes Transistors ist mit der zugeordneten Wortleitung verbunden und der Emitter jedes Transistors
ist mit der entsprechenden Bitleitung verbunden. Der Kondensator 12 jeder Zelle ist zwischen Kollektor
20 jedes Transistors einer Zelle und Erde, bzw. Masse eingeschaltet.
Die Speicheranordnung in Fig. 1 kann worioiganisiert
sein und wird in einem Lese/Schreibzyklus betrieben, wobei die Information durch die Koinzidenz
angelegter Signale, die auf der entsprechenden Wortleitung und einer entsprechenden Bitleitung auftreten aus
einer bestimmten Zelle ausgespeichert oder in diese eingespeichert wird.
Die Arbeitsweise der in F i g. 1 gezeigten Speicherzelle wird im Zusammenhang mit F i g. 2 beschrieben, in
der die Impulse dargestellt sind, die an den Wortleitungen und Bitleitungen zum Einschreiben oder Lesen
einer Eins oder einer Null in oder aus einer bestimmten Zelle angegeben sind.
In der Speicherzelle 10a wird die Information, eine binäre Eins oder eine binäre Null, die in der Zelle
eingespeichert werden soll, durch die an den Wort- bzw. Bitleitungen anzulegenden Spannungen bestimmt. Zum
Einspeichern oder Einschreiben einer binären Eins wird beispielsweise die Spannung auf der Wortleitung 16.1
durch den Worttreiber auf ein erstes Potential angehoben, so daß die Basis 18, des Transistors 11 der
Zelle 10a von 0 Volt auf ungefähr +1 Volt übergeht. Dies ist als Impuls 21 in F i g. 2 gezeigt Gleichzeitig wird
das Potential auf der Bitleitung 14.1 durch den Bitleitungstreiber in der Weise geändert, daß das
Potential am Emitter 19 des Transistors 11 der Zelle 10;;
von der normalen Ruhespannung von +4 Volt auf etwa + 0,3 Volt abgesenkt wird. Dies ist bei 22 in F i g. 2
gezeigt. Durch diese Spannungen wird der Transistor 11
in Zelle I0a in Durchlaßrichtung vorgespannt. Da der Kollektor 20 des Transistors 11 in Zelle 10a nunmehr
positiver als der Emitter 19 ist, wird der mit dem
Kollektor 12 verbundene Kondensator über den Transistor 11 entladen und eine Eins in der Zelle
eingespeichert.
Das Auslesen der Zelle nach Einspeichern eines Signals in der Speicherzelle wird in der Weise
ausgeführt, daß der Kollektor-Basisübergang des Transistors 11 in Durchlaßrichtung vorgespannt wird, so
daß der Emitter des auszuspeichernden Transistors positiver ist, als der Kollektor. Dies wird für die gleiche
Zelle 10a dadurch erreicht, daß die Bitleitung 14.1 auf ihrer Ruhespannung von +4 Volt gehalten und die
Wortleitung 16.1 von 0 Volt auf etwa 3,7 Volt angehoben wird, wie dies beim Impuls 23 in F i g. 2
gezeigt ist. Diese Spannungskoinzidenz an der Zelle 10a bewirkt, daß Transistor 11 in der Zelle 10a in der
Richtung von seinem Emitter nach seinem Kollektor leitend wird. Da nunmehr der Emitter 19 positiver ist, als
der Kollektor 20, fließt der Strom von der Bitleitung 14.1 durch den Transistor und der Kondensator 12 wird
aufgeladen. Dieser durch den Transistor fließende Ladestrom tritt als Spannungsabfall 24 auf der
Bitleitung 14.1 auf und zeigt damit an, daß zuvor eine Eins in dem Kondensator 12 eingespeichert war. Dieser
Spannungsabfall 24 auf der Bitleitung 14.1 tritt in den mit dieser Leitung verbundenen Abfühlverstärker als
Signal auf. Vom Abfühlverstärker kann ein solches Signal nach anderen angeschlossenen Schaltungen
übertragen werden. Ein solcher Lesevorgang löscht die zuvor in der Zelle eingespeicherte Information einer
binären Eins durch Aufladen des Kondensators 12. Wenn also die Zelle ausgespeichert wird, muß sie in
ihren vorherigen Zustand zurücküberführt werden, d. h. im gegebenen Fall, wenn die Zelle ihren Speicherzustand
1 beibehalten soll, dann muß anschließend in einem weiteren Zyklus die Eins wieder eingeschrieben
werden.
Zum Einspeichern oder Einschreiben einer binären Null wird der Worttreiber für die Wortleitung 16.1 etwa
auf 1 Volt gebracht wie dies bei 25 in F i g. 2 gezeigt ist, während der Bitleitungstreiber für die Leitung 14.1 auf
seiner normalen Ruhespannung von +4 Volt verbleibt. Diese Spannungen sind so gewählt, daß der Emitter 19
positiver als der Kollektor 20 gehalten wird. Da ein Lese-Löschzyklus immer einem Schreibzyklus vorangeht
und da außerdem ein solcher Lese-Löschzyklus den Kondensator auflädt, befindet sich der mit dem
Kollektor verbundene Kondensator 12 in seinem 0-Zustand und bleibt in diesem.
Das Auslesen der Zelle nach Einspeicherung einer Null wird in identischer Weise wie beim Auslesen einer Eins
in der Zelle durchgeführt Das heißt, der Kollektor-Basisübergang des Transistors wird in Durchlaßrichtung
dadurch vorgespannt daß die Bitleitung 14.1 auf ihrer Ruhespannung von +4 Volt verbleibt und die
Wortleimng 16.1 von 0 Volt auf 3,7 Volt angehoben wird, wie dies beim Impuls 26 in F i g. 2 gezeigt ist
Dadurch wird Transistor 11 in der Zelle 10a erneut in Richtung vom Emitter zum Kollektor leitend, weil
wiederum der Emitter 19 auf einem höheren positiven Potential iiegt als der Kollektor 20. In diesem Fall war
jedoch der Kondensator 12 zuvor durch Anlegen eines »Schreiben-0« Impulses aufgeladen, so daß kein Strom
durch den Transistor fließt und auf der Bitleitung 14.1 kein Signal auftritt Weil in diesem Fall auf der
Bitleitung kein Spannungsabfall auftritt wird aus der Bitieitung 14.1 ein Signal 0 gelesen.
Die Verwendung von verschiedenen Spannungsamplituden beim Lesen und Schreiben der Zelle beseitigt
die Notwendigkeit, im Basisstromkreis des Transistors einen Widerstand vorzusehen, so daß die Zelle schneller
arbeitet, als die zum Stand der Technik bekannten Zellen. Damit wird aber die Stromverstärkung des
ι Transistors β sowohl in Vorwärts- als in Rückwärtsrichtung
weniger kritisch. Derzeit in integrierter Schaltungstechnik hergestellte Transistoren weisen eine
Stromverstärkung β in Vorwärtsrichtung zwischen 20 und 100 auf, während die Stromverstärkung β in
ι» Rückwärtsrichtung zwischen 1 und 2 Iiegt. Da der
Basiswiderstand beseitigt ist, ist es nicht langer notwendig, daß die Stromverstärkung des Transistors in
Rückwärtsrichtung bei mehr als 2 gehalten wird, wie dies bisher erforderlich war. Selbstverständlich können
υ Transistoren, deren Stromverstärkung in Rückwärtsrichtung
größer ais 2 ist, ebenfalls in der hier beschriebenen Speicherzelle benutzt werden.
F i g. 3 zeigt eine weitere Ausführungsform der in F i g. 1 verwendeten Speicherzelle. In F i g. 3 ist der
Transistor 31 so angeschlossen, daß seine Basis 32 mit der Wortleitung 33, sein Kollektor 34 mit der
Bit/Abfühlleitung 35 und sein Emitter 36 über einen Kondensator 37 mit Masse oder Erde verbunden ist
Diese Zelle arbeitet genauso, wie die in F i g. 1 gezeigte
y> Zelle. Die in Fig.2 gezeigten Spannungsimpulse
können ebenfalls zum Betrieb dieser Zelle wie bei der Zelle in F i g. 1 benutzt werden. Würde man statt dessen
in der Zelle in F i g. 1 oder in der Zelle in F i g. 3 PNP-Transistoren verwenden, wäre es natürlich not-
j(i wendig, die Polaritäten der Potentiale auf den
Bitleitungen und den Wortleitungen umzukehren, da PNP-Transistoren umgekehrte Spannungen zum Betrieb
benötigen.
F i g. 4 zeigt eine weitere Ausführangsform der Zeile
i) in F i g. 1. In dieser Ausführungsform ist die Bit/Abfühlleitung
in eine gesonderte Bitleitung und eine Abfühlleitung aufgetrennt Wie aus F i g. 4 zu sehen,
besteht die Zelle aus einem Transistor 41, dessen Basis 42 mit der Wortleitung 43, dessen Kollektor 44 mit der
4(i Bitleitung 45 und dessen Emitter 46 über einen
Kondensator 47 mit einer Abfühlleitung 48 verbunden ist. Die Abfühiieitung 48 ist über eine impedanz 49 mit
Masse verbunden und ein Abfühlverstärker 50 ist über dieser Impedanz angeschlossen, so daß die in dem
4Ί Kondensator eingespeicherten Signale während eines
Lesevorgangs festgestellt werden können. Die in F i g. 2 gezeigten Spannungsimpulse und Spannungsamplituden
können auch in dieser Ausführungsform zum Schreiben, Lesen und Löschen von Null und Eins benutzt werden.
->" Es ist ebenfalls klar, daß der in Fig.4 gezeigte
Transistor in seiner Richtung umgekehrt werden kann, so daß sein Kollektor über den Kondensator mit der
Abfühlleitung und sein Emitter mit der Bitleitung gekoppelt ist.
Jede dieser Ausführungsformen hat ihren eigenen Vorteil im Bezug auf ZellengröBe gegenüber Zellengeschwindigkeit,
insbesondere dann, wenn diese Anordnungen unter Verwendung von integrierter Schaltungstechnik aufgebaut werden. Bei Speicheranordnungen in
W) integrierter Schaltungstechnik muß auch daran gedacht
werden, ob man für die Bit- und Wortleitungen die sogenannte Einschichtmetallurgie oder die sogenannte
Doppelschichtmetallurgie anwendet ;
Die Zellenanordnung von Fig. 1 hat den geringsten
fc5 Flächenbedarf pro Zelle und ist relativ langsam und
erfordert die etwas schwieriger herzustellende Doppelschichtmetallurgie.
Die Zelle gemäß F i g. 3 hat die gleiche Geschwindig-
Die Zelle gemäß F i g. 3 hat die gleiche Geschwindig-
keit wie Zelle in F i g. I und benötigt keine Doppelschichtmetallurgie,
benötigt aber eine etwas größere Fläche pro Zelle.
Die Zellenanordnung gemäß F i g. 4 hat an sich den größten Flächenbedarf aller hier offenbarten Zellen, ist
aber die Schnellste und benötigt nicht die Doppelschichtmetallurgie.
In einer anderen Anordnung zu der von Fig. 4 (nicht
gezeigt) ist der Transistor umgekehrt, so daß der Kondensator zwischen Kollektor und Abfühlleitung
eingeschaltet und der Emitter mit der Bitleitung verbunden ist. Diese Anordnung ist genau so schnell, wie
die in Fig.4 gezeigte Anordnung, hat jedoch einen geringeren Flächenbedarf, da hier Doppelschichtmetallurgie
erforderlich ist.
Im vorangegangenen wurde also eine Speicheranordnung mit nur einem bipolaren Transistor und einem
einzigen Kondensator für jede Speicherzelle beschrieben, die durch Ansteuerung der Wort- und Bitleitungen
mit Spannungsimpulsen verschiedener Amplitude keinen hohen Widerstand mehr in der Basis des Transistors
benötigt.
Die beschriebenen Speicherzellen lassen sich leicht herstellen und sind mit dem derzeitigen Herstellungsverfahren
in integrierter Halbleitertechnik verträglich.
Es muß darauf hingewiesen werden, daß, obgleich alle hier beschriebenen Ausführungsformen unter Verwendung
von NPN-Transistoren dargestellt sind, insgesamt auch PNP-Transistoren verwendet werden können,
wobei jedoch die angegebenen Potentiale zum Steuern von PNP-Transistoren in ihrer Polarität umgekehrt
werden müßten.
Hierzu I Bliiil Zeichnungen
Claims (11)
1. Bipolarer Transistorspeicher, bestehend aus
einer Anzahl von Speicherzellen, die mit einer Anzahl von Wortleitungen und einer Anzahl von
Bitleitungen gekoppelt sind, wobei jede Speicherzelle einen bipolaren Transistor und einen Ladungsspeicher enthält und der Emitter-Kollektor-Stromkreis
jedes Transistors zwischen Ladungsspeicher und Bitleitung und die Basis jedes Transistors mit der
Wortleitung gekoppelt ist, und aus Schaltmitteln zum Einspeichern und Auslesen von Information in
ausgewählten Speicherstellen, dadurch gekennzeichnet, daß zum Schreiben, Lesen und
Löschen von binärer Information die Wort- und die Bitleitungen (16,14) durch jeweils zwei unterschiedliche
Potentiale gleicher Polarität ansteuerbar sind.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß zum Einspeichern einer Eins die
Wortleitung (16) auf ihr erstes Potential (21) und gleichzeitig die Bitleitung (14) auf ihr zweites
Potential (22) steuerbar ist.
3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß zum Einspeichern einer Null die
Wortleitung (16) auf ihr erstes Potential (25) und die Bitleitung (14) auf ihr erstes Potential steuerbar ist.
4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß zum Lesen/Löschen einer Eins die
Wortleitung (16) auf ihr zweites Potential (23) und die Bitleitung (14) auf ihr erstes Potential steuerbar
ist.
5. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß zum Lesen/Löschen einer Null die
Wortleitung (16) auf ihr zweites Potential (26) und die Bitleitung (14) auf ihr erstes Potential, ihr
Ruhepotential steuerbar ist.
6. Speicher nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß als Ladungsspeicher ein Kondensator
(12; 37) dient, der zwischen Emitter eines jeden Transistors (11, 31) und Masse eingeschaltet
ist.
7. Speicher nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß der Kondensator als Ladungsspeicher zwischen Kollektor und Masse eingeschaltet
ist.
8. Speicher nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß mit dem Kollektor-Emitterstromkreis
eines jeden Transistors eine gesonderte Abfühlleitung (48) verbunden ist.
9. Speicher nach Anspruch 7, dadurch gekennzeichnet, daß der Kondensator (47) als Ladungsspeicher
zwischen Emitter (46) des Transistors (41) und der Abfühlleitung (48) eingeschaltet ist.
10. Speicher nach Anspruch 7, dadurch gekennzeichnet, daß der Kondensator als Ladungsspeicher
zwischen dem Kollektor des Transistors und der Abfühlleitung eingeschaltet ist.
11. Speicher nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß jede Speicherzelle aus einem
Transistor besteht, dessen Basis unmittelbar an der Wortleitung angeschlossen ist und dessen Kollektor-Emitter-Stromkreis
zwischen dem Ladungsspeicherkondensator und einer Bitleitung eingeschaltet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US30296372A | 1972-11-01 | 1972-11-01 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2348065A1 DE2348065A1 (de) | 1974-05-09 |
DE2348065B2 true DE2348065B2 (de) | 1981-07-09 |
DE2348065C3 DE2348065C3 (de) | 1982-03-18 |
Family
ID=23169994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19732348065 Expired DE2348065C3 (de) | 1972-11-01 | 1973-09-25 | Bipolarer Transistorspeicher mit kapazitiver Speicherung |
Country Status (6)
Country | Link |
---|---|
JP (1) | JPS546178B2 (de) |
CA (1) | CA1101992A (de) |
DE (1) | DE2348065C3 (de) |
FR (1) | FR2204849B1 (de) |
GB (1) | GB1379879A (de) |
IT (1) | IT993090B (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US3979734A (en) * | 1975-06-16 | 1976-09-07 | International Business Machines Corporation | Multiple element charge storage memory cell |
JPH0420374U (de) * | 1990-06-13 | 1992-02-20 |
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---|---|---|---|---|
US3355720A (en) * | 1964-03-05 | 1967-11-28 | Rca Corp | Memory using charge storage diodes |
US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
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-
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- 1973-09-25 DE DE19732348065 patent/DE2348065C3/de not_active Expired
- 1973-10-01 GB GB4575373A patent/GB1379879A/en not_active Expired
- 1973-10-05 JP JP11155773A patent/JPS546178B2/ja not_active Expired
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Also Published As
Publication number | Publication date |
---|---|
GB1379879A (en) | 1975-01-08 |
DE2348065A1 (de) | 1974-05-09 |
IT993090B (it) | 1975-09-30 |
FR2204849A1 (de) | 1974-05-24 |
JPS546178B2 (de) | 1979-03-26 |
CA1101992A (en) | 1981-05-26 |
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JPS4979133A (de) | 1974-07-31 |
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C3 | Grant after two publication steps (3rd publication) | ||
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