DE2207365B2

DE2207365B2 - Modulator zur erzeugung frequenzumgetasteter signale

Info

Publication number: DE2207365B2
Application number: DE19722207365
Authority: DE
Inventors: Thomas Russell Leonardo Saltzberg Burton R Middletown N J Lawrence (V St A)
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1971-02-19
Filing date: 1972-02-17
Publication date: 1973-06-28
Also published as: NL7201945A; SE373473B; US3697892A; FR2125554B1; DE2207365C3; FR2125554A1; DE2207365A1; ES399905A1; JPS5117368B1; GB1384777A; BE779389A; IT949152B; CA942425A

Description

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Die Erfindung betrifft einen Modulator zur Erjgung frequenzumgetasteter Signale, die Binärtensignale darstellen.

Auf dem Gebiet der Datenverarbeitung und Dawermittlung ist eine große Anzahl von abgehenden itensignalkanälen an einen zentralen Verarbeiter er Vermittler angeschlossen. Jeder Datenkanal um-3t vielfach eine Fernsprechleitung, die sich benntlich für die Übertragung sprachfrequenter Siale eignet. Daher werden frequenzumgetastete sprachfrequente Signale, die die Datengrundbandsignale der Verarbeitungs- oder Vermittlungssignalquelle darstellen, erzeugt und den jeweiligen Signalkanäien zugeführt. Die Umtastung der Frequenz des sprachfrequenten Signalträgers unter Steuerung der Gleichstromdatensignale wird durch einen Datengerät-Sendemodulator besorgt, der im allgemeinen mit (induktiven und/oder kapazitiven) Oszillatorschaltungen ausgestattet ist.

Da mehr als ein abgehender Kanal angeschlossen ist, sind die Datengerätsender (zusammen mit den Empfängern und Steuerungen) oft als Gruppe angeordnet, um ein sogenanntes Vielfachdatengerät zu oilden. Um dessen Aufwand herabzusetzen, hat sich eine gemeinsam durch die Datengerätsender verwendbare Ausrüstung als vorteilhaft erwiesen. Die wichtigste Senderschaltung ist die Oszillaturschaltung. Eine Oszillatorschaltung, die durch digitale Schaltungen frequenzumgetastete Signale (im numerischen Sinn) erzeugt, kann bekanntlich durch mehrere Datenquellen zeitlich gemeinsam benutzt werden. Eine Ausführungsform einer digitalen Oszillatorschaltung ist ein digitales Filter, das an der Stabilitätsgrenze betrieben wird und daher (im numerischen Sinn) oszilliert. Digitale F.cquenzumtast-Modulatoren dieser Art sind in der Patentanmeldung P 20 60 376.3 vom 8. Dezember 1970 beschrieben.

Das digitale Filter ist mit verhältnismäßig komplizierten Schaltungseinrichtungen aufgebaut, die verhältnismäßig komplizierte digitale Rechnungen durchführen. Dazu kommt, daß die Ausgangssignale der digitalen Schaltungseinrichtungen erheblichen Ainplitudenschwankungen unterliegen, die in der Hauptsache auf Quantisierungsrauschen zurückzuführen sind. Schließlich erzeugen bei einem Umtasten der Ausgangsfrequenz diese digitalen Modulatoren Amplitudenschwankungen sowie Phasenunstetigkeiten (sogenanntes »2Iittern«). In der vorgenannten Patentanmeldung P 20 60 376.3 wird eine Korrekturschaltung beschrieben, die die Amplitudenschwankungen unterbindet. Es ist auch möglich, eine an sich bekannte Vorrichtung zur Unterbindung des Zitterns anzuwenden. Dennoch sind diese Korrekturschaltungen verhältnismäßig kompliziert.

Der Erfindung liegt daher die Aufgabe zugrunde, einen Frequenzumtastmodulator mit digitaler Auslegung anzugeben, der nur verhältnismäßig einfache Rechnungen ausführt, von Natur aus keinerlei Amplitudenschwankungen unterliegt und zu keinen Amplitudenschwankungen oder Phasenunterbrechungen führt, wenn die Frequenz umge;astet wird.

Zur Lösung dieser Aufgabs geht die Erfindung aus von einem Modulator der eingangs genannten Art, und die Lösung ist gekennzeichnet durch einen Nachschlagespeicher, der eine die Amplituden einer auf einer Sinuswelle befindlichen Punktfolge darstellende Serie von Signalwerten definiert, durch eine Steuereinrichtung, die auf ein eintreffendes Binärdatensignal hin der Serie von Werten zugeordnete Kennzahlen erzeugt, und durch Verknüpfungsglieder, die die Kennzahlen an eine Verknüpfungsgliedanordnung anlegen, deren Ausgangsglieder in Abhängigkeit von den zugeführten Kennzahlen die entsprechend dem Nachschlagcspeicher definierten Signalwerte auslesen, aus denen dann die frequenzumgetasteten Signale erzeugt werden.

Allgemein gesagt, sieht die Erfindung einen Modulator vor, der mit einem Speicher (Nachschlagespei-

eher) ausgerüstet ist. Dieser Speicher definiert die Signalwerte vorbestimmter, auf einer Sinuswelle befindlicher Punkte. Ferner ist ein Verarbeiter vorgesehen, der unter Steuerung eines ankommenden Datensignals die definierten Signalwerte auswählt und ausliest. Die Signahverte können mit Vorteil digital definier sein, so daß die Schaltung sowohl des Speichers als auch des Verarbeiters einen digitalen Aufbau ausweisen und der Modulator zeitlich gemeinsam von mehreren Quellen benutzt werden kann. Des weiteren ist, weil die Signahverte im Speicher vorausbestimmt sind, der Modulator von Natur aus von auf Quantisierungsrauschen zurückzuführenden Amplitudenschwankungen frei.

Bei einem Ausführungsbeispiel der Erfindung umfaßt der Speicher eine Tabelle mit digitalen Amplituden von 40 aufeinanderfolgenden, durch den gleichen Phasenwinkel getrennten Punkten einer Sinuswelle. Jeder zehnte oder elfte der aufeinanderfolgenden Amplitudenwerte wird gemäß dem binären Zuttand des Datensignals durch den Verarbeiter ausgewählt und ausgelesen, so daß. die Ausgangsdigitalwerte nach ihrer Umwandlung eine frequenzumgetastete Welle erzeugen, wenn sie in analoge Werte umgewandelt worden sind. Durch die Verarbeitung as der aufeinanderfolgenden Punkte bei der Berechnur g jeden Phasenwinkels zusammen mit den vorbestimmten, im Speicher enthaltenen Amplitudenwcten jedes Phasenwinkels der Sinuswelle werden Amplituden- und Phasenunstetigkeiten bei einer Frequenzumtastung der Welle unterbunden.

Gemäß einer Weiterbildung der Erfindung umfaßt die Steuereinrichtung eine Verarbeitungseinrichtung, die den Wert jeder der erzeugten Kennzahlen gemäß dem Binärzustand des Datensignals erhöht, um auf dice Weise diejenige Kennzahl zu erzeugen, die nachfolgend der Verknüpfungsgliedanordnung zugeführt wird.

Gemäß einem zusätzlichen Weiterbildung der Erfindung sind alle aufeinanderfolgenden Punkte auf der Sinuswelle durch gleiche Phasenwinkel getrennt, und die Steuereinrichtung ist so ausgelegt, daß sie die Kennzahlen der Verknüpfungsgliedanordnung im Rhythmus einer Taktfrequenz zuführt.

Außerdem ?'eht eine Weiterbildung der Erfindung vor, daß alle Werte die Amplituden der sich innerh.-Ub einer Periode einer Sinuswelle befindlichen Punkte darstellen und daß der Verarbeiter zurückgestellt wird und einen neuen Arbeitszyklus besinnt, wenn der Wert der erhöhten Zahl den Wert der großten Zahl überschreitet, die einen Wert in dem Nachschlagespeicher kennzeichnet.

Schließlich ist eine Weiterbildung der Erfindung dadurch gekennzeichnet, daß der Verarbeiter eine Addiervorrichtung umfaßt, die gemäß dem Binärzustand des Datensignals den Wert der Kennzahl um die eine oder eine andere einer festen Einheitszahl vergrößert.

Das Berechnen der Kennzahl wird daher durch Abtasten ues Grundbandsignals und durch Addieren von z. B. zehn oder elf Einheiten zu der Kennzahl durchgeführt, um die Kennzahl zu erzeugen, die dem Nachschlagespeicher als nächste Zahl zuzuführen ist. Es sind dah;r lediglich einfache Berechnungen durchzuführen.

Die Erfindung wird nachfolgend an Hand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen beschrieben. Es zeigt

F i g. 1 schematisch die verschiedenen Einrichtungen, einschließlich eines digitalen Frequenzurntast-Modulator,

F i g. 2 schematisch eine Anordnung für eine gemeinsame Taktgeberschaltung,

F i g. 3 und 4 Einzelheiten der Schaltungen, die einen digitalen Frequenzumtast-Modulator bilden,

F i g. 5 die Zuordnung der F i g. 3 und 4,

F i g. 6 die verschiedenen Phasenwinkel der Periode einer Sinuswelle,

F i g. 7 eine Tabelle mit den Werten, die in dem Nachschlagespeicher des Frequenzumtast-Modulator definiert sind.

Der digitale Modulator bildet vorteilhaft einen Teil eines Systems, das ais Mehrfach-Datengerätsender beschrieben werden kann und eine Vielzahl von Quellen für Grundbandbinärdatensignale und eine entsprechende Vielzahl .on abgehenden Fernsprechleitungen miteinander verbindet. Im vorliegenden Fall werden die Gleichstromgrundbanddatensignale von jeder der Datenquellen auf einem sprachfrequenten Träger frequenzmoduliert, und die erzeugten frequenzumgetasteten Signale werden einer zugeordneten Fernsprechleitung zugeführt. Im allgemeinen werden diese Funktionen durch einen Abtaster 102, den digitalen Frequenzumtast-Modulator 103, im folgenden auch FSK-Modulator genannt, den Verteiler 104 und den Taktzähler 201 (Fig. 2), der für einen synchronisierten Betrieb des Systems sorgt, durchgeführt.

In F i g. 1 sind die verschiedenen Grundbandbinärdatenquellen gruppenweise als Datenquellen 101 angegeben. F1 g. 1 zeigt /i Datenquellen, die durch Blöcke abgebildet und durch die Ziffern 1 bis /; gekennzeichnet sind, wobei jeder auf diese Weise gekennzeichnete Block eine Quelle von Gleichstrom-Grundbandbinärdaten darstellt.

Der Abtaster 102 sorgt allgemein für ein Abtasten der Gleichstromgrundbandsignale, die von den Datenquellen 101 geliefert werden. Das Abtasten wird gesteuert durch von dem Taktgeber 201 über Kanalzähladern 206 gelieferte Abtast- oder Gattersignale. Am Ausgang erzeugt der Abtaster 102 aufeinanderfolgende Bitfolgen, wobei jede Bitfolge eine Bitreihe umfaßt, die der sequentiellen Abtastung der Datensignale entspricht, die durch die Datenquellen 101 geliefert werden. Diese seriellen Bitfolgen am Ausgang des Abtasters 102 werden danach dem FSK-Modulator 103 zugeleitet.

Gemäß seiner Funktion benutzt der FSK-Modulator 103 eine digitale Betriebsweise, um nacheinanderfolgende Bitmuster (die von einer einzelnen Datenquelle abgeleitet werden) zu überprüfen und aufeinanderfolgenden Zahlen (die der Datenquelle zugeorc.iet sind) zu errechnen. Diese Zahlen definieren die Amplituden aufeinanderfolgender Punkte einer frequenzumgetasteten Welle. Jedes vom Abtaster 102 ankommende Bit wird durch den FSK-Modulator 103 überprüft, der die Frequenz seiner Ausgangssignalwelle verschiebt, derart, daß sie oberhalb der Trägermittenrrequenz liegt, wenn ein ankommendes Bit eine logische »1« (Markiersignal) darstellt, und unterhalb der Mittenfrequenz, wenn das ankommende Bit eine logische »0« (Pausenfrequenz) darstellt. Eine Synchronisierung des FSK-Modulators 103 mit dem Rest des Systems wird durch Taktimpulse zustande gebracht, die von den Kanalzähladern 206 abgeleitet und durch das ODER-Glied 109 gesteuert werden.

Das Ausgangssignal des FSK-Modulators 103 um-

faßt aufeinanderfolgende Binärzahlen, die je mehrere glieder 106 (1) bis 106 (n) stehen mit entsprechenden

am Ausgang in einer Zeitlage erscheinende Bits ent- Kanalzähladern 206 in Verbindung. Diese Adern

halten. Die Zeitlage wird durch Kanalzähladern 206 werden, wie oben erwähnt, nacheinander durch Im-

definiert und entspricht der Zeitlage der Datenquelle, pulse beaufschlagt. Die Gleichstromgrundbandsignale

die das ankommende Bit geliefert hat. Die Bits einer 5 der Datenquellen 1 bis /i werden demzufolge nach-

jeden Binärzahl werden danach parallel dem Vertei- einander abgetastet und danach über Verknüpfungs-

Ier 104 zugeführt. glieder 106 (1) bis 106 (n) an das ODER-Glied 107

Der Verteiler 104 empfängt die parallelen Bits geführt. Das Ausgangssignal des ODER-Gliedes 107

einer jeden Ausgangszahl des FSK-Modulators 103 umfaßt daher Bitfolgen, und jedes Bit einer Folge

und führt unter Steuerung von Kanalzähladern 206 io nimmt eine Zeitlage ein, die einer Datenquelle zuge-

des Taktgebers 201 drei Funktionen aus, und zwar: ordnet ist und die das Gleichstromgrundbandsignal

1. eine Verteilung der aufeinanderfolgenden Zah- der betreffenden Quelle definiert. Diese Bitfolgen len, die durch den FSK-Modulator 103 entwik- werden danach dem FSK-Modulator 103 zugeführt, kelt werden, auf individuelle interne Kanäle, Die Betriebsweise des FSK-Modulators 103 wird

2. eine Umformung jeder Digitalzahl in ein ent- 15 jetzt mit Bezug auf eine einzelne Datenquelle erläusprechendes Analogsignal und tert. Die Bauteile des Modulators (F i g. 3 und 4 in

3. ein Filtern der Analogsignale, um unerwünschte der Anordnung gemäß F i g. 5) beziehen sich auf Frequenzkomponenten zu entfernen, und ein einen einzelnen Kanal. Durch eine später zu erläu-Übermitteln der auf diese Weise gefilterten Si- ternde, einfache Abwandlung bedient der Modulagnale f>n eine entsprechende Fernsprechlei- ao tor mehrere Kanäle zeitlich gemeinsam.

tung 105. Bei der Erläuterung des Einkanalbetriebes ist vor-

Gemäß F i g. 1 umfaßt der Verteiler 104 mehrere ausgesetzt, daß die abgetasteten Bits einer Quelle, Ausgänge, die zu den Fernsprechleitungen 105 füh- z. B. der Datenquelle 101(1), dem Modulatoreingang ren. Es werden η Fernsprechleitungen gezeigt, die je zuge'ührt und daß die Taktimpulse nur einer Ader die a- und b-Ader einer Fernsprechleitung symbolisch 35 der Kanalzähladern 206, z. B. der Ader 1, dem Taktdarstellen und durch eine Zahl von 1 bis η gekenn- impulseingang des Modulators zugeführt werden. Wie zeichnet sind. Diese Zahl weist außerdem auf die oben erwähnt, beträgt die Taktimpulsfrequenz für entsprechend numerierte Datenquelle der Datenquel- den Kanal 8100 Hz.
len ΙΟΙ hin. Der Ausgang des Moduiators ist so ausgelegt, daß

Der Taktzähler 201 in F i g. 2 führt, wie oben er- 30 er eine positive Binärzahl mit 6 Bits definiert. Wie wähnt, eine Kanalzählung zur sequentiellen Abtastung oben erläutert, bestimmt diese positive Zahl die Amdes Kanals und zur Verteilung der Signale durch. plitude einer Signalwelle, die die Gestalt einer Sinus-Allgemein umfaßt der Taktgeber eine Taktquelle, wie welle annimmt, worin die die verschiedenen Ampliz. B. einen Oszillator (Block 202 in F i g. 2) und tuden darstellenden, positiven Zahlen durch die Gleieinen Kanalringzähler 204. Das Ausgangssignal des 35 chung

Oszillators 202 wird dem Kanalringzähler 204 züge- Jt + Λ sin θ
führt und schaltet diesen weiter. Der Kanalringzähler 204 umfaßt vorteilhaft einen Mehrstufenbitzähler, gegeben sind, worin θ den Phasenwinkel und K eine wobei die Anzahl der Zählwerte, die der Zähler lie- Konstante bedeutet, die eine Hälfte des Amplitudenfert, der Anzahl der Datenquellen und der entspre- 40 bereiches der Welle darstellt. Bei der vorliegenden chenden Anzahl der Fernsprechleitungen oder Ka- Anordnung ist K gleich 30, während die minimalen näle entspricht. Sobald der Kanalringzähler 204 je- und maximalen Amplituden der Sinuswelle durch den Zählwert erreicht liefert er ein Ausgangssignal die Zahlen 0 und 60 festgelegt sind,
auf einer der η Adern, die als Kanalzähladern 206 Im vorliegenden Ausfiihningsbeispiel kann dei gezeigt sind. Auf diese Weise werden die η Adern 45 Modulator 40 Abtastwerte für eine Periode einer Sider Kanalzähladern 206 nacheinander von Impulsen nuswelle speichern. Jede der gespeichei^n Zahlen beaufschlagt, wobei jeder der aufeinanderfolgende wird gemäß der obigen Gleichung berechnet und die Impuls die Zeitlage definiert, die der entsprechend sich ergebende Zahl auf die nächste ganze Zahl ab gekennzeichneten Datenquelle zugeordnet ist gerundet Um das Verständnis der Auswahl der irr

Wie oben erläutert, werden aufeinanderfolgende 50 Modulator gespeicherten Abtastinformationen zu er

Impulse der Kanalzähladern 206 zum Abtasten der leichtern, wird auf F i g. 6 verwiesen,

von dx Datenquellen 101 abgeleiteten Gleichstrom- Gemäß Fig.6 sind die Zahlen m einem Krei!

grundbandbinärsignale eingesetzt Die aufeinander- neben vierzig mit dem gleichen einem Phasenwinke

folgenden Impulse und demzufolge die Weiterschalt- von 9° entsprechenden Abstand angeordneten Mar

frequenz des Kanalringzählers 204 legen die Abtast- 55 kienmgen angeordnet Bei einer Bewegung um dei

frequenz fest. Bei dem Ausführungsbeispiel wird jede Kreis herum im Uhrzeigersinn ist bei jeder Markte

Leitung mit einer Frequenz von 8100 Hz abgetastet rung die Zahl geschrieben, die der Amplitude de

Der Haupttaktgeber des Datengerätes hat eine Be- Sinuswelle bei diesem Phasenwinkel entspricht Au

triebsfrecraenz von (8100 · ri) Hz, während die zwei diese Weise wird die Amplitude der Sinuswelle durcl

gesendeten Frequenzen für die Binärwerte 1 und 0 60 eine gleichmäßige Bewegung im Uhrzeigersinn un

2227,5 bzw. 2025 Hz betragen. den Kreis herum durchlaufen. Dabei ist zu beachten

Gemäß Fig. 1 ist jede Datenquelle mit einem ent- daß der Durchlauf einer Periode entgegen der üb

sprechenden Verungsglied des Abtasters 102 liehen Darstellung bei einem Minimalwert (Null) bc

verbunden. Dabei ist die Datenquelle 1 mit einem ginnt und endet

Ausgang des VerkHfipfungsgBedes 106 (1) verbun- 65 Wie oben erwähnt, beträgt die Taktfrequenz fü

den. Jede der anderen Datenquellen führt zu einem einen Kanal 8100Hz und die Frequenz des Pausen

entsprecJiendea VeikBSpiuflgsgSed 186 (2) iss signals 2025 Hz. Weil die Zeügebsrfrequenz vierm=

106 (ft). Die anderen ISngänge^ der VerknSpfungs- so groß wie die Pausenfrequenz ist, wird der Modt

lator bei jeder Periode der Pausenfrequenz vier Bi- zugefül./i. Wie später erläutert, umfaßt die vollstännärzahlen auswerfen. Die Folge der vier Zahlen bzw. dige Addicrschaltung die Addierer 404 bis 407, \vo-Abtastwerte am Modulatorausgang wiederholt sich bei der Addierer 407 das niedrigststellige Bit und für jede Periode, solange der Dateneingang eine bi- Addierer 404 das höchstslellige Bit berechnet, näre 0 bleibt. 5 Das Eingangsdatensignal am Anschluß 401 wird

Das Verhältnis zwischen der Markierungsfrequenz auch dem Glied 402 zugeführt. Ein Ausgangssignal und der Pausenfrequenz beträgt 2227,5 :2025. Dies des Gliedes 402 wird dem Inverter 403 zugeführt, läßt sich auf 11:10 reduzieren. Dies bedeutet, daß und die Ausgangssignale des Gliedes 402 und des Inder für zehn Perioden der Pausenfrequenz benötigte verters 403 werden einer als Blöcke 408 und 409 geZeitraum dem Zeitraum entspricht, der für elf Peri- io zeigten Addierschaltung zugeführt. Man bemerkt, öden der Markierungsfrequenz nötig ist. daß das Ausgangssignal des Inverters 403 ebenso den

Bei einer Folge von zehn Perioden der Pausenfre- Addierern 405 und 406 zugeführt wird, quenz werden 40 Abtastwerte vorhanden sein, da Das höchststellige Bit wird durch den Addierer

vier Abtastwerte je Periode vorhanden sind. Bei 408 und das niedrigststellige Bit durch den Addierer einem Verhältnis der zwei Frequenzen von 11:10 15 409 berechnet. Bei genauerer Betrachtung der Addieläßt sich sagen, daß in 40 Abtastwerten elf Perioden rei 408 und 409 sieht man, daß zwei Eingangssignale der Markierungsfrequenz zu Ende geführt werden. dem Addierer 409 zugeführt werden, der seinerseits Mit Bezug auf F i g. 6 könnte man bei einer Bewe- ein Summenausgangssignal S sowie ein Ubertragsgung im Uhrzeigersinn von zehn Markierungen für ausgangssignal C erzeugt. Das Summenausgangsjeden Taktimpuls vier Abtastwerte einer jeden Peri- so signal S des Addierers 409 wird danach dem Flipode der Pausenfrequenz erhalten. Die entsprechenden flop 425 zugeführt, während das Übertragsausgangs-Zahlen würden daher eine Sinuswelle mit einer Fre- signal C einem Eingang des Addierers 408 zugeleitet quenz von 2025 Hz zeichnen. wird. Das Summenausgangssignal des Addierers 408

Um die Ausgangsfrequenz auf 2227,5 Hz zu er- wird dem Flipflop 424 zugeleitet, höhen, fährt man im Uhrzeigersinn über elf Markie- as Die Flipflops 424 und 425 speichern die Zeilenrungen für jeden Taktimpuls. Nach 40 aufeinander- adresse oder -zahl. Diese Zahl wird ihrerseits den folgenden Abtastwerten mit einem Schritt von elf Eingängen der Addierer 408 und 409 zugeführt. Das Markierungen im Uhrzeigersinn je Abtastwcrt wiiu nusgangssigna! des Fnpfiups 424 umfaßt das nächsiman elf Perioden der Frequenz 2227,5 Hz zu Ende stellige Bit der Zeilenadresse und wird demzufolge geführt haben. 30 einem Eingang des Addierers 408 zugeleitet. Auf

Die erste Zeile, d. h. die Zeile 0 in Fig. 7, stellt ähnliche Weise wird das Ausgangssignal des Flipflops die Zahlen dar, die gemäß dem Kreis in Fig. 6 er- 425, das das niedrigststellige Bit der Zeilenzahl umhalten werden, wenn man am Pfeil im Kreis beginnt faßt, dem Eingang des Addierers 409 zugeführt. An und sich an zehn Markierungen, d. h. dem Phasen- ihren Ausgängen erzeugen daher die Flipflops 424 winkel von 90°, vorbeibewegt. Jede folgende Zeile 35 und 425 eine Zweibit-Binärzahl, die eine der vier bestimmt demnach die Zahlen des folgenden Qua- Zeilen der Tabelle gemäß F i g. 7 bestimmt. Ihrerseits dranten. Um die Zeichnung der Sinuswelle fortzu- berechnen die Addierer 408 und 409 die Nummer setzen, müßte sich an die Zeile 3 wieder die Zeile 0 der nächsten Zeile, wie sie durch die Ausgangszahl anschließen. der Flipflops 424 und 425 bestimmt wird,, sowie das

Um eine Frequenz von 2025 Hz zu erzeugen, läuft 40 unten im einzelnen noch zu beschreibende Datenman bei einem beliebigen Punkt in der Tabelle an eingangssignal.

und zählt zehn Schritte nach rechts für den nächsten Wenn man annimmt, daß ein Pausen-Datensignal

Abtastwert. Auf diese Weise ist das nächste Muster (logische 0) der Dateneingangsklemme 401 zugeleiimmer in derselben Spalte, jedoch in der nächstfol- tet wird, so befindet sich die Ausgangsleitung des genden Zeile, zu finden. Demzufolge umfaßt jede 45 Gliedes 402 im Zustand einer logischen »1«, w..n-Spalte alle notwendigen Abtastwerte, um eine voll- rend der Ausgang des Inverters 403 bei »0« steht, ständige Periode von 2025 Hz zu erzeugen. Wenn das Glied 402 ein »1«-Bit dem Addierer 409

Um 2227,5 Hz zu erzeugen, läuft man bei einem und der Inverter 403 ein »O«-Bit dem Addierer 408 beliebigen Punkt an, und zählt elf Schritte nach rechts zuführt, wird die durch die Flipflops 424 und 425 erfür den nächsten Abtastwert. Auf diese Weise befin- 5° zeugte Binärzahl um »1« erhöht. Diese neue Zahl det sich der nächste Abtastwert in der nächsten Spalte wird den »J«-Eingängen der Flipflops 424 und 425 (gemäß F i g. 7) und in der nächstfolgenden Zeile, unmittelbar und den »K«-Eingängen der Flipflops mit der Ausnahme allerdings, daß bei einem Beginn über die Inverter 414 und 415 zugeleitet, in Spalte 9 der nächste Abtastwert sich immer in Der ankommende Taktimpuls erscheint am Ein-

Spalte 0 und in einer um zwei Zeilen entfernten Zeile 55 gangsanschluß 400 und wird den Takt- oder »T«- befindet. Eingänge der Flipflops 424 und 425 zugeführt, so

Der FSK-Modulator 103 berechnet die Lage oder daß die neu berechnete Zahl in den Flipflops gespei-Nummer einer jeden Zeile und Spalte und erzeugt die chert werden kann. Wie erwähnt, wird der Taktbetreffende Mehrbitzahl, die durch die Zeile-Spalte- impuls vom Ausgangssignal des ODER-Gliedes Kreuzung festgelegt ist Die Schaltung zur Berech- 60 (Fig. 1) abgeleitet Wird nur eine Datenquelle in nung jeder Zeile und jeder Spalte ist in Fig. 4 abge- Betracht gezogen, so wird der Taktimpuls afc der bildet. F i g. 3 zeigt einen Nurlesespeicher zur Er- Impuls aufgefaßt, der von der der Datenquelle entzeugung der MehrbitzahL die der berechneten ZeHe sprechenden Kanalzählader abgeleitet ist. und Spalte entspricht Die Ausgangssignale dei Flipflops 424 und 425 wer-

Das Dateneingangssignal aus der Datenquelle, das 65 den außerdem den Gliedern 430 bis 433 zugeleitet vom Aosgas" des Abtasters 102 erhalten -wird, er- Wenn die Flipflops binär »00« Speichen: so werden scheint am Anschluß401 in Fig. 4. Diese Daten »O«-Bits von den Ausgängen d r beiden Flipflops"atH Werden einem Addierer, der ab Block 407 gezeigt ist, geleitet Dabei werden eine logische »0«. am Ausgang

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des Gliedes 430 und logische »!«-Werte an den Aus- gangssignal niedrige Spannung, und all diese Glieder gangen der Glieder 431 bis 433 erzeugt. Auf ahn- haben logische »1«-Werte an ihren Ausgängen. Auf liehe Weise führen binär »01« an den Ausgängen der ähnliche Weise erzeugt jedes der anderen Glieder Flipflops 424 und 425 zu einer logischen »0« am eine logische »0« an seinem Ausgang, wenn und nur Ausgang des Gliedes 431 und zu logischen »1«-Wer- 5 die entsprechende Zahl durch die Flipflops 420 bis ten an den Ausgängen der anderen Verknüpfungs- 423 gespeichert wird. Die Ausgangssignale der Glieglieder. Auf dieselbe Weise werden logische »0«- der 440 bis 449 werden in diesem Fall über gemein-Werte an den Ausgängen der Verknüpfungsglieder same Spaltenadern 443 zum Nurlesespeicher (F i g. 3) 432 und 433 dann erzeugt, wenn die Binärzahlen geführt.

»10« und »11« durch die Flipflops424 und 425 er- io Wenn man jetzt annimmt, daß das Dateneingangszeugt werden. Die Inverter 435 bis 438 kehren die signal am Anschluß 401 eine logische »1« darstellt logische Ausgangssignale der Verknüpfungsglieder und daß die durch die Flipflops 420 bis 423 gespei-430 bis 433 um. Danach werden die entsprechenden cherte Spaltennummer unter 9 liegt, wird entweder Ausgangssignale über ein gemeinsames Zeilenader- durch Flipflop 420, das das höchststellige Bit speikabel 452 dem Nurlesespeicher (F i g. 3) zugeführt. 15 chert, oder das Flipflop 423, das das niedrigststellige Die Spaltenadresse oder -zahl wird durch die Flip- Bit speichert, eine logische »0« am Ausgang erzeugt, flops 420 bis 423 gespeichert, wobei das Flipflop 420 Diese logische »0« wird dem Glied 402 zugeführt, das höchststellige Bit und das Flipflop 423 das nie- das daher eine logische »1« erzeugt. Dabei erzeugt drigststellige Bit der Binärzahl speichert. Die Aus- der Inverter 403 eine logische »0«. Dann erzeugen gangssignale der Flipflops 420 bis 423 werden den 20 die Ausgänge der Addierer 408 und 409 eine Zahl, Eingängen der Addierer 404 bis 407 zugeführt, die die um 1 die Zeilenzahl übersteigt, die durch die die nächstfolgende Spaltenzahl berechnen. Flipflops 424 und 425 dem Addierer, wie vorher bein Zusammenhang mit dem Dateneingangs- schrieben, zugeführt wird. Der nächste, dem Ananschluß 401 wurde festgestellt, daß das an ihm vor- schluß 400 zugeführte Taktimpuls speichert daher handene Datensignal einem Eingang des Addierers 25 diese neue Zeilenzahl, die ihrerseits den Zeilenadern 407 zugeleitet wird. Der Anschluß 401 ist auch mit 452, wie vorher beschrieben, zugeführt wird,
dem Verknüpfungsglied 402 verbunden, und das Zu dieser Zeit führt der DateneingangsanschluG Ausgangssignal des Gliedes 402 wird dem Inverter 401 eine logische »1« zu dem Addierer 407, während

403 z.ugcfiini i, dcSäcii AuSgängSSigi'icu dcü Addierern uCr inverter Twj iGgiSCiiC »0«-W'eric BTi die Aduicfci

405 und 406 zugeleitet wird. Unter der angenomme- 30 405 und 406 liefert, die daher eine Zahl erzeugen, nen Bedingung ist das Eingangsdatensignal eine lo- die um 1 die Spaltenzahl übersteigt, die durch die gische »0«. Das Ausgangssignal des Gliedes 402 ist Flipflops 420 bis 423 geliefert wird. Der nächste, am daher eine logische »1«, während das Ausgangs- Anschluß 400 erscheinende Taktimpuls setzt dahei signal des Inverters 403 eine logische »0« darstellt. diese neue Spaltenzahl in die Flipflops 420 bis 423 Daher führt der Dateneingangsanschluß 401 dem 35 ein, und die neue Zahl wird daher den Spaltenaderr Addierer 407 eine logische »0« zu, während der In- 453, wie oben beschrieben, zugeführt,
verter 403 logische »0«-Werte den Addierern 405 Sollte die Spaltenadresse eine jinäre »9« sein, se und 406 zuleitet. Die durch die Addierer 404 bis 407 werden durch beide Flipflops 420 und 423 logische neu berechnete Zahl entspricht daher der Zahl, die »1 «-Bits an ihren »!«-Ausgängen erzeugt. Diese »1«· vorher durch die Flipflops 240 bis 423 an die Ad- 40 Bits werden dem Glied 402 zugeführt. Da auch dei dierschaltung gegeben wurde. Diese neue Zahl, die Dateneingangsanschluß 401 dem Glied 402 eine loan den Summierausgängen der Addierer 404 bis 407 gische »1« zuführt, wird das Ausgangssignal des GHeerscheint, wird den ».!«-Eingängen der Flipflops 420 des eine logische »0«. Daraufhin erzeugt der Invertei bis 423 unmittelbar zugeführt und den »K«-Eingän- 403 eine logische »1« an seinem Ausgang. Die Bi gen der Flipflops über die Inverter 410 bis 413. Der 45 närzahI2(10) wird daher durch den Inverter 403 unc Taktimpuls am Anschluß 400 schreibt dann die das Glied 402 den Addierern 408 und 409 zugeführt durch die Addierer 404 bis 407 berechnete Zahl in Wenn demzufolge die Spaltenadresse die Binärzahl ί die Flipflops 420 bis 423 ein. Beim Vorhandensein und das Dateneingangssignal eine logische »1« ist eines ^Oe-Bit-Dateneingangssignals findet daher wird die neu errechnete Zeilenadresse um 2 erhöht keine Änderung der durch die Flipflops 420 bis 423 50 Das Ausgangssignal des Inverters 403 wird außer gespeicherten Zahl statt. Dabei werden die Flipflops dem den Addierern 405 und 406 zugeführt. Ist di< in demselben Zustand gehalten. Spaltenadresse die Binärzahl 9 und das Datenein Die Ausgangssignale der Flipflops 420 bis 423 gangssignal eine logische »1« ist, werden »1«-Bit werden außerdem den Verknüpfungsgliedern 440 bis den Addierern 405 bis 407 durch den Anschluß 40] 449 zugeleitet. Die Glieder 440 bis 449 entsprechen 55 und den Inverter 403 zugeführt, was der Zuleitunj einzeln den Spaltennummern 0 bis 9 (s. Tabelle in einer binären 7(111) an die Addierschaltung ent F i g. 7). Die an die Glieder geführten Eingangs- spricht. Daher addieren die Addierer 404 bis 40' signale sind je mit einem der Ausgänge der Flipflops sieben zu der Binärzahl, die durch die Flipflops 421 420 bis 423 derart verbunden, daß eine logische »0« bis 423 gespeichert wird und in diesem Fall bmä am Ausgang des Gliedes angezeigt wird, wenn die «o neun ist Die sich ergebende Summe an den Ausgän durch die Flipflops gespeicherte Spaltenzahl dem je- gen der Addierer ist die Binärzahl 0(0000), weil di weiligen Glied entspricht, während eine logische »Ic Addierer keinen Übertrag für das höchststellige Bi erzeugt wird, wenn die Entsprechung nicht gilt. Wenn bewirken. Wenn also die Spaltenadresse binär nein z. B. die durch die Flipflops gespeicherte Spaltenzahl und das Dateneingangssignal eine logische »1« isi »0« beträgt, haben alle an das Glied 440 geführten 65 so wird erhöht (bzw. ist größer) um zwei mit Bezu Eingangssignale hohe Spannung. Dann ist das Aus- auf die vorhergehendeZeslennuromer, und die nächst gangssigpal das Gliedes eine logische »0«. Bei den Spaltennummer ist binär Null.
Gliedern441 bis 449 hat jedoch mindestens ein Ein- Die logische Schaltung gemäß Fig. 4 läßt siel

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ohne weiteres umbauen, um Bitfolgen von einem Ab- 301A hohe Spannung. Das Ausgangssignal, eine lotaster mehrerer Datenquellen, z.B. Abtaster 102, zu gische »1«, des Gliedes 301/1 wird der ersten Ausempfangen und um die Zeilen- und Spaltenzahlen tür gangsader des Speichers zugeführt. Daher ist das die Bitfolge auf einer zeitlich gemeinsamen Basis zu nächststellige Bit der Binärzahl eine logische »1«.
berechnen. Dabei sorgen die vom ODER-Glied 109 5 Wie oben erwähnt, wird das Glied 302D durch die abgeleiteten Kanalzähltaktimpulse für eine Zeit- Ader 2 der Zeilenadem 452 betätigt. Der andere gebung. Bei dieser Abwandlung wird jedes der Flip- Eingang des Gliedes 302 D führt zu cic-n Adern 7, 8 flops 420 bis 425 durch ein Mehrstufenschiebercgi- und 9 der Spaltenadem 453. Wenn daher eine dieser ster ersetzt. Die Stufenzahl eines jeden Schieberegi- letztgenannten Adern die ausgewählte Spalte bestimsters ist gleich der Anzahl der Zeitlagen im Arbeits- io men, hat das Ausgangssignal des Gliedes 302 hohe zyklus des Taktgebers und entspricht daher der An- Spannung. Sollte andererseits eine der Spalten 0 bis 6 zahl der Datenquellen. Jede neue, durch die Ad- die ausgewählte Spalte sein, so hat das Ausgangsdierer berechnete Zahl wird in den ersten Stufen der signal des Gliedes 302 D niedrige Spannung. Da anSchieberegister auf die gleiche Weise wie Zahlen in genommen wurde, daß die zweite Spalte ausgewählt den Flipflops 420 bis 425 gespeichert. Die Takt- 15 worden ist, hat das Ausgangssignal des Gliedes 302 D imtr.ilse sorgen danach für eine Verschiebung der niedrige Spannung. Als Ergebnis liefert das Glied 7nhl durch die Registerstufen, und die Zahl erscheint 302/4 eine logische »1« an seinen Ausgang. Demgemit einer Verzögerung von einem Taktzyklus am maß ist das zweitnächste Bit eine logische »1«.
Ausgang des letzten Registers, und zwar in derselben Es ist schon erwähnt worden, daß das Glied 303 D Zeitlage, in der das nächste Datenbit von der ent- 20 durch die Ader 2 der Zeilenadem 452 betätigt wird, sprechenden Datenquelle am Anschluß 401 erscheint. Das Ausgangssignal des Gliedes 303 D hat aus dit-Diese Ausgangszahl wird daher den Addierern und sem Grunde eine niedrige Spannung, wenn das Ausden Ausgangsgliedern in F i g. 4 in derselben Weise gangssignal des Gliedes 303 H hohe Spannung hat. zugeleitet, die für eine einzelne Datenquelle vorher Die Eingänge des Gliedes 303 H sind mit den Adern beschrieben wurde 45 0, 1, 2, 3 und 7 der Spaltenadem 453 verbunden. Da

Der Speicher gemäß Fig. 3 ist ein verdrahteter die Ader 2 ein »O«-Bit führt, ist das Ausgangssignal Speicher, der die Binärzahlen auf Zeilenadem 452 des Gliedes 303H logisch »1«, so daß das Ausgangsund Spaltenadem 453 aufnimmt und daraufhin eine signal des Gliedes 303 A auf logisch »0« liegt. Wenn sechsstellige Binarzahi ais Ausgangssigna! erzeugt, das eine Eingangssigna! des Gliedes 303 A dagegen das die Amplitude der Ausgangswelle festlegt. Die 30 logisch »0« ist, so führt das Glied eine logische Binärzahl ist die an der Kreuzung der Spalte und der »1«-Bit an seinen Ausgang. Das dritte Bit der binären Zeile in der Tabelle in F i g. 7 gezeigte Zahl. Ausgangszahl stellt daher eine logische »1« dar.

Die sechsstellige binäre Ausgangszahl des Spei- Wie schon erwähnt, wird das Glied 304 D außerchers wird durch die Verknüpfungsglieder 301A bis dem durch die Zeilenader erregt. Daher hat das Aus-306 A erzeugt. Das Glied 301A erzeugt das höchst- 35 gangssigna' des Gliedes niedrige Spannung, wenn stellige Bit der Binärzahl, während die folgenden Bits das Glied 304 H hohe Spannung liefert. Die Eingänge durch die nachfolgenden Glieder erzeugt werden. des Gliedes 304 _aH sind mit den Adern 0, 1, 4, 7 Das Glied 306/4 erzeugt das niedrigststellige Bit. Die und 8 der Spaltenadem 453 verbunden. Da die lo-Zuführung der Signale zu den Gliedern 301A bis gische »0« lediglich der Ader 2 der Spaltenadem zu-306/4 wird durch entsprechend numerierte Glieder 40 geführt ist, hat das Ausgangssignal des Gliedes 304 H bewirkt, die durch verschiedene Buchstaben gekenn- niedrige Spannung. Das Glied 304 D führt eine lozeichnet sind. Die Eingangssignale des Gliedes 302/4 gische »1« dem Glied 304/4 zu. Die anderen Einkommen z. B. von den Gliedern 302B bis 302E. Die gange des Gliedes 304-4 liegen an den Gliedern Eingänge der Glieder 302 B bis 302 E umfassen ver- 304 B, 304 C und 304 E. Jedes der letztgenannten schiedene Adem der Zeilenadem 452 und der Spal- 45 Glieder erhält ein Eingangssignal von - ^:ner Zeilentenadern 453 und umfassen auch die Ausgänge der ader, die nicht die Ader 2 ist. Demgemäß führen alle Glieder 302F und 302G, wobei letztere durch ver- Glieder 304iß bis 304E logische »1«-Bits zum Glied schiedene Spaltenadem 453 gesteuert werden. 304/4, das seinerseits ein logisches »O«-Bit an seinen

Die Wirkungsweise der verschiedenen Verknüp- Ausgang liefert, so daß das entsprechende Bit der

fungsglieder liegt auf der Hand, wenn man die Ar- 50 binären Ausgangszahl »0« ist.

beitsweise der Glieder bei der Zuleitung bestimmter In Zusammenhang mit dem Verknüpfungsglied

Binärzahlen zu den Zeilenadem 452 und den Spal- 305 D wurde schon erläutert, daß dieses Glied auch

tenadern 453 in Betracht zieht. Bei der folgenden durch die Ader 3 der Zeilenadem erregt wird. Das

Beschreibung der Arbeitsweise wird angenommen, Äusgangssignal dieses Gliedes hat daher niedrige

daß die logische Schaltung gemäß Fig. 4 der Spei- 55 Spannung, wenn das Glied 305G hohe Spannung lie-

cherschaltung mitteilt, daß die zu erzeugende binäre fert. Die Eingänge des Gliedes 305 G führen zu den

Ausgangszahl der Zahl entsprechen sollte, die an der Adem 2, 4, 5, 8 und 9 in den Spaltenadem 453. Da

Kreuzung der Spalte 2 und der Zeile 2 in der Tabelle der zweiten Ader eine logische »0« zugeführt wird,

in F i g. 7 liegt. In diesem Fall wird ein logisches liefert das Glied 305 G hohe und das Glied 305 E

»1«-Bit der Ader 2 der Zeilenadem 452 zugeleitet, 60 niedrige Spannung. Wenn der Ausgang des Glied«

während ein logisches »O«-Bit der Ader 2 der Spal- 305 D eine logische »0« zuführt, liefert das Gliec

tenadem 453 zugeführt wird. 305/4 ein logisches »!«-Bit an seinen Ausgang. Da;

Die Zuleitung des »1«-Bits an d':c Ader 2 der zweitniedrigste Bit der binären Ausgangszahl ist da

Zeilenadem 452 betätigt die Glieder 301C und 302 D her eine logische »1«.

bis 306 D. Da die Ader 2 der Zeilenadem 452 den 65 Wie schon erwähnt, ist das Glied 306 D erregt

einzigen Eingang des Gliedes 301C darstellt, hat das Dieses Glied liefert niedrige Spannung, wenn de

Äusgangssignal dieses Gliedes niedriger Spannung. Ausgang des Gliedes 306 H auf hoher Spannung ist

Demzufolge hat das Ausgangssignal des Gliedes Die Eingänge des Gliedes 306 H sind mit den Aden

2, 3, 5, 8 und 9 der Spaltenadern 453 verbunden. Das der Ader 2 der Spaltenadern zugeführte »O«-Bit bringt den Ausgang des Gliedes 306 H auf hohe Spannung, so daß das Ausgangssignal des Gliedes 306 D niedrige Spannung hat. Demzufolge liefert das Glied 306^4 ein logisches »K-Bit an seinen Ausgang. Das Uiedrigststeilige Bit der binären Ausgangszahl ist demzufolge eine logische »1«.

Gemäß der obigen Beschreibung führt die Feststellung der Spalte 2 und Zeile 2 durch die logische Schaltung gemäß F i g. 4 zur Erzeugung der Binärzahl 111011. Aus der Tabelle ergibt sich, daß die Amplitudenzahl an der Kreuzung der Zeile 2 und der Spalte 2 die Zahl 59 ist. Diese Digitalzahi entspricht offensichtlich dem binären Ausgangssignal und belnedigt daher die obengenannten Anforderungen.

Die Ausgangszahlen des FSK-Modulators 103 werden parallel dem Verteiler 104 zugeführt. Das heißt, die verschiedenen Bits der Zeitmultiplexzahlen werden parallel zu den Verknüpfungsgliedern 124(1) bis 124 (n) geführt. Die anderen Eingänge dieser Gl^;eder sind mit den Kanalzähladern 206 ver-Sen Die Verknüpfungsglieder 124 (1) bis 124 („) werden daher sequentiell erregt. Im erregten Zustand kann daher jedes Glied während der dem entsprechenden Kanal zugeordneten Abtastzeitspanne die parallelen Bits führen, die die dem Kanal zugeordnete Mehrbitzahl bestimmen. Die parallelen Bas werden auf diese Weise zu den entsprechenden Digital-Analog-Wandlern 125 (1) bis 125 (n) gefuhrt

Jeder der Digital-Analog-Wandler 125(1) bis 125 (n) umfaßt an sich bekannte Digitalschaltungen, die die eintreffenden parallelen Bits der Binärzahl in das entsprechende analoge Signal umforme^ d h., das durch den Digitalanalogwandler erzeugte Analogsianal besitzt eine Amplitude, die der eintreffenden Zahl entspricht. Dieses Analogsignal wird sodann durch ein Bandpaßfilter, wie z.B. das Bandpaßfilter 126M) oeiührt. das das Signal von Gleichstrom und Unstetigkeiten befreit, die von einer Digitalschaliuns vielfach' erzeugt werden. Das Ausgangs-FSk-Signal jeden Bandpaßfilters wird sodann an eine entsprechende numerierte Fernsprechleitung gefuhrt.

Hierzu 2 Blatt Zeichnungen.

Claims

Patentansprüche:

1. Modulator zur Erzeugung frequenzumgetasteter Signale, die Binärdatensignale darstellen, gekennzeichnetdurch einen Nachschlagespeicher, der eine die Amplituden einer auf einer Sin us welle befindlichen Punktfolge darstellende Serie von Signalwerten definiert, durch eine Steuereinrichtung (402 bis 425), die auf ein eintreffendes Binärdatensignal hin der Serie von Werten zugeordnete Kennzahlen (0-3, 0-9 in F i g. 7) erzeugt, und durch Verknüpfungsglieder (430 bis 433, 435 bis 438, 440 bis 449), die die Kennzahlen an eine Verknüpfungsgliedanordnung (301, 306) anlegen, deren Ausgangsglieder (301/4, 302/1, 303/1, 304/1, 305/1, 306/)) in Abhängigkc^:< von den zugeführten Kennzahlen die entspreciiend dem NachschJagespeicher definierten Signalwerte auslesen, aus denen dann die frequenzumgetasteten Signale erzeugt werden.

2. Modulator nach Anspruch 1, d;· lurch gekennzeichnet, daß die Steuereinrichtung eine Verarbeitungseinrichtung (404, bis 409) umfaßt, die den Wert jeder der erzeugten Kennzahlen gemaß dem Binärzustand des Datensignals erhöht, um auf diese Weise diejenige Kennzahl zu erzeugen, die nachfolgend der Verknüpfungsgliedanordnung zugeführt wird.

3. Modulator nach Anspru h 1 oder 2, dadurch gekennzeichnet, daß ε'.ΐε aufeinanderfolgenden Punkte auf der Sinuswelle dus h gleiche Phasenwinkel getrennt sind und daß die Steuereinrichtung so ausgelegt ist, daß sie die Kennzahlen der Verknüpfungsgliedanordnung im Rhythmus einer Taktfrequenz zuführt (Taktgeber in F i g. 4).

4. Modulator nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß alle Werte die Amplituden der sich innerhalb einer Periode einer Sinuswelle befindlichen Punkte darstellen und daß der Verarbeiter zurückgestellt wird und einen neuen Arbeitszyklus beginnt, wenn der Wert der erhöhten Zahl den Wert der größten Zahl überschreitet, die einen Wert in dem Nachschlagespeicher kennzeichnet.

5. Modulator nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß der Verarbeiter eine Addiervorrichtur.g umfaßt, die gemäß dem Binärzustand des Datensignals den Wert der Kennzahl um die eine oder andere einer festen Einheitszahl vergrößert.