FR2519491A1 - Procede de generation de signaux periodiques, notamment de signaux modules par sauts de frequence ou de phase et generateur mettant en oeuvre le procede - Google Patents

Abstract

PROCEDE DE GENERATION DE SIGNAUX PERIODIQUES ET NOTAMMENT DE SIGNAUX MODULES PAR SAUT DE FREQUENCE OU DE PHASE DU GENRE CONSISTANT A GENERER UNE SINUSOIDE PAR INCREMENTATION DE PHASE PH ET LECTURE DE L'AMPLITUDE CORRESPONDANTE DANS UNE TABLE DE VALEURS NUMERIQUES PREALABLEMENT ENREGISTREE, OPERATIONS SUIVIES D'UNE CONVERSION NUMERIQUE ANALOGIQUE, PROCEDE CARACTERISE EN CE QUE L'INCREMENT DE PHASE EST CHOISI DE LA FORME R2PN RADIANS, R, N ETANT DES ENTIERS CHOISIS EN FONCTION DE LA BANDE DE FREQUENCES A COUVRIR. LE GENERATEUR METTANT EN OEUVRE LEDIT PROCEDE, COMPREND UNE MEMOIRE TS COMPORTANT Q VALEURS NUMERIQUES REPRESENTATIVES DE VALEURS DE SINUS PRISES A INTERVALLES REGULIERS SUR UN INTERVALLE DE PHASE TOTAL DE R.2P, Q ETANT UN ENTIER. APPLICATION AUX MODULATEURS TESTS DE LABORATOIRE.

Description

La présente invention concerne un procédé permettant de générer des signaux périodiques et notamment de tels signaux modulés en fréquence par une source binaire.

La présente invention concerne également un modulateur mettant en oeuvre le procédé.

I1 est connu que pour transmettre des informations numériques, on fait de plus en plus appel à des techniques de modulations par sauts de fréquence (FSK).

Parallèlement, le besoin se fait de plus en plus sentir de réaliser un modulateur-test (FSK) permettant de tester avec précision des démodulateurs et des canaux de transmission, en grandeur nature ou en laboratoire.

De tels modulateurs-test existent déjà sur le marché, mais leurs-caractéristiques ne sont pas conformes à ce que l'on attend d'eux sur le plan des performances.

En effet, un tel modulateur-test doit etre susceptible de balayer une large bande de fréquences (par exemple de lOkHz à 60kHz par pas de 2,5 Hz) tout en ayant une stabilité de l'ordre de 10 8 par mois;
De plus, la modulation de fréquence doit être réalisée sans saut de phase, ou en tout état de cause, avec un saut de phase suffisamment faible pour ne pas entrainer de discontinuité notable du signal généré. En effet, une telle discontinuité entraînerait, pour sa part, l'apparition de fréquences parasites. La gigue de phase doit de plus autre très faible (par exemple inférieure à un degré, quel que soit le saut de fréquence).

I1 faut également qu'un tel modulateur puisse travailler avec des paramètres variables tels que vitesse de modulation (fb), indice de modulation ' > , fréquence porteuse (foc} niveau du signal, etc...

Enfin, un tel modulateur doit être susceptible d'être raccordé à un calculateur ou être intégré dans une chaîne de mesures.

Les modulateurs-test de l'art antérieur ne répondent pas à ce cahier des charges.

Des techniques analogiques utilisant éventuellement des asservissements numériques, ont été employés pour obtenir une telle modulation. Malheureusement, ces techniques ne donnaient pas une précision satisfaisante et le signal généré manquait de stabilité.

I1 a également été employé des procédés faisant appel aux techniques numériques.

Dans ces techniques, pour éviter le saut de phase dont il est question ci-dessus, après avoir défini les deux fréquences de travail, on génère une sinusoïde à fréquence variable, en sorte que le changement de fréquence a lieu de telle manière que la phase instantanée reste continue.

Cette sinusoïde est générée par incrémentation périodique de phase, I'incrément unitaire ayant une valeur bien déterminée.

L'amplitude de la sinusoïde est déterminée à chaque instant, au cours de l'incrémentation,par lecture d'une table de sinus préalablement enregistrée dans un circuit moire,suivi d'une conversion numérique-analogique.

A ce stade intermédiaire, on dispose donc d'une sinusoïde échantillonnée.

L'étape suivante consiste à faire passer ce signal au travers d'un filtre passe-bas pour isoler la composante fondamentale.

Pour faire varier la fréquence, il suffit de prendre un angle d'incrémentation effectif égal à un multiple de l'angle d'incrémentation unitaire. Plus ce multiple est grand, plus la fréquence est rapide. En fait, il suffit de programmer ce circuit d'incrémentation pour qu'entre chaque instant d'horloge il "saute" dans la table de sinus mise en mémoire un nombre de valeurs correspondant à l'in crèment effectif et par conséquent à la fréquence que l'on désire générer.

Le nombre d'incréments minimum N est déterminé par la largeur de bande de fréquence couverte, par la résolution en fréquence et par les sauts maximum et minimum de fréquence souhaités. Le nombre effectif-de phases codées est en fait déterminé par le nombre de bits n nécessaire pour exprimer ce nombre minimum de phases codées en base 2.

Ce nombre effectif de phases codées est donc égal à 2n.

L'incrément unitaire de phase est donc égal à:
A 2in
bop 2n
En effet, dans ces techniques numériques de l'art antérieur, le circuit d'incrémentation de phase est réalisé conformément à la figure 1. Le registre de phase
RP comporte n bits; à chaque période; définie par une horloge fi, le contenu rpg du registre est incrémenté de la valeur de l'incrément ic présent à l'une des entrées de l'additionneur A. Lors du dépassement de capacité du circuit d'incrémentation, la non prise en compte de ce dépassement équivaut à une soustraction de la valeur 2n. La phase est ainsi codée modulo 2n et à la périodicité de la phase est associée la périodicité de la sinusoïde.

Du point de vue de l'utilisateur, cette solution ne peut que donner partiellement satisfaction. En effet, cette technique essentiellement numérique dispose de tous les avantages inhérents aux techniques numériques (précision du signal modulé du même ordre de grandeur que celle de l'horloge utilisée, stabilité, etc...)
Par contre, les fréquences générées doivent être des multiples d'une fréquence de base
f.

a 2n où f. est la fréquence horloge d'incrémentation.

Certaines fréquences et notamment toutes les fréquences entières peuvent difficilement être générées.

En effet, il est parfois très difficile de trou f.

ver des horloges telles que le rapport A soit entier. En
2n tout état de cause, le coût de réalisation de telles horloges spécifiques est élevé dès lors que l'on n'utilise pas des réalisations standard
Un objet de la présente invention est de proposer un procédé de génération de signaux périodiques et notamment de signaux modulés par saut de fréquence permettant de générer toutes fréquences, et dont la mise en oeuvre est assez peu onéreuse.

Ce procédé est du genre consistant à générer une sinusolde par incrémentation de phase et lecture de l'amplitude dans une table de valeurs numériques préalablement enregistrée, opérations suivies d'une conversion numérique analogique. Suivant l'invention, ce procédé est caractérisé en ce que l'incrément de phase est choisi de la forme r2n, r et N étant des entiers choisis en fonction de la
N bande de fréquences à couvrir.

Grace à cette disposition, les fréquences générées sont des multiples d'une fréquence de base de la forme:
rfi a N
Pour une fréquence horloge donnée, il est toujours possible de choisir r et N pour synthétiser toute fréquence f donnée.

a
La limitation de la technique numérique rappelée plus haut est donc surmontée.

Suivant un autre aspect de la présente invention, la table de valeur préalablement enregistrée comportant q valeurs d'amplitude, q étant inférieur au nombre N, le procédé se caractérise en ce que chaque amplitude E est déterminée en application d'une ligne trigonométrique agissant sur la phase q augmentée d'un biais tTt permettant d' assi- miler une troncature sur la phase à un arrondi.

Grâce à cette disposition, l'arrondi de la valeur de phase instantanée à une valeur de phase tabulée se fait de manière particulièrement facile et économique.

En effet, selon la technique antérieure, pour procéder à l'arrondi de la valeur de phase instantanée (exprimée par exemple avec 17 bits) à une valeur de phase tabulée (exprimée par exemple avec 11 bits), il aurait fallu utiliser un additionneur additionnant à la valeur instantanée de phase un angle correspondant à la moitié de l'écart entre deux phases consécutives tabulées.

Pour la mise en oeuvre du procédé selon la présente invention, il n'est pas besoin d'utiliser un tel additionneur puisque l'arrondi se fait automatiquement d'une part par lecture des valeurs préalablement enregis trées et d'autre part par simple troncature.

Un autre objet de la présente invention est de proposer un générateur de signaux périodiques et notamment de tels signaux modulés par saut de fréquence ou de phase, mettant en oeuvre le procédé suivant la présente invention.

Ce générateur est du genre comportant un moyen d'incrémentation périodique d'une grandeur numérique représentant la phase d'un angle, un moyen de mémorisation d'une table de valeurs de sinus d'angle, un convertisseur numérique analogique, et est notamment caractérisé en ce que le moyen d'incrémentation périodique IP comporte un compteur modulo N tandis que le moyen de mémorisation TS comporte des signaux numériques représentatifs de valeurs de sinus prises à intervalles réguliers sur un intervalle de phase total de r.2s, r et N étant des entiers choisis en fonction de la bande de fréquences'à couvrir.

Ce générateur, pouvant avantageusement fonctionner en modulateur de signaux périodiques par saut de fréquence ou de phase, répond au cahier des charges énoncé plus haut, notamment en ce qui concerne la précision et la stabilité des signaux électriques générés. De plus, la structure de ce générateur lui confère une grande souplesse d'emploi.

D'autres caractéristiques et avantages de la présente invention ressortiront d'ailleurs de la description qui va suivre, en référence aux dessins annexés sur lesquels:
la figure 2 est un schéma de principe d'un modulateur mettant en oeuvre le procédé selon la présente invention;
la figure 3 est un schéma montrant un mode de réalisation de l'incrémentateur du modulateur;
la figure 4-est un diagramme de temps de plusieurs points de l'incrémentateur;
les figures 5 et 6 sont des diagrammes représentant deux étapes du procédé.

Suivant la forme de réalisation choisie et représentée aux figures 2 et 3, un générateur de signaux périodiques plus particulièrement destiné à la génération de tels signaux modulés en fréquence par une source comporte:
un processeur PR adapté à recevoir et traduire des données numériques DN (fréquences de travail, indice de modulation, niveaux, etc...) et à générer des séquences de tests binaires;
un incrémentateur de phase IP décrit plus loin à l'appui de la figure 3;
une mémoire TS comportant n' valeurs de sinus répartis à intervalles réguliers sur 3600;
un convertisseur numérique analogique DA ;
un échantillonneur-bloqueur EB;
un filtre passe-bas FPB;
un amplificateur de sortie AS;
une horloge H travaillant à une fréquence fh {dans cet exemple: 1MHz) et pilotant un séquenceur SQ contrôlant l'incrémentateur IP, le convertisseur DA et l'échantillonneur-bloqueur EB.

En figure 3, un mode de réalisation de l'incrémentateur de phase IP est représenté de façon schématique.

I1 comporte quatre registres To, T1, Ta et TN dont les entrées sont raccordées au processeur PR. Les sorties des registres T0 et T1 sont respectivement raccordées à deux entrées d'un circuit de sélection de registres C1.

La sortie de ce circuit est raccordée à l'entrée ic.d'un circuit C2. Les registres T et T sont raccordés à un
a N troisième circuit de sélection de registres C3 dont la sortie est raccordée à la deuxième entrée cn du circuit C2.

Le circuit C1 est commandé par un sélecteur 51, le circuit C2 par un sélecteur S2 et le circuit C3 par un sélecteur S3. Les trois sélecteurs sont raccordés au séquenceur SQ.

La sortie du circuit C2 est raccordée à une première entrée d'un additionneur A. La sortie de l'additionneur A est raccordée à l'entrée diun registre accumulateur de phases RP lui-même contrôlé par le séquenceur SQ. La sortie du registre de phases est raccordée à l'entrée tsl de la mémoire TS.

La sortie du registre de phases RP est également raccordée à une deuxième entrée de l'additionneur A.

Le sélectionneur S1 est raccordé au processeur PR et le sélectionneur S3 est raccordé à une sortie ts2 de la mémoire TS.

Le fonctionnement du modulateur représenté en figure 2 va maintenant être décrit.

L'utilisateur affiche à l'entrée DN du processeur les données du test: fréquence centrale, type de modulation (fréquence phase, etc...) indice de modulation, niveaux, séquences de test souhaitées, etc...

La synthétisation des fréquences s'effectue par incrémentation périodique de phase au niveau de 1 'incré- mentateur IP. Le procédé d'incrémentation selon la présente
Invention est décrit plus loin, mais il convient de rappeler brièvement les phases suivantes du procédé de synthétisation de fréquences déjà connues de l'homme de l'art.

Pour plus de clarté dans ce rappel, seul le cas de synthétisation d'une fréquence unique est décrit.

L 'incrémentateur IP travaille à une fréquence d'incrémentation f. (250 kHz dans cet exemple) déterminant un cycle d'incrémentation (4 vs), un incrément de base et une fréquence de base f . La synthétisation des fréquen
a ces s'effectue en choisissant un pas d'incrémentation effectif aq, multiple de l'incrément de base, les fréquen- ces synthétisées étant donc des multiples de
Les phases livrées par l'incrémentateur pendant chaque cycle d 'incrémentation sont associées à leur valeur de sinus par lecture de celle-ci dans la table préalablement enregistrée dans la mémoire TS.

En sortie de la mémoire TS on dispose donc de valeurs numériques définissant une sinusoïde sous forme binaire.

Le passage par le convertisseur numérique analogique DA réalise la transformation numérique analogique de la fonction numérique à la sortie de la mémoire TS.

En sortie de ce convertisseur (figure 5) on dispose donc d'une sinusoïde échantillonnée, les échantillons étant espacés d'une période correspondant au cycle d'incrémentation (4 us, selon le mode de réalisation décrit et représenté).

L'échantillonneur-bloqueur travaillant à la fréquence correspondant au cycle d'incrémentation permet de "maintenir" l'amplitude de chaque échantillon constante pendant chaque cycle (figure 6) en éliminant certaines composantes parasites du signal de la figure 5.

L'incrémentateur IP, le convertisseur DA et ltéchantillonneur-bloqueur sont pilotés par le séquenceur
SQ lui-même piloté par l'oscillateur H délivrant un signal d'horloge à la fréquence f =1MHz dans cet exemple.

Le filtre passe-bas FPB isole la fréquence fondamentale du signal (sinusoïde représentée en pointillés aux figures 5 et 6). En variante non représentée, il peut être complété par un filtre passe-haut éliminant toute composante continue.

En sortie de l'amplificateur AS, on dispose donc d'une sinusoïde synthétisée.

La modulation en fréquence ou en phase s'effectue en changeant au cours d'un cycle le pas effectif d'incrémentation hy p.

On va maintenant décrire le procédé d'incrémentation.

Suivant la présente invention, l'incrément de base est choisi de la forme: ## = r2# (1)
N r et N étant des entiers choisis en fonction de la bande de fréquences à couvrir, N représentant le nombre d'échantil- lons de phase pris dans un intervalle de phase égal à {O, r2X}
La fréquence de base est donc de la forme:
rf.

fa = rfi (2)
a N
Les fréquences synthétisées sont des multiples de cette fréquence de base.

I1 est toujours possible de choisir r, f. et N pour couvrir une bande de fréquences donnée.

Dans l'exemple décrit et représenté, la bande de fréquences à couvrir est de 10 kHz à 60 kHz, de 2,5 Hz en 2,5 Hz avec une erreur de phase inférieure à 10
Dans cet exemple, on a choisi un intervalle de phase de 2n ce qui impose r égal à 1. Une fréquence d'in crémentation de 250 kHz a été choisie.

Pour déterminer fa il faut résoudre l'équation:
10000 + k.2,5.= (x + ky)fa
pour toute valeur de k (3) où: k est un nombre entier compris entre 0 et 20000;
l'expression 10000 = k.2,5 représente les fréquences
à synthétiser;
l'expression (x + ky) représente l'entier multiplica
teur de la fréquence de base fa x,y étant des nombres
entiers inconnus.

La résolution de cette équation donne une fréquence de base:
f = 2,5 Hz
a ou un sous-multiple de cette fréquences l'entier multiplicateur étant de la forme:
4000 + k (4) si l'on choisit f = 2,5 Hz.

a
L'équation (2) permet de déterminer le nombre N d'échantillons dans l'intervalle de phase (0,2#):
250000 105 (5)
2,5
Cet exemple illustre la remarquable souplesse du procédé suivant la présente invention.

En effet, avec une fréquence d'incrémentation de 250 kHz (que l'on peut facilement obtenir à partir de l'horloge travaillant à fh = 1 MH; par exemple), il est possible de synthétiser des fréquences de la forme:
f = 10000 = k.2,5 Hz (6)
p en déterminant de façon simple par le calcul, un couple d'entiers r, N (1,105).

Suivant le procédé de l'art antérieur une telle synthétisation n'aurait pas été possible avec la fréquence d'incrémentation de 250 kHz puisque cette technique implique un nombre d'échantillons égal :
N = 2n
On n'aurait pas pu déterminer un nombre n permettant de synthétiser les fréquences suivant l'équation
(6). Pour cela, il aurait fallu fabriquer une horloge permettant d'obtenir par exemple une fréquence d'incrémentation
f. = 327680 Hz ce qui est bien entendu difficile et coûteux, si on choisit
N' = 131072 (soit n = 17).

Le fonctionnement de l'incrémentateur IP et plus généraîement du modulateur suivant la présente invention va maintenant être décrit à l'appui de la figure 3.

Comme indiqué plus haut, l'utilisateur affiche à l'entrée DN du processeur les données du test. Dans un premier temps, le processeur définit à partir de ces données les pas effectifs d'incrémentation A p
Le pas effectif d'incrémentation est déterminé à partir de l'incrément de base # # et du multiplicateur de l'équation (4) ci-dessus. Les pas d'incrémentation fonction des fréquences f à générer sont donc de la forme p
A t p = (4000 + k) ## (7)
S'agissant d'une modulation de fréquence, après avoir déterminé les deux fréquences de travail fpO, fpl correspondant aux états logiques 0 et 1 le processeur affiche dans les registres T0, T1 les valeurs correspondantes # #po, # #pl.

L'additionneur A permet de cumuler dans le registre RP la valeur instantanée de phase. L'ensemble additionneur A et registre RP travaille en fait comme un compteur modulo-N. En effet, r ayant été-choisi égal à 1 l'intervalle de phase (0,2X) est divisé en N parties et lorsque le compteur A, RP dépasse N la valeur correspondante de la phase égale ou dépasse 2#. A ce momént, le contenu du compteur RP doit être normalisé à l'intervalle O,N-1.

Cette normalisation est explicitée-plus loin.

En supposant que le circuit de sélection de registres C2 soit basculé sur le contact ic, à chaque impulsion envoyée par le séquenceur SQ sur la -ligne sqrp, l'additionneur A additionne la valeur précédemment contenue dans le registre RP et présente sur la ligne rpa le pas effectif d'incrémentation ## po ou ## pl. Le choix entre ## po et Au pu se fait par le sélecteur S1 commandé par le séquenceur
SQ, l'état logique 0 ou 1 étant présent sur la ligne m raccordée au processeur PR.

L'ensemble registre de phase RP et additionneur
A cumule ainsi continuellement les valeurs ##po ou ##p1 jusqu'à ce que la sortie du registre RP égale ou dépasse N.

Le compteur RP est un compteur travaillant avec 17 bits. En effet, un tel nombre de bits est nécessaire pour compter une valeur N supérieure ou égale à
Ainsi qu'il a été dit plus haut, l'exigence du point de vue gigue de phase est qu'une telle gigue soit sensiblement inférieure à 1 . Comme intervalle (0,2n) est subdivisé en N parties (N=105), on comprend que si la table de sinus mise dans la mémoire TS comporte N valeurs de sinus, la gigue de phases sera très nettement inférieure à 1 . I1 est donc inutile de prévoir une mémoire travaillant sur 17 bits ou plus et couvrant de ce fait N valeurs.

Un calcul classique permet de déterminer un nombre n' de bits pour que l'erreur de phase soit inférieure à 1 . Dans le présent exemple, on trouve que n' > 9 par exemple n' = 11. La taille de la mémoire TS s'en trouve notablement n' produite pwisquson nty enregistre que q = 2 valeurs (q=2048).

I1 faut donc arrondir les valeurs instantanées.

de phase exprimées avec 17 bits à la sortie du registre RP à des valeurs de phase exprimées avec n = 11 bits.

Selon la technique antérieure, il aurait fallu, pour procéder à cet arrondi, disposer entre le registre RP (sortant 17 bits) et la mémoire TS (entrée 11 bits) un additionneur additionnant à la valeur de la phase présente à la sortie du registre RP le nombre binaire 100000 correspondant à la moitié de la différence entre deux phases tabulées. Seuls les onze bits les plus significatifs à la sortie de l'additionneur auraient été raccordés à l'entrée de la mémoire TS. De ce fait, on aurait procédé à une troncature des 6 bits les moins significatifs, après majoration par l'additionneur.

Cette addition suivie d'une troncature aurait réalisé, selon la technique antérieure, la fonction d'arrondi permettant de faire lire dans la mémoire TS la valeur de phases la plus proche de la valeur présente à la sortie du registre RP.

Selon la présente invention, lors de l'enregistrement de la table des sinus dans la mémoire TS, au lieu denreg;strer une amplitude correspondant au sinus de chaque phase S en regard de cette valeur de phase, on enregistre une amplitude E déterminée en application de la formule
E = E0 sin (! + LfT (8) où: T équivaut à la moitié de la différence de phase
entre deux phases tabulées: (eT- 1 r2
2 q
E0 est un coefficient de proportionalité.

Selon la présente invention, seuls les 11 bits les plus significatifs de la val-eur à la sortie du registre
RP sont présents à entrée de la mémoire TS. I1 y a troncature des 6 bits les moins significatifs.

Cette disposition particulièrement avantageuse permet de procéder à l'arrondi des valeurs à la sortie du registre RP en se passant d'un additionneur puisque la courbe numérique enregistrée tient déjà compte de l'addition de la moitié de l'écart entre deux phases tabulées.

Bien entendu ce procédé d'arrondi permettant d'assimiler une troncature sur la phase à un arrondi peut très bien être mis en oeuvre en appliquant une autre formule que celle de l'équation (8). En fait, selon l'invention, toute ligne trigonométrique agissant sur la phase q augmentée d'un biais peut convenir.

Le procédé de normalisation du compteur va mainte nant- êtré décrit.

Suivant la forme de réalisation décrite et représentée, le registre accumulateur RP est un compteur à 17 bits se recalant automatiquement à zéro dès qu'il a compté une valeur égale à
Suivant la présente invention, on enregistre au préalable dans le registre T N une valeur binaire égale 217-N et dans le compteur T une valeur binaire égale à zéro.

a
En fonctionnement normal, lorsque la sortie du registre RP est inférieure à N, le circuit de sélection des registres C3 se trouve basculé sur le registre T . Une valeur binaire
a égale à zéro se trouve donc présente à l'entrée cn du circuit C2.

On va maintenant décrire à l'appui de la figure 4 le fonctionnement du circuit de sélection C2, du registre RP et du séquenceur SQ. Le séquenceur SQ est piloté par un oscillateur H travaillant à une fréquence fh=1MHz. Le séquenceur comporte des diviseurs de fréquences permettant d'avoir sur ces sorties sq2 et sqrp des impulsions de I us de duréé toutes les 2 *s. Le signal sur le fil sq2 commande le sélectionneur S2 qui fait basculer toutes les 2 s le circuit C2 vers l'entrée ic et vers l'entrée cn.

Donc, toutes les 4 ijs, l'information ic est présente pendant 1 s à l'entrée de l'additionneur, et avec un décalage de 2 s, c'est l'information cn qui est présente pendant 1 s à l'entrée de l'additionneur.

-En se reportant à la figure 3, on voit que l'additionneur A additionne en début d'un cycle de 4 s, soit la valeur At po, soit la valeur ## p1, et au milieu du cycle soit la valeur zéro, soit la valeur 2 -N.

Lorsqu'il y a dépassement de la valeur de N dans le dompteur RP, le sélecteur S3 commande la commutation du circuit C3 et ainsi le complément à 217 de la glandeur N se trouve additionné. Le compteur RP se trouve donc repo sitionné à une valeur égale à celle présente précédemment à sa sortie, diminuée de N.

L'ensemble additionneur A-registre RP fonctionne corme un compteur modulo-N.

Bien entendu, d'autres réalisations du compteur modulo-N sont possibles; ainsi on peut éviter l'utilisation d'un registre Ta si on omet l'addition de milieu de cycle si le contenu de RP est inférieur à N. Dans une autre réa irisation, une mémoire adressable pèut se substituer aux registres et aux sélecteurs, en particulier pour des modulations à plus de deux niveaux.

La détection du passage au-dessus de la valeur N se fait dans cet exemple dans la table enregistrée dans la mémoire TS.

En effet, on enregistre des valeurs de sinus pour des phases sensiblement supérieures à 2#. Lorsque, à la sortie du registre RP une valeur supérieure à N est présente, le sinus affiché est celui de l'angle de phase correspondant (supérieur à 2s) mais un des bits non utilisé pour la tabulation des valeurs de sinus est mis égal à un pour ces valeurs. Ce "un" est détecté sur le fil ts2 et commande par l'intermédiaire du sélecteur S3 le circuit C3.

D'autres techniques de réalisation de la détection du passage au-dessus de la valeur N sont bien entendu possibles. Un autre exemple de réalisation utilise un circuit comparateur bien connu de l'homme de l'art comparant le contenu du registre RP à la valeur N constante.

Bien entendu, l'invention ne se limite pas aux formes de réalisation décrites et représentées mais englobe toutes variantes d'exécution et de réalisation.

En effet, dans la forme décrite et représentée, la mémoire TS est une mémoire morte dans laauelle on enregistre N signaux numériques représentatifs de valeurs de sinus pris à intervalles réguliers sur un intervalle de phase total de 2*. I1 va de soi que les q ou les N valeurs de sinus peuvent être prises sur un intervalle total de r.2s si les données en bandes de fréquence, et en indice de modulation par exemple, devaient rendre avantageux le choix d'un entier r supérieur à 1.

De plus, suivant une autre forme de réalisation la mémoire TS peut être une mémoire vive que l'on peut charger dans chaque manipulation du générateur d'une table de sinus comportant un nombre q de valeurs appropriées à chacune desdites manipulations.

A cet effet, le processeur est adapté à déterminer N, les amplitudes E de chacun des q signaux numériques représentatifs de valeurs de sinus, les angles étant pris à intervalles réguliers sur un intervalle total égal à r.2n et à enregistrer ces amplitudes dans la mémoire vive
TS. Cela est représenté en figure 3 de façon schématique par liaison en traits pointillés prts et prtm.

Claims (11)

REVENDICATIONS

1. Procédé de génération de signaux périodiques et notamment de signaux modulés par saut de fréquence ou de phase du genre consistant à générer une sinusoïde à partir d'une horloge de référence par incrémentation de phase t et lecture de l'amplitude correspondante dans une table de valeurs numériques préalablement enregistrée, opérations suivies d'une conversion numérique analogique, procédé caractérisé en ce que l'incrément de phase élémen r2# taire est choisi de la forme rN radians, r, N étant des entiers choisis en fonction de la bande de fréquences à couvrir et de la fréquence fh de l'horloge de référence H.

2. Procédé selon la revendication 1 la table de valeurs, préalablement enregistrée comportant q valeurs d'amplitude, q étant inférieur au nombre N, procédé caractérisé en ce que chaque amplitude E est déterminée en application d'une ligne trigonométrique agissant sur la phase q augmentée d'un biais UT, permettant d'assimiler une tronca- ture sur la phase à un arrondi.

3. Générateur de signaux périodiques mettant en oeuvre le procédé selon l'une quelconque des revendications 1 ou 2 du genre comportant ur,moyen d'incrémentation pé'riodi- que d'une grandeur numérique représentant la phase d'un angle, un moyen de mémorisation d'une table de valeurs de sinus d'angle, un convertisseur numérique analogique, générateur caractérisé en ce que le moyen d'incrémentation périodique IP comporte un compteur modulo-N tandis que le moyen de mémorisation TS comporte des signaux numériques représentatifs de valeurs de sinus prises à intervalles réguliers sur un intervalle de phase total de r.2s, r et N étant des entiers choisis en fonction de la bande de fréquences à couvrir.

4. Générateur selon la revendication 3, caractérisé en ce que le moyen de mémorisation TS comporte au moins

N valeurs.

5 Générateur selon la revendication 3, caractérisé en ce que le moyen de mémorisation TS comporte au moins q valeurs.

6. Générateur selon l'une quelconque des revendications 3 à 5, caractérisé en ce que ledit moyen de mémorisation TS est une mémoire morte.

7. Générateur selon l'une quelconque des revendications 3 à 5, caractérisé en ce que ledit moyen de mémorisation TS est une mémoire vive.

8. Générateur selon l'une quelconque des revendications 3 à 7, caractérisé en ce qu'il comporte en outre au moins un moyen de mémorisation TN comportant un signal numérique fonction de l'entier N.

9. Générateur selon l'une quelconque des revendications 3 à 8, caractérisé en ce qu'il comporte en outre un processeur PR de commande et de contrôle.

10. Générateur selon la revendication 9, caract4- risé en ce que ledit processeur est adapté à déterminer N, en fonction des données du test.

11. Générateur selon les revendications 7 et 10, caractérisé en ce que le processeur est adapté à déterminer les amplitudes E de chacun des signaux numériques représentatifs de valeurs de sinus, pris à intervalles réguliers sur un intervalle total égal à r.2r et à enregistrer ces amplitudes dans la mémoire vive TS.