DE2133982A1 - Halbleiteranordnung, insbesondere inte gnerte monolithische Schaltung, und Verfah ren zur Herstellung derselben - Google Patents

Halbleiteranordnung, insbesondere inte gnerte monolithische Schaltung, und Verfah ren zur Herstellung derselben

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DE2133982A1 DE19712133982 DE2133982A DE2133982A1 DE 2133982 A1 DE2133982 A1 DE 2133982A1 DE 19712133982 DE19712133982 DE 19712133982 DE 2133982 A DE2133982 A DE 2133982A DE 2133982 A1 DE2133982 A1 DE 2133982A1
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Description

FHN.5678 C. Va/EVH
Anmelder: M.V. PHILIPS1 ÜLOIiLA^^FAS^
Akte: pf/(V
Anmeldung vom, β ^ a £ /
Halbleiteranordnung, insbesondere integrierte monolithische Schaltung, und Verfahren zur Herstellung derselben.
Die Erfindung bezieht sich auf eine Halbleiteranordnung, insbesondere eine monolithische integrierte Schaltung, mit einem einkrir;tallinen Halbleitersubstratkörper und einer auf einer dessen Seiten angebrachten Halbleiterschicht, die in Inseln unterteilt ist, die durch eine Isolierzone voneinander getrennt sind, wobei in einer solchen Insel mindestens ein Schaltungselement gebildet ist, welch« Insel durch mindestens einen pn-Uebergang gegen den Subatratkörper isoliert ist. Die Erfindung bezieht sich weiterhin auf ein Verfahren zur Herstellung einer derartigen Halbleiteranordnung.
Ein pn-TJebergang der obenerwähnten Art braucht nicht unbedingt mit der ursprünglichen Oberfläche des Substratkörpers zusamme η zu fall en , sondern kann auch in der Halbleiterschicht oder in dom rjuhfj t ratkör per liegen und z.B. durch Diffusion von Verunreini-
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BAD
- ^- PHN.5678 C.
gungen oder durch Dotierung auf andere Weise, z.B. durch Ionenimplantation, erhalten werden.
Die Dotierung zum Erhalten eines aolchen pn-Uebergangs kann sogar vor der Anbringung der Halbleiterschicht stattfinden, wobei sogenannte vergrabene Schichten gebildet werden. Unter dam Ausdruck "Isolierung gegen den Substratkörper" oder "Leitfähigkeitstyp des Substratkörpers" ist hier zu verstehen, dass für den Substratkörper das Material mit dem ursprünglichen Leitfähigkeitstyp verwendet wird, wie es z.B. unterhalb gegebenenfalls an der Substratoberfläche gebildeter vergrabener Schichten und/oder umdotierter Zonen noch vorhanden ist.
Nach einer bekannten Ausführungsform der vorerwähnten Halbleiteranordnung ist die Halbleiterschicht epitaktisch auf einem Subatratkörper vom entgegengesetzten Leitfähigkeitstyp angebracht. Die Isolierzone wird dabei im allgemeinen durch Trenndi'ffusion zur Bildung von Isolierzonen mit einem dam dar epitaktischen Schicht entgegengesetzten Leitfähigkeitstyp erhalten, wobei sich diese Isolierzone an den Substratkörper anschliesst.
Bin anderes bekanntes Beispiel sind die von Murphy und anderen in "Proceedings I.E.Ξ.E.", September I969, Seiten 1523-1528 beschriebenen Strukturen. Dabai weisen der Substratkörper und die darauf epitaktisch angebrachte Halbleiterschicht den gleichen Leitfähigkeitstyp auf. Die Insel weist auf der Unterseite eine vergrabene Schicht vom entgegengesetzten Leitfähigkeitstyp und eine seitlich umgebende Zone vom entgegengesetzten Leitfähigkeitstyp auf, die sich an die vergrabene Schicht anschliesat. Die Isolierzone besteht aus dem epitaktischen Material vom ursprünglichen Leitfähigkeitstyp und schliesst sich an den Substratkörper an.
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Diesen "bekannten Strukturen haften Nachteile an. So hat eine Isolierung mittels eines in der Sperrichtung vorgespannten pn-Uebergang einen gewissen Leckstrom, eine bestimmte Durchschlagspannung und eine merkliche Kapazität. Ferner besteht die Möglichkeit, dass eine parasitäre Transiatorwirkung und Leckwege längs der Oberfläche der Halbleiterschicht zu der Isolierzone oder zwischen Gebieten benachbarter Inseln durch Inversion an dieser Oberfläche auftreten. Im allgemeinen wurden die niedrigen Durchschlagspannungen und der hohe parasitäre Leckstrom am Uebergang zu einer Isolierzone durch Vermeidung scharfer pn-Uebergäng*·. zwischen hochdotierten Zonen vermieden. Dies wurde z.B. dadurch erzielt, dass mindestens eine Zone verhältnismässig hochohmig gewählt wurde, welche Zone z.B. aus dem verhältnismässig hochohmigen epitaktisch abgelagerten Material der angebrachten Halbleiterschicht bestand. Zur Vermeidung von Kurzschlussverbindungen durch Inversion wurden häufig kanalunterbrechende Diffusionszonen verwendet, die in einiger Entfernung von dem pn-Uebergang zwischen der Isolierzone und der Insel liegen mussten, was zusätzlichen Raum in Anspruch nahm.
Venn in einer solchen Insel unterschiedliche Halbleiteizonen für ein Halbleiterschaltungselement angebracht waren, sollten diese Zonen in vielen Fällen elektrisch entweder mit Anschlussleitern oder mit Zonen anderer Inseln verbunden werden. Zu diesem Zweck mussten auch tiefer liegende Zonen örtlich zu der Oberfläche geführt werden, wobei im allgemeinen noch eine hochdotierte Kontaktzone verwendet wurde, für die der nötige Raum reserviert werden sollte. Nach einem bekannten Verfahren wurden diese Verbindungen über im allgemeinen aufgedampfte Metallbahnen hergestellt, die auf einem auf der Halbleiteroberfläche angebrachten isolierenden Uebarzug angebracht waren,
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der mit ,Fenstern an den Stellen versehen war, an denen der Kontakt mit den Zonen hergestellt war. Ein Leiterrauster wurde dabei vorzugsweise derart entworfen, dass sich die unterschiedlichen Metairbahnen wenn möglich nicht zu kreuzen "brauchten. Dazu musste oft eine Metallbahn über einen grossen Umweg von einer Kontaktstelle zu der anderen geführt werden. Dies führte dann wieder zu einer Vergrösserung von Streukapazitäten.
Die Erfindung "bezweckt u.a., eine gedrängtere Bauart und/oder eine verbesserte Isolierung zu schaffen. Sie benutzt dabei eine verbesserte Isolierung durch Anwendung einer Örtlichen, in die Halbleiterschicht versenkten Isolierschicht aus Isoliermaterial. Ihr liegr die Erkenntnis zugrunde, dass bei Anwendung einer derartigen versenkten Isolierschicht aus Isoliermaterial in der Isolierzone, wobei man für eine befriedigende Isolierung in geringerem Masse von der Verwendung von pn-UebergSngen abhängig ist, eine grössere V.'ahlfreiheit in bezug auf die Lage und die Form in einer Insel angebrachter Zonen besteht. Sie schafft weiter eine zusätzliche Möglichkeit, um Zonen in verschiedenen benachbarten Inseln miteinander zu verbinden. Nach der Erfindung ist eine Halbleiteranordnung, insbesondere eine monolithische integrierte Schaltung, mit einem einkristallinen Halbleitersubstratkörper und einer auf einer dessen Seiten angebrachten Halbleiterschicht, die in Inseln unterteilt ist, die durch eine Isolierzone voneinander getrennt sind, wobei in einer derartigen Insel mindestens ein Schaltungselement gebildet ist, welche Insel gegen den Substratkörper durch mindestens einen pn-Uebergang isoliert ist, dadurch gekennzeichnet, dass wenigstens der an die Oberfläche der Halbleiterschicht grenzende Teil der Isolierzone durch eine in die Halbleiterschicht versenkte Isol ie.roehicht aus Isoliermaterial
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- & ■■ PHN.5678 C.
gebildet wird, und dass eine zu dar erwähnten Insel gehörige Halbleiterzone elektrisch leitend mit einer zu einer benachbarten Insel gehörigen Zone über eine unter die versenkte Isolierschicht hindurchgeführte, gegen den Subatratkörper isolierte Verbindungazone verbunden iat, die sich an die zu den beiden Inaein gehörigen Zonen anschliesst, die durch die Verbindungszone miteinander verbunden werden.
Insbesondere wenn tief liegende Zonen zweier Halbleiterschaltungselemente elektrisch miteinander verbunden werden müssen, z.B. die Kollektoren zweier Transistoren gleichen Typs, schafft die Erfindung die Möglichkeit einer gedrängten Bauart ohne Gefahr starker parasitärer liobeneffekte . Bei der bekannten Inselbildung lediglich durch mittels Diffusion erhaltene Isolierzonen konnten bei Anordnung der Transistoren in verschiedenen Inseln die Kollektoren Über eine isoliert über die Isolierzone geführte Metallbahn miteinander verbunden werden, wobei Raum für hochdotierte Kontaktierungszonen reserviert werden musste, die genügend weit von dem Uebergang mit der iiffundierten Isoliersone entfernt sein mussten. Eine andere Möglichkeit bestand ir. ier Bildung der beiden Transistoren in einer gemeinsamen Insel, wobei die beiden Basiszonen mit je einer darin diffundierten Emitterzone in einer gemeinsamen Kollektorzone angebracht waren. Labei konnten ungünstige parasitäre Transistorwirkungen, Thyristorwirkungen, Inversionakurzachluss und andere unerwünschte Effekt« auftreten. Durch dia HaHsnahme nach der Erfindung können nur. die beiden Kollektorzonen miteinander über eine sich an die beiden Zonen anschliesfiende Verbindungszone verbunden sein, die die la«·.] inrzone 'lurchbricht und aich unterhalb der versenkten Isolierschicht, die die beiden Inaein für die beiden Transistoren voneinander trennt, erstreckt.
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SADOWQiNAL
PHN.5678 C.
Die versenkte Isolierschicht kann nur über einen Teil der Dicke der Halbleiterachicht versenkt sein, wobei die laolierzone für die Inseltrennung unterhalb der versenkten Isolierschicht auf andere Weise gebildet sein kann. Die beiden Zonen der benachbarten Inaein können z.B. über eine Varbindungszone aus dem Material der angebrachten Halbleiterschicht, wie es epitaktisch auf dem Halbleitersubstratkörper abgelagert ist, miteinander verbunden sein. Diese Verbindungszone durchbricht dabei die Isolierzone zwischen den beiden Inseln. Vorzugsweise ist die Verbindungszone eine vergrabene Schicht. Diese kann sich an eine vergrabene Schicht unterhalb einer der Inaein oder der beiden Inseln anschliessen, welche letztere vergrabene Schicht (welche letzteren vergrabenen Schichten) die zu verbundene(n) Zone(n) oder einen Teil derselben bildet (bilden). Das Gebilde der verbundenen vergrabenen Schichten kann in einem gleichen Schritt wie eine einzige vergrabene Schicht gebildet sein. Die hier genannte(n) vergrabene(n) Schicht(en) aoll(en) gegen den Halbleiteraubatratkörper isoliert sein und weisen daher vorzugsweise einen Leitfähigkeitstyp auf, der dem des Substrats entgegengesetzt ist. Da eine solche vergrabene Schicht sich gewöhnlich auch in dem ursprünglichen Halbleiteraubatratkörper erstreckt, kann die versenkte Isolierschicht auch mindestens über die ganze Dicke der angebrachten Halbleiterschicht versenkt sein.
Wenn der Substratkörper und die Halbleiterzonen entgegengesetzte Leitfähigkeitstypen aufweisen, weist die örtlich angebrachte Verbindungszone vorzugsweise einen dem der epitaktischen Schicht gleichen Leitfähigkeitstyp auf. Wenn in diesem Falle eine Verbindung zwischen Zonen zweier benachbarter Inseln nicht erwünscht ist, wird vorzugsweise eine vergrabene Schicht längs der Unterseite der ver-
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- ψ · ' PIIIw5678 C
senkton Isolierschicht angebracht, welche vergrabene Schicht dann vom gloichcri Leitf a'higkeitstyp wie dan Substrat -dot. Auch wenn α ie versenkte Isolierschicht "bis zu der Oberfläche das Halbleitersubstratkörpörs oder bis zu einem, geringen Abstand in diesen Körper vorseht iöt} kann eine solche vergrabene Schicht von gleichen Lciitf ähigke itstyp v:ie der -Substratkörper als Kanalunterbrechungszone angewendet werden. An der Stolle, an der abox dio Vorbindungzone erhalten werden «άρε» v.'irä din erwünschte vergrabene Schicht vom Leitfähigkoitstyp des Substratkörpera vorzugsweise unterbrochen. Falls der Substratkör pci* und die darauf angebrachte Haltleiterschicht vom gleichen Leitfähigkeitstyp sind, wird auf■ an sich beirannte Ueice die Trennung zwischen Insel und Substratkorper durch Anbringung einer vergrabenen Schicht längs der Unterseite einer solchen Insel erhalten, welche vergrabene Schicht einen den; des Substx-atkörpars und der epitaktiechen Schicht entgegengesetzten Leitfähigkeitstyp aufweist. Biese vergrabene Schicht kann sich dann an die Isolierzone, insbesondere an die in die Ilalbloiterschicht versenkte Inoliarachicht, anschliessen« Die vergrabenen Schichten verschiedener Inseln können durch einen genügenden Zwischenraum an der Stelle der Isoliersone gegeneinander isoliert sein. Erwünschtenfalls können aber nach einer bevorzugten Auiifu'hrungüforn diese vergrabenen Schichten unterhalb der versenkten iDolioi'fJchicht mittels einer vergrabenen Verbindungszono miteinander verbunden sein. Diese Vorbindungnzone und die vorgrabenen Schichten können miteinander ein Ganzes bilden.
Dabei Bei bemerkt, daß in der gleichzeitig eingereichten Patentanmeldung "Halbleiteranordnung", int. Akte PHN-4899, einr ,Halb!eileranordnung vorgeschlagen wurde, die οinen Halbleitersubfjtjatkörp'-'r und eine darauf arigebrachto Halbleiternohj cht enthiäl t, we] ehe bei de einen ernten
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BAD ORIGINAL
- «τ - PHN.5678 c.
Leitfähigkeitstyp aufweisen, wobei ein an die Oberfläche der Schicht grenzendes inaeiförmiges Gebiet vom ersten Leitfähigkeitstyp angebracht ist, das mindestens ein Halbleiterschaltungselement enhält und auf der Unterseite völlig von einer sich unterhalb dieser1Insel erstreckenden vergrabenen Schicht von einem zweiten dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp begrenzt wird. Die seitliche Isolierung wird durch ein in der Halbleiterachicht versenktes elektrisch isolierendes die Insel umgebendes Oxydmuster und durch eine sich an die Halbleiteroberfläche und an das versenkte Oxyd anschliessende Zone vom zweiten Leitfähigkeitstyp gebildet, die das versenkte Oxyd von der Insel trennt und sich an die vergrabene Schicht anschliesst. Bei einer benachbarten Insel kann auch eine derartige an die Oberfläche und an das versenkte Oxyd grenzende Zone vom zweiten Leitfähigkeitstyp vorhanden sein. Nach einer Ausführungsform der vorliegenden Erfindung kann über eine Verbindung?!" eitung vom zweiten Leitfähigkeitstyp unterhalb der versenkten Isolierschicht die vergrabene Schicht vom zweiten Leitfähigkeitstyp mit der sich daran anschliessenden an die Oberfische und an die versenkte Isolierschicht grenzenden Zone, die zu der erwähnten Insel mit dem Halbleiterschaltungselement gehört, mit einer solchen an die Oberfläche tretenden Zone und der sich daran anschliessenden vergrabenen Schicht verbunden sein, die beide den zweiten Leitfähigkeitstyp aufweisen und sich in einer benachbarten Tnsel befinden. Unter dem Ausdruck "versenkte Isolierschicht" ist hier eine Isolierschicht zu verstehen, die sich in bezug auf die Tiefe, auf der sin im Halbleiter liegt, deutlich unterscheidet von Höhenunterschieden an der Oberfläche infolge üblicher Planartechniken mit Diffusion und Oxydniaskie runden, bei donen an der Oberfläche Höhenunterschieda von nur einigen I'^hnteün
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eines Mikrons auftreten können. Die versenkte Isolierschicht ist vorzugsweise eine genetische Isolierschicht,- die durch Umwandlung des Halbleitermaterials hergestellt wird, z.B. auf chemischem Wege. Venn als Halbleitermaterial Silicium verwendet wird, wird die Isolierschicht vorzugsweise durch Oxydation erhalten.
Zur Bildung einer versenkten Isolierschicht aus einem genetischen durch Umwandlung des Halbleitermaterial gebildeten Isoliermaterial können OberflSchenteile des Halbleiters durch Anwendung einer geeigneten Maskierung örtlich maskiert werden. Die Dicke der Isolierschicht hängt mit der Dicke des umgewandelten Halbleitermaterials zusammen. Das Verhältnis zwischen diesen Dicken wird durch das von fiem Reaktionsprodukt eingenommene Volumen in bezug auf das Volumen des umgewandelten Halbleitermaterials bestimmt. Bei Umwandlung von Silicium in Giliciumdioxyd ist iieses Verhältnis etwa 2:1. Di': versenkte Isolierschicht soll im Zusammenhang mit ihrer Punktion als Teil der Isolierzone auf einer angemessenen Tiefe in dem Halbleiter liegen. Dies ist nicht nur zum Erhalten verbesserter Isolierzor.en zwischen der. Inseln erwünscht, sondern auch kann die Isolierschicht einen genügenden Abstand zwischen dem unterliegenden Halbleitermaterial und den gegebenenfalls fiber die Isolierschicht ge- . führten Leitern aichern, so dass die kapazitive Kopplung dazwischen ,-^firing sein wird. Die versenkte Isolierschicht erstreckt sich vorzugsweise Über eine Tiefe von mehr als 0,5/um in dem Halbleiter» Nach einer weiteren bevorzugten Aus fUhrurigs form weist die halbleiteranordnung auf der LIqite der epitaktischen Schicht eine praktisch flache Oberfläche auf. Unter dem Ausdruck "praktisch flache Oberfläche" ist hier eine Fla-ihheit zu verstehen, die in der gleichen ';rö::ijenor<1riun£ liegt wie bei üblichen Planartechniken erhalten wird.
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Bei üblichen Planartechniken werden Oxydschichten von höchstens 0,5/um verwendet. Sollte man bei den üblichen Planartechniken dicke, nicht versenkte Oxydhäute von z.B. 2/Um zur Herabsetzung der 'Verdrahtungskapazität durch kapazitive Kopplung zwischen den leitenden Streifen auf dem Oxyd und dem unterliegenden Halbleitermaterial verwenden und würde man in ein derart dickes Oxyd Fenster, z.B. zum Anbringen von Kontakten , ätzen, so weist ein derart dickes Oxyd den Nachteil auf, dass das Aetzen dieser Fenster mit erheblicher Unterätzung einhergeht, während durch die leitende Verbindung zwischen einem Kontakt im Fenster und einem Zufuhrleiter auf dem Oxyd ein Höhenunterschied von 2/um ausgeglichen werden soll.
Durch die Anwendung einer versenkten Isolierung, z.B. aus versenktem Siliciumoxyd, die durch örtliche Oxydation von Silicium unter Verwendung einer Maskierung auf angrenzenden Halbleiterteilen z.B. mit Hilfe von Siliciumnitrid, erhalten wird, können praktisch flache üebergänge erzielt werden, während dennoch sehr dickes Isoliermaterial, das zum Erhalten einer geringen Verdrahtungskapazität günstig ist, verwendet wird. Die ursprüngliche Dicke des umgewandelten Halbleitermaterials bestimmt nämlich, wie bereits erwähnt, die Dcike der erhaltenen Isolierschicht. Unter Berücksichtigung der endgültigen Höhe der Isolierung auf dem Halbleiter neben der versenkten Isolierschicht kann nun zuvor die Halbleiteroberfläche derart profiliert werden, das? nach der Bildung der versenkten Isolierschicht die Oberfläche dieser Schicht auf etwa die gleiche Höhe wie die Halbleiteroberfläche neben der versenkten Isolierschicht zu liegen kommt. In dem theoretischen Falle, in dem die Bildung der Isolierschicht durch Teaktion mit dem Halbleiter zur Volumenverringerung Anlass geben würde, kann zuvor ein wenig Halbleitermaterial neben der zu bildenden versenkten Isolierschicht durch Aetzung unter
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Verwendung einer Maskierung entfernt werden. In solchen Fällen, wie bei der Bildung einer versenkten Isolierschicht durch maskierende Oxydation epitaktischen Siliciums, erfolgt aber durch die Umwandlung eine erhebliche Volumenvergrösserung. In diesem Falle kann an der Stelle der anzubringenden versenkten Isolierschicht, vorzugsweise mit Hilfe .der Maskierung, die auch bei der Umwandlung zur Bildung der versenkten Isoliers'chioht verwendet wird, Halbleitermaterial weggeätzt werden, so dass an der Stelle, an der die versenkte Isolierschicht gebildet werden muss, die Halbleiteroberfläche niedriger als die benachbarte Halbleiteroberfläche zu liegen kommt, und zwar auf einer derartigen Tiefe, dass nach der Bildung der versenkten Isolierschicht durch die Volumenvergrösserung die Oberfläche der versenkten Isolierschicht auf etwa die gleiche Höhe wie die benachbarte Halbleiteroberfläche auf der darauf endgültig angebrachten Isolierung zu liegen kommt. Am Uebergang können höchstens kleine Unregelmäasigkeiten gebildet sein, die aber nicht derart gross sind, dass sie die Anbringung von Metalleitarn über die Isolierzone hin erschweren.
Die Erfindung wird nachstehend an Hand der Zeichnung näher erläutert. Es zeigen:
Fig. 1-4 schematisch im Detail aufeinander folgende Stufen der Herstellung einer Halbleiteranordnung mit Inselstruktur im Querschnitt;
Fig. 5-8 schematisch im Detail aufeinander folgende Stufen der Herstellung einer Halbleiteranordnung mit Inselstruktur von einem anderen Typ im Querschnitt;
Fig. 9 schematisch im Detail eine weitere Ausführungsform einer Halbleiteranordnung mit Inselstruktur im Querschnitt.
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Es wird (siehe Pig. 1) von einer durch in des Halbleitertechnik allgemein übliche Verfahren hergestellten Struktur ausgegangen, die aus einem einkristallinen Halbleitersubstratkörper 2 aus η-leitendem Silicium mit einem spezifischen Widerstand von 1j"2csi "besteht, welcher Körper eine Dicke von 200/um aufweist, während auf dem Körper 2 eine η-leitende Siliciumschicht 3 epitaktisch abgelarert ist, welche Schicht 3 eine Dicke von 3/um und einen spezifischen Widerstand von 0,1 Ώ-cn aufweist; ferner sind noch p-leitende vergrabene Schichten 5 mit einer Bordotierung von 10 Atomen/cm3 angebracht. Darauf wird eine Schicht 19 aus Siliciumnitrid mit einer Dicke von 0,15/Um durch Erhitzung in einer SiH. und NH^ enthaltenden Atmosphäre "bei einer Temperatur von etwa 100O0C angebracht. Auf dieser Schicht 19 wird durch Erhitzung in einer Sill. COp und H- enthaltenden Atmosphäre eine Siliciumoxydschicht angebracht. Für alle Details der Techniken zum Anbringen der in diesem Beispiel erwähnten Siliciumnitrid- und Siliciumoxydschichten sowie for die Maskierung und Aetzung dieser Schichten wird auf Philips Research Reports, April I97O, S. 118 - 132 verwiesen, in welcher Veröffentlichung alle für den Fachmann notwendige Information gegeben wird.
Unter Verwendung in der Halbleitertechnik allgemein üblicher Photoreservierungsverfahren wird aus dieser Doppelschicht aus dilieiunnitrid und Siliciumoxyd eine ringförmige Opffnung geätzt, vonach' die erwähnte Oxydschicht in einer HF-Pufferlösung entfernt vird; dann werden durch Aetzen mit einer aus 1 "JO ein 60 $-igem HKO^, 280 cm3 rauchendem HNo_.» 110 cm3 40 ^-igem HF und 440 cm3 Eisessig bestehenden Flüssigkeit bei 2°C in die Schicht 3 Nuten 20 mit einer Tiefe von 0,8/um geätzt (siehe Fig. 1). Pie Nuten werden im allgemeinen oberhalb derjenigen Teile des Uebargangs rwiisehan dem
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Subatratkörper 2 und der Harblaiterschicht 3 angebracht, an denen ein Zwischenraum zwischen den vergrabenen Schichten 5 vorhanden ist; örtlich befindet sich aber eine Nut 20 oberhalb einer aolchen vergrabenen Schicht 5·
Dann wird (siehe Fig. 2) durch Oxydation in bei 950C gesättigtem Wasserdampf bei 10000C die Giliciumoberfläche in den Nuten 20 oxydiert, wobei auch die Nitridschicht 19 mit einer dünnen Oxydschicht 21 überzogen wird, bis in den Nuten 20 ein Oxydmuster 8 erhalten ist, dessen obere Fläche praktisch mit der Trennfläche zwischen den Schichten 3 und 19 zusammenfällt.
Anschliessend wird (siehe Fig. 3) auf der ganzen Oberfläche durch die bereits erwähnten Techniken eine Schicht 22 aua Siliciumnitrid angebracht, die mit einer Siliciumoxydschicht 23 überzogen wird. Durch Anwendung eines Photoreservierungsverfahrens wird die Oxydschicht 23 örtlich weggeätzt, wonach unter Verwendung der verbleioenden Teile der Schicht 23 als Maske, Oeffnungen 24 in die Nitridachicht 22 geätzt werden (siehe Fig. 4)· Dabei wird die erste Kitridaehicht 19 beibehalten, weil diese mit der Oxydschicht 21 überzogen ist, die durch das Aetzmittel (gewöhnlich Phosphorsäure), mit dem das Nitrid weggeätzt wird, praktisch nicht angegriffen wird.
Dann wird Gallium eindiffundiert. Dies erfolgt bei 105O0C in Argon mit als Quelle mit Gallium dotiertem Silisiumpulver, während 15 Minuten. Dabei diffundiert das Gallium durch das Oxyd hindurch, aber wird durch das Siliciumnitrid maskiert. Das Ergebnis ist eine etwa 0,7/um dicke p-leitende Zone 9 (siehe Fig. 7)» die sich an die vergrabene p-leitende Schicht 5 anschliesst, deren Abstand von der Oberfläche in diesem Beispiel etwa 2/um beträgt. Die Nuten 20 sind mindestens derart breit, dass nach der Galliumdiffusion die Zonen 9»
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die zu benachbarten Inseln 4 gehören, einander nicht berühren. Wenn ein Zwischenraum zwischen den vergrabenen Schichten 5 vorhanden ist, tritt somit keine nachteilige parasitäre Transistorwirkung zwischen den Zonen und dem zwischenliegenden Teil der Schicht 3 unterhalb der versenkten Isolierschicht 8 auf, so dass eine effektive Inseltrennung erhalten ist. f
Falls sich die vergrabene Schicht 5 aber völlig unterhalb des Oxyds 8 erstreckt, sind Teile dieser vergrabenen Schicht, die sich unterhalb benachbarter Inseln erstrecken, mittels eines sich örtlich unterhalb der Isolierschicht 8 erstreckenden Teiles miteinander verbunden. Mit Hilfe von Zonen 9 wird ein sich örtlich bis zu der Oberfläche erstreckendes Gebilde aus zu verschiedenen Inseln 4 gehörigen miteinander verbundenen Zonen erhalten.
In der so erhaltenen Struktur können nach Entfernung der Schichten 19, 21, 22 und 23 mittels fortgesetzter Oxydation, Maskierung und Diffusion eine oder mehrere Zonen für in den Inseln 4 zu bildende Halbleiterschaltungselemente angebracht werden. Die vergrabenen Schichten können dabei zur Isolierung dienen oder einen Teil eines Halbleiterschaltungselements bilden, wobei eine Verbindung mit einer Zone einer benachbarten Insel erhalten werden kann, während ausserdem Verbindungen mit der Oberfläche z.B. zum Anbringen eines Obeiflächenkontakts hergestellt werden.
Statt eine sich unterhalb einer Oxydschicht 8 erstreckende vergrabene Schicht 5 zu verwenden, können Zonen 9 zu beiden Seiten der Oxydschicht 8 sich örtlich über einen derartigen Abstand unterhalb des Oxyds erstrecken, dass eine ununterbrochene Zone erhalten wird.
Das hier beschriebene Verfahren ist nur als mögliches Beispiel
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;" die beschriebene Anordnrn« kann gleichfalls voiteilliaf·. durch verschiedene anders Techniken hergestellt voruen, (p:1 ehe z.B. die gleichzeitig; eingereichte Patentanmeldung "Verrohren sur Herstellung einer Halbleiteranordnung und durch dj CfSCR Verfahren hergestellte Halbleiteranordnung11, int« Akte
In den Inaein A können auf an sich to kann te V.'eise .die Halblei terßchaltungselei.-K-inte;, vie Transistoren, Dioden, Widers tände } pnpn-£le;nonte usv,, angebracht 'verden. Auch könr;3:T ein.odei' nchLrora djnscT ElGKCiVtG siel) völlig odci tcilv-'G-iso statt in einer Insel -i, in Fon.·! von leitenden öchicJitcn, z,B, l;etr-illschichten, P-Uf der, iis;:clfö^niiöin Gebiet 4 odci auf der OXydsclidcht- 13 befinden« Fernes ist gh nicht noti/endigr dass daß durch die vergrabene Schicht 5 und din Zonon 9 ßcbildete Gebiet cinon Teil des ei'vähnten SchaltungoloEents bildet^ obschon dies in bezug au.f Raunisraparune wohl bö-sondern ßünütig ist.
Es ist einleuchtend, dass eich die Erfindung auch weiter nicht auf die beschriebenen Ausfühx'unoT."::!ei.'.ipicle beschränkt. So k&nn die vergrabene Scliicht 5 orwünsolvtenfalls such durch Ionenimplantation oder epitaktincb angebracht vrerdenr Inficbesojiderc können statt ■ Siliciun auch andere Halbleiterraaterj alien verysnuet vrerden, die ein ' brauchbarem Oxydrsuster bilden können (K.B.Siliciuncarbid),
Es ist auch möglich, lediglich unterhalb der versenkten Isolierschicht, eine να:·: grabe no Schicht mit einen dom der opitaktischen Schicht- ontgGgcn/iccctzten Leitfähigkeit?)typ snzubringerij die sich von dom öiib.fjtrat pus in der epitaktiiüuhen Schicht ausgedehnt hat. I)XGBO Schicht kann ar, dor Stolle der Vorbar^Uingiiaone zwischen zvei in benachbarten Inseln liegenden Zonen unterbrochen sein. Ein solcher Fnll wird ηaoh«icihsnd an Hand der Fig. [> - B baiichrieLen.
Eij v;ird von cinom einlr/intallinen l.ulbloitoAörpor 61 aus
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p-leitendem Silicium ausgegangen, wobei durch die üblichen Planartechniken mit Arsen dotierte niederohmige n-leitende Zonen 62 und eine mit Bor dotierte niederohmige p-ieitende Zone 63 gebildet werden. Die Zone 63 hat die Form eines Netzwerks, das jedoch örtlich unterbrochen ist. Uebrigena umschliesst die Zone 63 die Zonen 62 in seitlicher Richtung. An der Stelle der Unterbrechung in der Zone 63 ist die Zone 62 durch die Unterbrechung hindurchgeführt.
Die Teile dieser Zone 63 haben z.B. eine Breite von 3/um. Die erhaltene Stufe ist in Fig. 5 dargestellt. Wie bei planaren Diffusionsvorgängen üblich ist, ist auf der Oberfläche des Halbleiterkörper 61 eine Oxydschicht 64 vorgesehen. Diese Oxydschicht wird nun auf übliche Veise mit Flussäure entfernt.
Auf dem Siliciumkörper 61 wird nun eine hochohmige n-leitende epitaktische Schicht 68 abgelagert, die z.B. eine Dicke von 4/um aufweist. Während dieser Ablagerung können durch Diffusion die Zonen 62 und 63, die dabei zu vergrabenen Schichten werden, sich in der epitaktischen Schicht 68 ausdehnen. Insebesondere die vergrabene Schicht 63 kann sich dabei schneller als die vergrabene Schicht 62 ausdehnen, weil Bor schneller als Arsen diffundiert.
Auf an sich bekannte Veise wird die Oberfläche der epitaktischen Schicht 68 mit einer dünnen Siliciumnitridschicht 65 und dann mit einer Siliciumoxydschicht 66 überzogen. Darin werden oberhalb der p-leitenden vergrabenen Zone 63 Oeffnungen angebracht, welche Zone gleichfalls die Form eines Netzwerks aufweist, das sich in diesem Falle aber bis oberhalb der Unterbrechungen) im Netzwerk der vergrabenen Schicht 63 fortsetzt. Die Breite dieser Oeffnungen beträgt mindestens 5/um. Unter Verwendung der Nitrid-Oxyd-Maskierung bfi, 66 werden Nuten 67 in das Silicium geätzt, die eine Tiefe von put 1 /um
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aufweisen. Die erhaltene Stufe igt in Fig. 6 dargestellt.
Die Oxydschicht 66 wird nun mit einem üblichen FlUBsäureätzmittel entfernt und das Ganze wird einer oxydierenden Behandlung in Dampf von 1 atm. "bei 10000C unterworfen, damit eine aus Silioiumoxyd bestehende versenkte Isolierschicht 70 gebildet wird, wobei die Siliciumnitridmaskierung 65 das unterliegende Silicium ausserhalb der Nuten 67 maskiert. Die Oxydationsbehandlung wird solange fortgesetzt, (wtwa 16 Stunden) bis eine Tiefe von etwa 2/um erreicht ist, wobei das gebildete Oxyd auch die ursprünglichen Nuten 67 völlig ausgefüllt hat. Inzwischen hat sich die mit Bor dotierte p-leitende vergrabene Schicht 63 weiter in der epitaktischen Schicht ausgedehnt. Sie kann in dieser Stufe oder nach einer späteren Erhitzungsbehandlung sich an die Unterseite der gebildeten versenkten Isolierschicht anschliessen. Die nun erhaltene Stufe ist in Fig. 7 dargestellt. Die spitaktische Schicht 68 ist nun in Inseln geteilt, die durch Isolierzonen voneinander getrennt sind, die durch die versenkte Isolierschicht fO und die vergrabene p-leitende Schicht 63 gebildet v/erden. Eine solche Isolierzone ist aber örtlich unterhalb der versenkten Isolierschicht zum Durchlassen einer n-laitenden leitenden Verbindung unterbrochen, die aua einem Teil der vergrabenen Schicht und gegebenenfalls einem darüber liegenden restlichen Teil des ursprünglichen epitaktisch abgelagerten η-leitenden Materials 68 besteht.
In den Inseln können nun auf an sich bekannte Weise, z.B. durch planare Diffusionsvorgänge, Schaltungselemente, wie der in Fig. 8 gezeigte npn-Transistor, gebildet werden, wobei der Kollektor dieses Tranaistora durch das epitaktische n-leitende Material 68 , die mit Arsen dotierte vergrabene Schicht 6? und die wHhrend der
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Emitterdiffusion gebildete Kollektor-Kontaktierungszone 77 gebildet wird, während die Basis durch die p-leitende durch Diffusion von Bor erhaltene Zone 75 und der Emitter durch die η-leitende durch Diffusion von Phosphor erhaltene Zone 76 gebildet wird. Die erhaltene Stufe ist in Fig. 8 dargestellt.
Mit Hilfe der n-leitenden vergrabenen Schicht 62 ist die zu der Insel 78 gehörige Kollektorzone mit einer zu einer "benachbarten Insel gehörigen η-leitenden Zone über eine Unterbrechung in der p-leitenden vergrabenen Schicht 63 verbunden, die zusammen mit der versenkten Isolierschicht JQ die Isolierzone zwischen den Inseln bildet.
Dadurch, dass bei der Herstellung gesichert worden war, dass die versenkte Isolierschicht breiter als die vergrabene p-leitende Schicht 63 wurde, ist der Abstand zwischen der vergrabenen Schicht und der Basiszone 75 gross gehalten, trotz der Tatsache, dass die Basissschicht 75 an dei versenkte Isolierschicht 70 grenzt.
Auch bei der schematisch in Pig. 8 gezeigten Anordnung ist der Vorteil erhalten, dass die Oberseite der versenkten Isolierschicht 70 etwa auf der gleichen Höhe wie die benachbarte Oberfläche der epitaktischan Schicht liegt. Auf an sich bekannte Weise können Anschlusskontakte in Fenstern in auf der Inseloberfläche angebrachten dünnen Isolierschichten angebracht und können Zufuhrleiter verwendet werden, die sich vorzugsweise möglichst über die Isolierschicht TO erstrecken.
In dem Beispiel nach Fig. 8 wird eine dicke epitaktische Schicht verwendet, wobei aber vermieden wird, zur richtigen Bildung von Isolierzonen eine entsprechend dickere versenkte Isolierschicht anzuwenden. Erwünschtenfalls kann die Dicke der epitaktischen Schicht
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auch kleiner gewählt werden, so dass die versenkte Isolierschicht mindestens "bis zu dem Uebergang zwischen dem Substrat 61 und der angebrachten Halbleiterschicht 68 reicht. Dadurch, dass sich die vergrabene Schicht 62 im ursprünglichen Substrat erstreckt, kann diese Schicht auch in diesem Falle örtlich unterhalb der versenkten Isolierschicht eine leitende Verbindung zwischen zwei Zonen zu beiden Seiten der iBolierzone herstellen.
Es versteht sich, dass in den Inseln neben der Insel, in der der Transistor nach Fig. 8 angebracht ist, auch andere Schaltungselemente, z.B. auch andere Tranaistoren, angebracht sein können.
In der Ausführungsform nach Fig. 8 bei der eine n-leitende epitaktische Schicht auf einem p-leitenden Substrat und eine teilweise an diese epitaktiache Schicht versenkte Isolierschicht verwendet werden, wird in dem Substrat eine hochdotierte vergrabene Schicht vom p-Leitfähigkeitstyp angebracht, die sich durch Diffusion zu der Unterseite der Isolierschicht ausgedehnt hat. Selbstverständlich ist es auch möglich, z.B. bei Anwendung einer n-leitenden epitaktischen Schicht auf einem p-leitenden Substrat und einer Über einen Teil der epitaktischen Schicht versenkten Isolierschicht eine auf der Unterseite der Isolierschicht liegende Zone in der epitaktischen Schicht mit dem Leitfähigkeitstyp des Substrats zu benutzen. Diese unterhalb der versenkten Isolierschicht liegende p-leitende Zone kann sich z.B. durch Diffusion bis zu dem pn-Uebergang, der zwischen dem Substrat und der epitaktischen Schicht gebildet ist, ausgedehnt haben. Auch ist es möglich, dasa diese an die versenkte Isolerschicht grenzende p-leitende Zone bis zu der zwischen dem p-leitenden Substrat und der epitaktischen Schicht gebildeten Erachöpfungaschicht reicht.
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Das vorangehende an Hand der Fig. 5 ~ 8 beschriebene Ausführungsbeispiel bezog sich auf einen p-leitenden Halbleitersubstratkörper und eine η-leitende epitaktische Halbleiterschicht. Auf entsprechende Weise kann selbstverständlich auch von einem n-leitenden Halbleitersub.stratkörper und einer p-leitenden Halbleiterschicht ausgegangen werden, wobei auf entsprechende Weise die unterschiedlichen Zonen und vergrabenen Schichten gleichfalls einen entsprechenden anderen Leitfähigkeitstyp aufweisen können. In diesem Falle kann für die vergrabenen Schichten 63 der Fig. 8 als η-leitendes Dotierungsmaterial in Silicium z.B. Phosphor verwendet werden. Bor sowie Phosphor weisen eine sehr hohe Löslichkeit in Silicium auf, während ihre Diffusionseigenschaften nur wenig voneinander verschieden sind.
Fig. 9 zeigt Möglichkeiten zur Inselisolierung nach der Erfindung für den Fall, dass ein einkristalliner Substratkörper verwendet wird, der den gleichen Leitfähigkeitstyp wie die darauf angebrachte epitaktische Schicht aufweist. Der einkristalline Siliciumsubstratkörper 100 besteht z.B. aus η-leitendem Material mit einem spezifischen Widerstand von z.B. iAcm. Eine darauf angebrachte epitaktische Schicht 101 besteht aus Silicium vom gleichen Leitfähigkeitstyp mit etwa dem gleichen spezifischen Widerstand, während 'an der Grenzfläche zwischen dem Substratkörper und der epitaktischen Schicht eine Anzahl vergrabener Schichten 101, 102 und IO5 aus p-leitendem Silicium angebracht sind, die durch ein Netzwerk schmaler Zonen 111 aus dem hochohmigen n-leitanden Material des Substrats und der epitaktischen Schicht voneinander getrennt sind. Die vergrabenen Schichten sind z.B. mit Bor dotiert und haben sich von der Grenzfläche zwischen dem Substrat und der epitaktischen Schicht an ausgedehnt.
Von der Oberseite der epitaktischen Schicht an ist eine
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versenkte Isolierschicht auf die oben bereits beschriebene Waise angebracht, deren obere Fläche etwa auf dar gleichen Höhe wie die Oberseite der benachbarten Teile der epitaktiachan Schicht liegt. Dia versenkte Isolierschicht 109 überlappt u.a. die n-leitenden Zonen zwischen den vergrabenen Schichten 101, 102 und I03. Ferner ist sie örtlich auch längs zwischenliegandar Streifen von oben her, z.B. bis zu einem Mittelteil der vergrabenen Schicht 102, angebracht. Auf diese Weise wird die epitaktische Schicht 104 in n-leitende Inseln I05» IO6, I07 und 108 geteilt, die von dem n-laitanden Substrat 100 durch zwei pn-Uebergänga und voneinander durch Iaolierzonen getrennt sind, die teilweise aus der vergrabenen Isolierschicht 109 bastenen. So aind die Inseln I05 und IO6 voneinander durch die versenkte Isolierschicht 109, die einander zugekehrten Teile der vergrabenen Schichten 102 und 103 und die zwischenliagenda hochohmige η-leitende Zone 111 getrennt, während die Inseln 106 und I07 voneinander durch die varaenkte Isolierschicht I09 und die vergrabene Schicht 102, und die Inseln 107 und 108 voneinander durch die versenkte Isolierschicht 109, die einander zugekehrten Endteile der vergrabenen Schichten 101 und 102 und die zwischenliegende hochohmige n-leitende Zone 111 getrennt aind. Auf an sich bekannte Weise können in den voneinander getrennten Inaein Halbleiterschaltungselemente gebildet werden. Labei iat es möglich, daas eine aolche unterliegende vergrabene Schicht zur doppelten Isolierung dient, aber auch kann eine silche vergrabene Schicht, die ja durch einen pn-Uebergang von dam η-leitenden Material des Substratkörpera getrennt ist, einen funktioneilen Teil eines anzubringenden Schaltungselemente, *.B, den Kollektor eines pnp-Tranaistora, bilden. Sie kann auch, wenn sie unter mehr als einer Insel angebracht ist, als Varbindungszone, z.B.
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ala gemeinsame, gegebenenfalls schwellende Elektrode zweier in den Inseln 106 und 107 angebrachter Schaltungselemente, dienen. Auch kann eine solche vergrabene Schicht einen funktionellen Teil eines Schaltungselements und eine Isolierung für ein anderes Schaltungselement bilden. Ferner ist as möglich, Inseln grösserer Tiefe zu erhalten und Schichten zu verwenden, deren Oberseite tiefer als die Unterseite der versenkten Isolierschicht liegt, wobei schmale zwischenliegende Zonen vom Leitfähigkeitstyp der vergrabenen Schichten eine Verbindung zwischen den versenkten Isolierschichten und den vergrabenen Schichten herstellen, derart, dasa gegeneinander isolierte Inseln gebildet werden, die aber örtlich eine grössere Tiefe als die versenkte Isolierschicht 109 aufweisen können.
Eine Inselstruktur nach Fig. 9 kann auch erhalten werden, indem ein p-leitendes Substrat 1.00 angewandt wird, auf dem p-leitendes epitaktisches Material 104 angebracht wird, wobei n-leitende vergrabene Schichten 101, 102 und 103 Anwendung finden.
Es sei noch bemerkt, dass aus den Figuren ersichtlich ist, dass im Rahmen der Erfindung sehr viele Ausföhrungsformen möglich sind. Die Erfindung beschränkt sich ferner nicht auf die Anzahl dargestellter Schaltungselemente. Auch Halbleiterschaltungselemente mit Kontakten vom Schottky-Typ können verwendet werden, während auch Feldeffekttransistoren mit durch Aenderung der Erschöpfungsschicht gegen einen pn-Uebergang zu verschliessender Verbindung zwischen"Q,uelle" und "Senke" auf an sich bekannte Weise erzielt werden können, insbesondere in der Anordnung, die in Fig. 9 gezeigt ist. Z.B. kann in der Insel I07 eine p-leitende Zone 113 durch Diffusion angebracht werden, die mit der vergrabenen Schicht 102 ein Tor für den Stromweg von der Senke II4 zu der Quelle II5 über
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die schmale Torzone 116 bildet, welcher Stromweg durch das Anlegen einer genügenden Sperrspannung an die Torelektrode 113 verschlossen werden kann. Es ist auch möglich, den verengten Teil 116 aus dem hochohmigen η-leitenden Material als Widerstand zu benutzen.
Im Rahmen der Erfindung sind noch viele Abarten "möglich. In Fig. 7 können z.B. erwünschtenfalls zwei Inseln unterhalb der versenkten Isolierschicht 70 auch über das epitaktische Material 68 oder nur über die vergrabene n-leitende Schicht 62 an einer örtlichen Unterbrechung der p-leitenden vergrabenen Schicht 6j> elektrisch miteinander verbunden werden« Auch kann erwünschtenffclla die versenkte Isolierschicht in den Inseln liegende Ausläufer en'halten, die z.B. als Unterlage für Verdrahtung dienen. Die Versenkte Isolierschicht kann erweiterte Teile enthalten, die z.B. als Unterlage für eine Anzahl leitender Streifen dienen, oder an den Stellen befindlich sind, an denen Aussenzufuhrleiter, z.B. durch Löten, befestigt werden können.
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Claims (17)

PHN. 5^78 C. PATENTAHSPRUBCHE;
1./ Halbleiteranordnung, insbesondere monolithische integrierte Schaltung, mit einem einkristallinen. Halbleitersubstratkörper und einer auf einer dessen Seiten angebrachten Halbleiterschicht, die in Inseln unterteilt ist, die voneinander durch eine Isolierzone getrennt sind, wobei in einer solchen Insel mindestens ein Schaltungselement gebildet ist, welche Insel gegen den Substratkörper durch mindestens einen pn-Uebergang isoliert ist, dadurch gekennzeichnet, dass'wenigstens der an die Oberfläche der Halbleiterschicht grenzende Teil der" Isolierzone durch eine in die Halbleiterschicht versenkte Isolierschicht aus Isoliermaterial gebildet wird, und dass eine zu der erwähnten Insel gehörige Halbleiterzone elektrisch leitend mit einer zu einer benachbarten Insel gehörigen Zone über eine unter die versenkte Isolierschicht hindurchgeföhrte, gegen den Substratkörper isolierte Verbindungszone verbunden ist, die sich an die zu den beiden Inseln gehörigen Zonen anschliesst, die durch die Verbindungszone miteinander verbunden werden.
2. Halbleiteranordnung nach Anspruch 1., dadurch gekennzeichnet, dass die Tiefe, auf die die versenkte Isolierschicht in den Halbleiter versenkt ist, mehr als05/um beträgt.
3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Höhenunterschied zwischen der versenkten Isolierschicht und der benachbarten Halbleiteroberfläche höchstensA5/um beträgt.
4. ,Halbleiteranordnung nach einem der vorstehenden Anapröche, dadurch gekennzeichnet, dass die versenkte Isolierschicht eine genetische Schicht ist, die durch Umwandlung des Halbleitermaterials in Isoliermaterial erhalten ist.
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5. Halbleiteranordnung nach Anspruch 4» dadurch gekennzeichnet, dass das Halbleitermaterial aus Silicium und die versenkte Isolierschicht aus Siliciumoxyd "besteht.
6. Halbleiteranordnung nach Anspruch 4 oder 5» dadurch gekennzeichnet, dass bei der Umwandlung eine gegen die Umwandlungsreaktion beständige Maskierung verwendet wird.
7. Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, dass die verwendete Maskierung aus Siliciumnitrid besteht.
8. Halbleiteranordnung nach einem der Ansprüche 5 Isis 7» dadurch gekennzeichnet, dass die versenkte Isolierschicht durch Oxydation aus einar vorher in Silicium angebrachten Nut erhalten ist, wobei die Nut durch das genetische Siliciumoxyd ausgefüllt ist«
9. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die leitende Verbindung zwischen den beiden Zonen, die den gleichen Leitfähigkeitstyp aufweisen, durch eine unterhalb der versenkten Isolierschicht liegende vergrabene Schicht vom gleichen Leitfähigkeitstyp gebildet wird.
10. Halbleiteranordnung nach Anspruch 9» dadurch gekennzeichnet, dass wenigstens Teile der beiden miteinander verbundenen Zonen und die leitende Verbindung zwischen diesen Zonen zusammen durch eine gemeinsame vergrabene Schicht gebildet werden.
11. Halbleiteranordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die vergrabene Schicht einem dem des Halbleitersubstratkörpars entgegengesetzten Leitfähigkeitstyp aufweist.
12. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Isolierzone eine unterhalb der versenkten Isolierschicht liegende vergrabene Schicht vom gleichen
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Leitfähigkeitstyp wie dar Halbleitersubstratkörper enthält, die an der Stelle der leitenden Verbindung mit einem dem des Substrats entgegengesetzten Leitfähigkeitstyp unterbrochen ist.
13. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleitersubstratkörper und die darauf angebrachte Halbleitarschicht entgegengesetzte Leitfähigkeitstypen aufweisen, während die örtlich angebrachte leitende Verbindungazone einen dem der angebrachten Halbleiterschicht gleichen Leitfähigkeitstyp aufweist.
14· Halbleiteranordnung nach einem der Ansprüche 1 bis 13» dadurch gekennzeichnet, dass der Halbleitersubstratkörper und die darauf angebrachte Halbleiterschicht den gleichen Leitfähigkeitatyp aufweisen, während auf der Unterseite jeder Insel eine vergrabene Schicht angebracht wird, die die Insel von dem Substrat trennt, welche vergrabene Schicht einen dem des Substratkörpers und der epitaktischen Schicht entgegengesetzten Leitfähigkeitstyp aufweist, wobei eine solche vergrabene Schicht örtlich durch die leitende Verbindung mit der vergrabenen Schicht einer benachbarten Insel verbunden ist.
15. Halbleiteranordnung nach Anspruch I4» dadurch gekennzeichnet, dass die vergrabene Schicht sich an die versenkte Isolierschicht anschliesst.
16. Halbleiteranordnung nach Anspruch I4 oder 15» dadurch gekennzeichnet, dass in benachbarten Inseln die vergrabene Schicht mit einer Oberflächenzone verbunden ist, die von der Halbleiteroberfläche bis zu der vergrabenen Schicht reicht und die Insel allseitig umgibt, während die Verbindungszone unterhalb der versenkten Isolierschicht die beiden auf diese Weise gebildeten jede
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- Sf - PHN.5678 C
Insel umgebenden zusammengesetzten Zonen elektrisch leitend miteinander verbindet.
17. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der vorstehenden Ansprüche.
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* Cited by examiner, † Cited by third party
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US3354360A (en) * 1964-12-24 1967-11-21 Ibm Integrated circuits with active elements isolated by insulating material

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3354360A (en) * 1964-12-24 1967-11-21 Ibm Integrated circuits with active elements isolated by insulating material

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
NL-Z.: "Philips Res. Repts.", Bd. 25, 1970, S. 118-132 *
US-Z.: "IBM Techn. Discl. Bull.", Bd. 11, No. 12, Mai 1969, S. 1690,1691 *
US-Z.: "Proc. of the IEEE", Bd. 57, No. 9, Sept. 1969, S. 1523-27 *
US-Z.: IBM Techn. Discl. Bull.", Bd. 8, Nr. 12, Mai 1966, S. 1843, 1844 *

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