DE2013220A1 - Verfahren zum Herstellen einer Transistor anordnung aus Silicium - Google Patents
Verfahren zum Herstellen einer Transistor anordnung aus SiliciumInfo
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Description
Verfahren zumΓ Herstellen einer Transistoranordnung aus
Silicium .
Die Erfindung betrifft ein Verfahren zum Herstellen einer Transistoranordnung,
insbesondere aus Silicium, mit einer durch maskierte Diffusion von Äktivatoratoraen in den Halbleiter erzeugten
Emitterzone, bei der mindestens der Emitter-Basis-pn-Übergang
von den Resten der bei der Erzeugung der Emitterzone
als Diffusionsmaske verwendeten Isolierschicht bedeckt ist und
bei der schließlich der von der Emitterelektrode bedeckte und von der Isolierschicht begrenzte Teil der Halbleiteroberfläche
mit dem bei der Erzeugung der Emitterzone von der Diffusions- maske
unbedeckten Teil der Halbleiteroberfläche identisch ist.
Dabei kann es sieh um einen Einzeltransistor oder einen mit
anderen Elementen in einem einzigen Halbleiterkörper kombinierten Transistor, insbesondere in einer integrierten Schaltung?
handeln.
Die Herstellung von Planartransistoren (z. B. in "Post Office
of electrical Engin.» Bd. 56 (Jan. 1964) Kr. 4 S. 239 - 243|
beschrieben) führt bekanntlich zu einem Transistor mit einer durch Diffusion erzeugten, in einen ebenen Teil eines einkristallinen Siliciumkörpers eingelassenen, wannenförmigen Emitterzone,
die von einer ähnlich gestalteten Basiszone umgeben ist. Die pn-Übergänge sind von den Resten der Diffusionsmaske abgedeckt. Da diese in der Regel aus isolierendem Material, vorzugsweise aus SiO2, besteht, verbleiben sie auf der Halbleiteroberfläche
und dienen bei dem fertigen Element als Schutsschicht.
Die Herstellung eines solchen Planartransistors bringt es mit sich, daß die Bruttokonzentration an Aktivatoren in der Baitter«
.zone am größten und in der - von dem ursprünglichen Material
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des Ausgangskristalls gebildeten - Kollektorzone am kleinsten ' ist. Andererseits wird die Nettokonzentration an Dotierungsstoff in der Basiszone am kleinsten und im Emitter am größten
eingestellt. Als Kontaktierungsmaterial für den Emitter und die Basis wird aus verschiedenen Gründen Aluminium bevorzugt verwendet.
-ian muL dann aber im Falle der Kontaktierung einer
η-leitenden Zone dafür sorgen, daß die Donatorkonzentration auch in dem unmittelbar an das Aluminium angrenzenden Siliciumbereich
größer bleibt als die Konzentration der Aluminiumatome, die sich während der Befestigung der Aluminiumelektrode in dem
Silicium lösen und als Akzeptoren elektrisch wirksam sind.
Vor der eigentlichen Kontaktierung v/erden zunächst die für die Kontaktierung bestimmten Oberflächenteile der Emitterzone und
der Basiszone in definierter Weise von der diese Oberflächenteile im allgemeinen bedeckenden SiOp-haltigen Schicht befreit.
Hierzu verwendet man eine Fotolackmaske, die so hergestellt ist, daß sie lediglich die für die Kontaktierung auserwählten Oberflächenteile
unbedeckt läßt. Dann werden diese Oberflächenteile mit verdünnter Plußsäure von der anhaftenden Oxidschicht befreit.
Die nun freiliegende Siliciumoberflache wird nun mit
einer Metallisierung, insbesondere aus Aluminium, versehen, die vorzugsweise aufgedampft, gegebenenfalls aber auch auf eine
andere Vfeise, insbesondere durch Kathodenzerstäubung oder galvanisch
aufgebracht werden kann.
Diese Metallisierung jtarm im vornherein auf die Kontaktstellen
der Emitter- und Basiszone beschränkt werde α* Dann braucht man
eine entsprechende Masice, die zweckmäßiger Weise ebenfalls aus
Fotolack besteht, (Ce1^er;3AU;ufails kann die vorher zur Entfernung
des Oxids von aea !ümtaktateilen verweh lote Ätzmaske zu
diesem Zweclt htrangosog m werden. Ss ist kl, f daß die Behandlungatemperatur
d .-mn 30 niedrig ningeirbeil I iörden soll, daß
äle FotolackmaBke nicht zeratürt wird).
Andernfalls te.vm mnn a'b..,.;:- nach ?reilegur>-· α&· Kontaktstellen,
die gany.* HbeT·;;lache der Anordnung mit ä<m Metallbelag verse-'hen.
um dic.aex? dann -■ mit Hilfa eiiie:e Fotolcoüätzmaske - an
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den Stellen, an denen er nicht gebraucht wird, wieder wegzu-'
ätzen. Neben den Kontaktstellen können solche Stellen auch an der die übrige Anordnimg bedeckenden SiOp- oder sonstigen Isolierschicht sein, um dann bei der fertigen Anordnung die Aufgabe
eines Schutzschirmes, einer Stabilisierungselektrode oder einer die eigentlichen Elektroden' kontaktierenden, v/eiterverbindenden
Leitbahn zu erfüllen.
Bei Transistoren, die für den Betrieb bei sehr hohen Frequenzen
bestimmt sind, macht man die Fläche des Bmitter-Basis-pn-IJbergangs
möglichst klein,um eindmöglichst niedrige Kapazität dieses Übergangs zu erzielen^ Dies bedeutet schmale Umitterdiffu~
sionsfenster in der nüäskiereliden SiOg-Schicht mit einer Breite
bzw. einem Durchmesser von weniger als 4 /um und einer Emit-
■-- ■ / _·7
tereindringtiefe von größenordnungsmäßig TÖ°"'m. Bei solchen Abmessungen ist man dazu gezwungen, daß man das vorher bei der
Herstellung des Emitters verwendete Diffusionsfenster in der
maskierenden oxidschicht wieder-voll öffnet, um eine ausreichende
KontaktierungsraÖgliehkeit für die Emitterzone zu haben.
Aus dies ,mGrur.u ist bei solchen transistoren die von der
Emitterelektrode bedeckte SillGiumflache mit derWenigen Fläche
identisch, in die vorher der den Emitter dotierende Aktivator
in das Emittergebiet eindiffundiert wurde.
Bei der Kontaktierung eines Transistors mit einem solchen Emitter
ist aber·, wie gemäß der Erfindung erkannt wurde, die sonst übliche simultane Kontaktierung der !Basis- und Emitterzone unzweckmäßig.
Die zur Herstellung eines sperrfreien Basiskontaktes
erforderliche Eindringtiefe der Basiselektrode führt nämlich
bei der sonst vorteilhaften gleichzeitigen Erzeugung der Emitter- und Basiselektrode zu einer äquivalenten Eindringtiefe
der Emitterelektrode, die sehr leicht zu einer Beeinträchtigung
des Eraitter*-Basis-pn-4Jberganges führt und die Ursache von merklichen
Verlusten bei der Fertigung ist. Es ist deshalb vorteilhaft, den Emitterkontakt erst nach Abschluß der Herstellung
der Basiselektrode aufzubringen. .. . . ■
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Deshalb wird gemäß der Erfindung vorgeschlagen, daß zuerst die Basiselektrode mit der Basiszone in einem metallurgischen Prozeß
verbunden und erst dann das Metall der Emitterelektrode auf die Emitterzone aufgebracht wird. Man kommt dann zu einer beträchtlichen
Reduktion des Fertigungsausschusses und zu einer merklichen Verbesserung der elektrischen Eigenschaften der erzeugten
"alblei '.eranordnungen, weil auf jeden Fall die bei der
Herstellung der Basiselektrode erforderlichen Temperaturbehandlungen
auf die Emitterkontaktierung keinen Einfluß mehr haben.
Während des Aufbringens und während des zur Erzielung des sperrfreien Basiskontaktes erforderlichen metallurgischen Prozesses
(Einlegieren bzw. Einsintern) empfiehlt es sich, wenn das Emittergebiet vollständig abgedeckt ist. Deshalb wird bei
dem erfindungsgemäßen Verfahren zweckmäßig zunächst nur die Kontaktstelle der Basiselektrode von der anhaftenden oxidischen
Schicht befreit, dann das Metall der Basiselektrode und evtl. vorgesehener Leitbahnen, Abschirmungen usw. ganzflächig
aufgebracht und schließlich die geometrische Form dieser Kontakte, Leitbahnen usw. mit Hilfe einer Fotolackätztechnik unter
Verwendung eines Ätzmittels herausgearbeitet, das die Siliciumoberflache
und das sie bedeckende SiOp nicht angreift.
Erst dann wird das noch von der Emitterdiffusion herrührende
Oxid am Emitterdiffusionsfenster und zwar vollständig entfernt und schließlich der Emitterkontakt im Sinne der Erfindung aufgebracht.
Es ist vielleicht nicht überflüssig, darauf hinzuweisen, daß die bei der Planartechnik üblichen Diffusionen aus der Gasoder
Dampfphase zumeist über Zwischenphasen von Oxiden der dotierenden Elemente vorgenommen werden.
Deshalb findet auch eine Oxidation an dem von der Maskierung nicht bedeckten Teil der Siliciumoberflache statt, die ggf·
noch unter Anwendung eines oxidierenden Trägergases für den Dotierungsstoff unterstrichen werden kann. Jodenfalls liegt
zu Beginn des erfindungsgemäßen Verfahrens in der Regel eine
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Emitterzone vor, die an ihren Rändern mit einer dickeren maskierenden Schicht und in ihrem Inneren mit einer wesentlich
dünneren oxidischen Schicht "bedeckt ist. Um diese Emitterzone
zii kontaktieren muß der dünnere Teil der Oxidschicht derart
"weggeätzt v/erden, daß genau der vorher bei der Emittorherstellung
als Eintrittspforte für den Dotierungsstoff in^das Silicium
verwendete Teil der Siliciumoberfläohe auch als Kontaktierungsflache
zur Verfügung steht. Man kann zu diesem Zweck
die Anordnung ganzflächig mit verdünnter Flußsäurc vorsichtig
gerade so lange "behandeln, bis das dünnere Oxid Im inneren Teil
der Oberfläche der Emitterzone eben verschwunden ist, während
die die bei der Emitterdiffusion bedeckt gewesenen Teile nach ·
wie vor noch bedeckt sind. Dann ist der Emltterbasis-pn-tJbergang
auf jeden Pail von der Kante der alten Maskierung - wenn
auch nur gerade noch --bedeckt. Auf diese Tatsache nimmt eben das erfindungsgemäße Verfahren Rücksicht, Indem es dafür sorgt,
daß jedes tiefe Eindringen der Emitterelektrode in die Emitterzone
unterbunden wird. -
Als Metall für die Herstellung der Basiselektroden kommt, wie allgemein üblich, vor allem Aluminium und Platin, als Metall
für Emitterelektroden im Sinne der Erfindung z. B. Titan, Chrom, Zirkon und Molybdän in Betracht» Im Falle der Basiselektrode
sichern sie einen einwandfreien sperrfreien Kontakt mit der Basiszone, im Falle der Emitterelektrode wird der Gefahr
eines tiefen Eindringens des Emitterkontakts in die Emitterzone
stark entgegengewirkt. Einige dieser Metalle, wie" z. B. Al, Cr, Mo haften auch auf einer die Siliciumoberflache bedeckenden
SiOg- oder Si^iL-Schicht, so daß sie sich als Material für leitbahnen, Abschirmungen usw. eignen. Ansonsten kann
für derartige Metallisierungen auch Au oder Ag dienen.
Im folgenden wird anhand der Pig. 1 und 2 ein Ausführungsbeispiel
des erfindungsgernäßen Verfahrens gegeben.
Nach Erzeugung dor Emitterzone 3 und der Basiszone 2 an der
Flachseite eines scheibenförmigen Siliciumeinkristalles 1 vom
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leitungstyp der Emitterzone, die entsprechend den Gepflogenheiten
der Planartechnik erfolgt, wird zunächst die Kontaktstelle 4 der Basiszone 2 durch lokale Entfernung der die Anordnung
bedeckenden SiC^-Schicht 5 freigelegt. Dann wird die betreffende Oberfläche mit einer Schicht aus dem für die Basiselektrode
vorgesehenen Metall belegt. Diese Schicht wird mit einer Fotolackmaske 6 abgedeckt, die alle diejenigen Stellen der Metallisierung
freiläßt, die durch den nachfolgenden Ätzprozeß wieder entfernt werden sollen. Hierzu benutzt man ein Ätzmittel, welches
weder das Material der Schutzschicht 5 noch Si no#iVdie
•Fotolackmaske 6 angreift. Uach diesem Ätzprozeß sind von der
ursprünglich ganzflächig bedeckenden Metallschicht nur noch die Basiselektrode 7 an der Kontaktstelle 4 sowie eine die Basiselektrode
kontaktierende leitende Bahn 8 übrig geblieben. Sie bestehen bevorzugt aus Al und/oder Pt. Die Anordnung wird,
dann - vorzugsweise nach Entfernung der Fotolaekmaske 6 getempert, um die Basiselektrode in die Basiszone einzulegieren.
Zur Herstellung der Emitterelektrode wird dann das bei der
Diffusion des den Emitter 3 bildenden Aktivators verwendete Fenster 9 in der SiOg-Schicht 5 wieder geöffnet, so daß die
Kontaktfläche 10 für den Emitter freiliegt. Nun wird eine Schicht zur Bildung der Smitterelektrode 11 und ggf. eine diese
Elektrode kontaktierende Leitbahn 12, beide z. B. aus Titan oder einem Gemisch aus Ti und Al oder einer Doppelschicht aus
Ti und Al oder einer solchen aus Ti und Au bzw. Ti und Ag ganzflächig aufgebracht. Me Bedingungen des Aufbringens und
auch der weiteren Arbeitsprozesse sind dabei so zu v/ählen, daß
ein merkliches Eindringen der Emitterelektrode in die Emitterzone
nicht stattfinden kann.
Mittel::; einer I'otolackiuaske we den nunmehr 0:;.e Basis- und
En.vttc-rkontaktfitellen r. Lnsohließlich den kor; tnktzuf ührenden
Leitbahnen ;.-.bgedeckfc und in einem ÄtzprozeP
<lio nicht von lack bedeckten Bereite der Schichten 11 und 12 entfernt, wobei
fias zur B-.^jifcigung des überschüssigen metalls der Schichten
;"' i\>iJ '<? :.:u ver^eiKiorulö Ätzmittel Br· zn v/ählen ist, daß
äj.e von über-ochüseigem Metall bedeckte Schicht 8 nicht oder
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nur wenig angegriffen wird.(Der Ätzvorgang ist genau in dem Augenblick abzubrechen, wenn das an unerwünschten Stellen befindliche
Metall 11 und 12 gerade entfernt ist)..
Aufwendiger ist das Verfahren, wenn das Metall der Emitterelektrode in dem zur Verfügung stehenden Ätzmittel schwerer lösbar
ist,-,als das Metall der Basiselektrode. Hier bleibt nichts anderes übrig, als die aus dem Metall der'Basiselektrode bestehenden
Metallisierungsteile 7 und 8 beim Aufdampfen des Metalls für die Emitterelektrode abzudecken. Falls dann die entstandene
Metallisierung nicht im vornherein auf die Teile 11 und 12 beschränkt wird und demnach eine Ätztechnik zum Herausarbeiten
der Emitterelektrode 11 und der Leitbahn 12 aus einer umfassenderen
Metallisierung erforderlich ist, müssen die aus dem Metall der Basiselektrode bestehenden Teile auch bei diesem Ätzprozeß
- z. B. mit Fotolack öder mit Wachs - abgedeckt werden.
Eine Abdeckung der vorher aufgebrachten Metallteile bei der Herstellung der Emitterelektrode ist dagegen nicht erforderlieh,
wenn das bei der Strukturätzung der Emitterelektrode 11 bzw.
der leitbahn 12 verwendete Ätzmittel das Metall der Basiselektrode langsamer angreift, als das der Emitterelektrode. Zwarmuß
man dann - ebenso "wie in dem zuerst beschriebenen Fall die
Emitterelektrode 11 bzw. auch die Leitbahn 12 mit einer Ätzmaske abdecken; man benötigt aber dann keine Abdeckung der
Basiselektrode 7 bzw. der sie kontaktierenden Leitbahn 8. Wenn man nämlich den Ätzvorgang dann abbricht, wenn das überschüssige
Metall der Emitterelektrode von der SiOp-Schieht 5 gerade entfernt ist, dann sind die Elektroden 7 bzw. die Leitbahn 8
noch weni'.g angeoriffen.
Es "ist klar, daß die für die Präparierung der Basis- und EmItW ^
terelektroden verwendeten Ätzmittel weder Si noch das SiO" der
Schicht 5 angreifen sollen.
Die Figur 1 stellt die unmittelbar nach dem Einlegieren der
Basiszone erreichten Verhältnisse dar, während in Fig. 2a und •2b der Zustand nach dem Aufbringen und dem Strukturätzen der
Emitterelektrode und der sie kontaktierenden Leitbahn gezeigt
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.·-'-■■ l·1
7 Patentansprüche " ■ ,-
2 Figuren " . VPA 9/493/1055
Claims (1)
- Patentansgriic h_eWVerfahren zum Herstellen einer Tranaistoranordnung, insbesondere aus Silicium, mit einer durch maskierte Diffusion von Aktivatoratomen in den Halbleiter erzeugten Emitterzone, bei der mindestens der Braitter-Basis-pn-Übergang von den Resten der bei der Erzeugung der Emitterzone als Diffusionsmaske verwendeten Isolierschicht bedeckt ist und bei der schließlich der von der Emitterelektrode bedeckte und von der I oliersohicht begrenzte £eil der Halbleiteroberfläche mit dem bei der Erzeugung der Emitterzone von der Diffusionsmaske unbedeckten (Heil der Halbleiteroberfläche identisch ist, dadurch gekennzeichnet, daß zuerst die Basiselektrode (7) mit der Basiszone (4) in einem metallurgischen Prozeß verbunden und erst dann das Metall der Emitterelektrode (11) auf die Emitterzone (3) aufgebracht wird.2* Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Emittergebiet während des Aufbringens der Basiselektrode (7) und etwaiger Leitbahnen (Θ) auf der die Halbleiteroberfläche bedeckenden isolierenden Diffusionsmaskierung (5) und der Bildung der Basiskontakte nicht mit 7 bzw. θ reagieren kann.3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Basiselektrode und/oder Emitterelektrode in Form von größeren Bereichen auf die Halbleiteroberfläche bzw. die sie bedeckende isolierende Maskierung (5) aufgebracht werden und daß diese Metallisierung dann durch Fotolackätztechnik auf die für die Elektroden (7,11), Leitbahnen (8,12) und Abschirmungen vorgesehenen. Bereiche reduziert wird.4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß für die Basiselektrode \1 und die Emitterelektrode (12) verschiedene Metalle verwendet werden. 109848/1578YPA 9/493/1055 - 9 -5. Verfahren nach einem der Ansprüche 1 bis, 4, . d a -d u r σ h g e k e η η ζ ei c h net , daß die Emitterelektrode nicht eingesintert bzw, einlegiert wird.6. Verfahren nach einem der Ansprüche T bis 5, d a d η .r c h ' gekennzeichnet, daß simultan mit der Basiselektrode (7) und/oder mit der Emitterelektrode (11) mindestens eine die maskierende Isolierschicht auf der Halbleiteroberfläche bedeckende leitbahn oder sonstige Metallisierung aufgebracht wird. . . .7· Verfahren nach einem der Ansprüche 1 bis 6, da d u r eh, g e k e η η ζ e i c h η e t , daß die Basiselektrode aus
Aluminium oder Platin, die Emitterelektrode aus Titan,
Zirkon, Chrom, Uicke.l oder Molybdän gefertigt wird.ftLeerseite
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19702013220 DE2013220A1 (de) | 1970-03-19 | 1970-03-19 | Verfahren zum Herstellen einer Transistor anordnung aus Silicium |
CH304271A CH522954A (de) | 1970-03-19 | 1971-03-02 | Verfahren zum Herstellen einer Transistoranordnung |
AT203071A AT312054B (de) | 1970-03-19 | 1971-03-09 | Verfahren zum Herstellen eines Silizium-Planartransistors |
NL7103588A NL7103588A (de) | 1970-03-19 | 1971-03-17 | |
US00125701A US3754321A (en) | 1970-03-19 | 1971-03-18 | Method of producing a silicon transistor device |
FR7109677A FR2083421B1 (de) | 1970-03-19 | 1971-03-19 | |
SE7103606A SE378154B (de) | 1970-03-19 | 1971-03-19 | |
GB2481871*A GB1310806A (en) | 1970-03-19 | 1971-04-19 | Transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19702013220 DE2013220A1 (de) | 1970-03-19 | 1970-03-19 | Verfahren zum Herstellen einer Transistor anordnung aus Silicium |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2013220A1 true DE2013220A1 (de) | 1971-11-25 |
Family
ID=5765627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19702013220 Pending DE2013220A1 (de) | 1970-03-19 | 1970-03-19 | Verfahren zum Herstellen einer Transistor anordnung aus Silicium |
Country Status (8)
Country | Link |
---|---|
US (1) | US3754321A (de) |
AT (1) | AT312054B (de) |
CH (1) | CH522954A (de) |
DE (1) | DE2013220A1 (de) |
FR (1) | FR2083421B1 (de) |
GB (1) | GB1310806A (de) |
NL (1) | NL7103588A (de) |
SE (1) | SE378154B (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4999318A (en) * | 1986-11-12 | 1991-03-12 | Hitachi, Ltd. | Method for forming metal layer interconnects using stepped via walls |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3523038A (en) * | 1965-06-02 | 1970-08-04 | Texas Instruments Inc | Process for making ohmic contact to planar germanium semiconductor devices |
US3571913A (en) * | 1968-08-20 | 1971-03-23 | Hewlett Packard Co | Method of making ohmic contact to a shallow diffused transistor |
ES374318A1 (es) * | 1968-12-10 | 1972-03-16 | Matsushita Electronics Corp | Un metodo de fabricar un dispositivo semiconductor sensiblea la presion. |
-
1970
- 1970-03-19 DE DE19702013220 patent/DE2013220A1/de active Pending
-
1971
- 1971-03-02 CH CH304271A patent/CH522954A/de not_active IP Right Cessation
- 1971-03-09 AT AT203071A patent/AT312054B/de not_active IP Right Cessation
- 1971-03-17 NL NL7103588A patent/NL7103588A/xx unknown
- 1971-03-18 US US00125701A patent/US3754321A/en not_active Expired - Lifetime
- 1971-03-19 SE SE7103606A patent/SE378154B/xx unknown
- 1971-03-19 FR FR7109677A patent/FR2083421B1/fr not_active Expired
- 1971-04-19 GB GB2481871*A patent/GB1310806A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
AT312054B (de) | 1973-12-10 |
US3754321A (en) | 1973-08-28 |
SE378154B (de) | 1975-08-18 |
GB1310806A (en) | 1973-03-21 |
NL7103588A (de) | 1971-09-21 |
FR2083421B1 (de) | 1977-01-21 |
CH522954A (de) | 1972-05-15 |
FR2083421A1 (de) | 1971-12-17 |
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