DE19751268A1 - Datenleseschaltung - Google Patents

Description

Die Erfindung betrifft eine Datenleseschaltung, spezieller eine halbdirekte Datenleseschaltung.

Zunächst werden unter Bezugnahme auf die Fig. 1 und 2 her­ kömmliche Leseverstärkerschaltungen für DRAMs mit 1-Bit-Zel­ len beschrieben, wobei Fig. 1 eine herkömmliche direkte Da­ tenleseschaltung veranschaulicht, während Fig. 2 eine her­ kömmliche indirekte Datenleseschaltung veranschaulicht, die eine Verbesserung gegenüber der Schaltung von Fig. 1 bildet.

Bei der herkömmlichen direkten Datenleseschaltung von Fig. 1 sind eine Bitleitung B/L und eine invertierte Bitleitung B/L mit einem Leseverstärker 10 sowie einem Transistor M1 bzw. M2 verbunden. Die Transistoren M1 und M2 sind auch mit einer Datenbusleitung DB bzw. einer invertierten Datenbus­ leitung DB verbunden. Die Gates der Transistoren M1 und M2 sind gemeinsam an eine Spaltenschaltsignal(CD)-Leitung ange­ schlossen.

Die Datenbusleitung DB und die invertierte Datenbusleitung DB werden vor einem Lesevorgang jeweils auf 1/2 Vcc aufgela­ den. Ein Datenwert in einer Speicherzelle ist entweder durch Vcc (logisch 1) oder Vss (Masse oder logisch 0) repräsen­ tiert. Wenn die Speicherzellenschaltung von der Zelle auf Datenbusleitung ausgelesen wird, bewirkt jedoch die viel größere Kapazität der Datenbusleitungen (als die Kapazität der Bitleitungen), daß der Datenwert nur eine geringe Zu­ nahme (die den Wert logisch 1 anzeigt) oder Abnahme (die den Wert logisch 0) der Größe der Signale auf den Datenbuslei­ tungen ergibt.

Der Leseverstärker bei der herkömmlichen Schaltung gemäß Fig. 1 muß extrem empfindlich sein, um die logischen Werte 1 und 0 voneinander unterscheiden zu können. Auch ist die Ansprechzeit der Schaltung von Fig. 1 groß, da der Lesever­ stärker die Bitleitungen und die Datenbusleitungen auf ihre jeweiligen Werte aufladen muß, nachdem der Zustand einer Zelle erfaßt wurde.

Die herkömmliche Datenleseschaltung gemäß Fig. 2 ist gegen­ über derjenigen von Fig. 1 dadurch verbessert, daß die Da­ tenbusleitung und die invertierte Datenbusleitung in eine Lese- und eine invertierte Leseleitung, die ein Paar bilden, sowie eine Schreib- und eine invertierte Schreibleitung, die ein Paar bilden, unterteilt sind.

Gemäß Fig. 2 umfaßt die herkömmliche indirekte Datenlese­ schaltung einen Leseverstärker 21, einen Lesedaten-Busteil 22, einen Schreibdaten-Busteil 23, einen Auslesetransistor­ teil 25 zum Liefern eines Datensignals auf dem Lesedaten- Busteil 22 unter Steuerung durch die Bitleitung B/L und die invertierte Bitleitung B/L während eines Lesevorgangs, und einen Einschreibetransistorteil 26 zum Liefern eines Daten­ signals vom Schreibdaten-Busteil 23 unter Steuerung durch das Spaltenschaltsignal (CD) 24 an eine Bitleitung oder eine invertierte Bitleitung während eines Schreibvorgangs. Der Auslesetransistorteil 25 umfaßt einen ersten Transistor M21, einen zweiten Transistor M22 und einen siebten Transis­ tor M27 zum Empfangen des Spaltenschaltsignals 24. Der Ein­ schreibtransistorteil 26 umfaßt einen dritten Transistor M23 und einen fünften Transistor M25, die beide beim Empfang des Spaltenschaltsignals 24 aktiviert werden, und einen vierten Transistor M24 sowie einen sechsten Transistor M26, die bei Empfang eines Schreibsignals WSK aktiviert werden.

Nun wird die Funktion dieser herkömmlichen Datenleseschal­ tung erläutert.

Bei einem Lesevorgang wird ein auf die Bitleitung oder die invertierte Bitleitung geschriebener Datenwert im Lesever­ stärker 21 verstärkt, und wenn ein Spaltendecodier(Schalt)- Signal (Spaltendecodierung: CD = Column Decoding) von nie­ drig auf hoch übergeht, wird der siebte Transistor M27 ein­ geschaltet. Vom ersten Transistor M21 und zweiten Transistor M22 wird derjenige, der mit dem hohen Signal auf der Bitlei­ tung oder der invertierten Bitleitung verbunden ist, einge­ schaltet, und es wird ein Strompfad von einer der Leitungen des Lesedaten-Busteils 22 nach Masse Vss ausgebildet. Der eingeschaltete Transistor (entweder M21 oder M22), der auf den Maßeanschluß des siebten Transistors M27 herabgezogen wird, induziert dadurch eine Spannungsdifferenz auf dem Le­ sedaten-Busteil 22, daß die jeweilige der zwei Datenbuslei­ tungen, die auf 1/2 Vcc aufgeladen wurden, geerdet wird. Da­ bei wird der Einschreibtransistorteil 26 nicht aktiviert, da das Schreibsignal WSK auf niedrigem Wert gehalten wird.

Bei einem Schreibvorgang, bei dem ein Datenwert über die Bitleitung oder die invertierte Bitleitung in eine Zelle eingeschrieben wird, geht das Schreibsignal WSK von einem niedrigen auf ein hohes Signal über, um den vierten Transis­ tor M24 und den sechsten Transistor M26 einzuschalten. Das Spalten-Schalt/Decodier(CD)-Signal geht ebenfalls von nie­ drigem auf hohes Signal über, um sowohl den dritten Transis­ tor M23 als auch den fünften Transistor M25 einzuschalten. Dann wird der Datenwert auf dem Schreibdaten-Busteil über den dritten, vierten, fünften und sechsten Transistor (M23, M24, M25 und M26), die eingeschaltet sind, an die Bitleitung und die invertierte Bitleitung übertragen. So verwendet die herkömmliche Datenleseschaltung ein halbdirektes Lesesystem, bei dem ein Datenbusteil in einen Lesedaten-Busteil und ei­ nen Schreibdaten-Busteil unterteilt ist, die beim Steuern von Lese- bzw. Schreibvorgängen genutzt werden.

Jedoch erfordert die herkömmliche Leseverstärkerschaltung von Fig. 2 fünf zusätzliche Transistoren (gegenüber der Schaltung von Fig. 1). Demgemäß leidet die Schaltung von Fig. 2 unter einer Zunahme der von der Leseverstärkerschal­ tung belegten Fläche im Vergleich zum Fall beim direkten System gemäß Fig. 1, da der Datenbusteil in Fig. 2 in den Lesedaten-Busteil und den Schreibdaten-Busteil unterteilt ist und die Steuerungsanschlüsse für Lese- und Schreibvor­ gänge gesondert vorhanden sind.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenlese­ schaltung zu schaffen, die über ein halbdirektes Lesesystem mit verringerter Anzahl von Transistoren verfügt, wodurch das Leseschaltungssystem vereinfacht ist.

Diese Aufgabe ist durch die Datenleseschaltungen gemäß den beigefügten unabhängigen Ansprüchen 1, 10 und 19 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, daß sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 veranschaulicht eine herkömmliche direkte Datenlese­ schaltung;

Fig. 2 veranschaulicht eine herkömmliche halbdirekte Daten­ leseschaltung und

Fig. 3 veranschaulicht eine halbdirekte Datenleseschaltung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.

Bei der erfindungsgemäßen halbdirekten Datenleseschaltung sind Gesichtspunkte eines direkten Lesesystems und eines in­ direkten Lesesystems gemischt verwendet.

Gemäß Fig. 3 verfügt die Datenleseschaltung gemäß dem Aus­ führungsbeispiel der Erfindung über eine Bitleitung B/L und eine invertierte Bitleitung B/L, die jeweils mit einem Lese­ verstärker 30 verbunden sind. Es existieren ein erster und ein zweiter Transistor M31 und M32 für Lesevorgänge, von de­ nen jeder ein Gate aufweist, das mit der Bitleitung bzw. der invertierten Bitleitung verbunden ist, während ein Endan­ schluß mit Leitungen 31a bzw. 31b eines Datenbusteils 31 verbunden ist. Die anderen Anschlüsse am ersten und zweiten Transistor M31 und M32 sind mit einem fünften Transistor M35 verbunden. Dieser fünfte Transistor M35 empfängt an seinem Gate ein Lese-Spaltendecodierungs(CDR = column decoding read)signal, das steuert, ob die Transistoren M31 und M32 mit Masse verbunden werden, d. h., daß das andere Ende des fünften Transistors M35 mit einem Masseanschluß Vss verbun­ den ist.

Der erste Transistor M31 und der zweite Transistor M32, die mit der Bitleitung bzw. der invertierten Bitleitung verbun­ den sind, sowie der fünfte Transistor M35 sind in Fig. 3 in einem Lesefunktionsteil 34 enthalten. Dieser Lesefunktions­ teil 34 sorgt auf dem Datenbusteil 31 für eine Spannungsdif­ ferenz (d. h., daß eine der zwei auf 1/2 Vcc vorab aufgela­ denen Datenleitungen 31a und 31b mit Masse verbunden wird), um einen Lesevorgang auszuführen.

Die Gates eines dritten Transistors M33 und eines vierten Transistors M34 in Fig. 3 sind gemeinsam an eine Leitung für ein Schreib-Spaltendecodier(CDW = coloumn decoding write)si­ gnal angeschlossen, und ihre einen Enden sind mit der Bit­ leitung bzw. der invertierten Bitleitung verbunden. Das an­ dere Ende des dritten Transistors M33 ist mit der Datenbus­ leitung 31a des Datenbusteils 31 verbunden (womit auch der erste Transistor M31 verbunden ist), und das andere Ende des vierten Transistors M34 ist mit der Datenbusleitung 31b des Datenbusteils 31 verbunden (womit auch der zweite Transistor M32 verbunden ist). Der dritte Transistor M33 und der vierte Transistor M34 sind in einem Schreibfunktionsteil 35 enthal­ ten.

Nun wird die Funktion dieses bevorzugten Ausführungsbei­ spiels der Erfindung unter Bezugnahme auf Fig. 3 erläutert.

Ein Lesevorgang erfolgt durch ein indirektes Lesesystem, wo­ bei indirekt in dem Sinn gemeint ist, daß der Datenbusteil nie direkt mit den Bitleitungen verbunden wird. Z.B. werden beim Anlegen eines hohen Datenwerts an die Bitleitung und eines niedrigen Datenwerts an die invertierte Bitleitung der hohe und der niedrige Datenwert im Leseverstärker 30 ver­ stärkt. Das Lese-Spaltendecodiersignal CDR geht von einem niedrigen auf ein hohes Signal über, um den fünften Transis­ tor M35 einzuschalten. Dabei wird der erste Transistor M31 (an den das hohe Signal angelegt wird) eingeschaltet, um den niedrigen Datenwert nur auf die Busleitung 31a des Datenbus­ teils 31 zu geben, wobei die Busleitung 31b auf 1/2 Vcc ver­ bleibt. Dies sorgt für eine Spannungsdifferenz auf dem Da­ tenbusteil 31. Dabei wird das Schreib-Spaltendecodiersignal (CDW) 33 auf niedrigem Wert gehalten, um sowohl den dritten Transistor M33 als auch den vierten Transistor M34 in ausge­ schaltetem Zustand zu halten, d. h. so, daß der Datenbusteil 31 nicht unmittelbar über dem dritten und vierten Transistor M33 und M34 mit der Bitleitung und der invertierten Bitlei­ tung verbunden ist.

Ein Schreibvorgang erfolgt mittels eines direkten Lesesys­ tems. Dabei geht das Schreib-Spaltendecodiersignal (CDW) 33 von einem niedrigen auf ein hohes Signal über, um den drit­ ten Transistor M33 und den vierten Transistor M34 einzu­ schalten. Der Datenwert auf dem Datenbusteil wird durch di­ rekte Verbindung über den dritten und vierten Transistor M33 und M34, die eingeschaltet sind, auf die Bitleitung bzw. die invertierte Bitleitung gegeben. Während des Schreibvorgangs wird das Lese-Spaltendecodiersignal CDR auf niedrigem Poten­ tial gehalten, um den fünften Transistor M35 im ausgeschal­ teten Zustand zu halten, um einen durch ihn hindurchführen­ den Weg nach Masse Vss zu verhindern.

Während eines Schreibvorgangs könnte ein Stromleitungspfad von der Bitleitung über den ersten Transistor M31 und den zweiten Transistor M32 zur invertierten Bitleitung führen. Ein derartiger Pfad könnte nur dann existieren, wenn sowohl die Bitleitung als auch die invertierte Bitleitung auf ein hohes Signal übergehen würden. Wie es ihre Namen sagen, hat jedoch die invertierte Bitleitung immer ein Signal, das in­ vertiert zum Signal auf der Bitleitung ist. Demgemäß führen die Bitleitung und die invertierte Bitleitung nie gemeinsam ein hohes Signal, so daß der erste Transistor M31 und der zweite Transistor M32 während eines Schreibvorgangs nie gleichzeitig eingeschaltet sind.

Die fünf Transistoren M31 und M35 in der beispielhaften Fig. 3 sind als NMOS-Transistoren dargestellt. Jedoch könnten al­ le diese Transistoren als Alternative aus PMOS-Transistoren bestehen. Als weitere Alternative könnte die halbdirekte Da­ tenleseschaltung in CMOS-Technik realisiert sein. Anders ge­ sagt, ist die Erfindung nicht auf eine spezielle Transistor­ technik beschränkt. Die Änderungen, wie sie für eine alter­ native Realisierung erforderlich sind, befinden sich inner­ halb des Kenntnisbereichs des Fachmanns.

Die erfindungsgemäße Datenleseschaltung weist die folgenden Vorteile auf.

In Vergleich mit dem herkömmlichen halbdirekten Lesesystem kann die erfindungsgemäße halbdirekte Datenleseschaltung die Anzahl von Datenleitungen im Datenbusteil auf die Hälfte verringern, da der Datenbusteil nicht in einen gesonderten Bus für Lesevorgänge und einen anderen Bus für Schreibvor­ gänge unterteilt ist. Da die Anzahl der schaltenden Transis­ toren von der herkömmlich erforderlichen Anzahl sieben auf fünf verringert werden kann, kann die Bauelemente-Packungs­ dichte erhöht werden.

Claims (27)

1. Halbdirekte Datenleseschaltung in einem DRAM, gekenn­ zeichnet durch:

• - einen Datenbus (31) mit mehreren Datenleitungen für Lese- und Schreibvorgänge;
• - eine Lesefunktionsschaltung (34), die zwischen eine Bit­ leitung (B/L) und den Datenbus sowie zwischen eine inver­ tierte Bitleitung (B/L) und den Datenbus geschaltet ist, um einen indirekten Lesevorgang auszuführen; und
• - eine Schreibfunktionsschaltung (35), die zwischen die Bit­ leitung und den Datenbus sowie zwischen die invertierte Bit­ leitung und den Datenbus geschaltet ist, um einen direkten Schreibvorgang auszuführen.

2. Datenleseschaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Lesefunktionsschaltung (34) folgendes aufweist:

• - einen ersten Transistor (M35) zum Steuern, ob ein indirek­ ter Lesevorgang stattfinden soll; und
• - einen zweiten und einen dritten Transistor (M31, M32), von denen jeder mit einer der Datenleitungen verbunden ist und die gemeinsam mit demselben Ende des ersten Transistors ver­ bunden sind, um selektiv eine der Datenleitungen mit dem ersten Transistor zu verbinden.

3. Datenleseschaltung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Transistoren NMOS-Transistoren sind.

4. Datenleseschaltung nach Anspruch 2, dadurch gekenn­ zeichnet, daß der zweite Transistor (M31) mit einer ersten (31a) der Datenleitungen verbunden ist, der dritte Transis­ tor (M32) mit einer zweiten (31b) der Datenleitungen verbun­ den ist, die Gates des ersten und zweiten Transistors mit der Bitleitung (B/L) bzw. der invertierten Bitleitung (B/L) verbunden sind und das zweite Ende des ersten Transistors (M35) mit Masse (Vss) verbunden ist.

5. Datenleseschaltung nach Anspruch 4, dadurch gekenn­ zeichnet, daß das Gate des ersten Transistors (M35) mit ei­ ner Leitung für ein Lese-Spaltendecodiersignal (32) verbun­ den ist, durch das er auf EIN/AUS geschaltet wird.

6. Datenleseschaltung nach einem der vorstehenden Ansprü­ che, dadurch gekennzeichnet, daß die Schreibfunktionsschal­ tung (35) einen ersten Transistor (M33) und einen zweiten Transistor (M34) aufweist, um die Busleitungen wahlweise mit der Bitleitung bzw. der invertierten Bitleitung zu verbin­ den, um den direkten Schreibvorgang zu steuern.

7. Datenleseschaltung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Transistoren NMOS-Transistoren sind.

8. Datenleseschaltung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Gates des ersten und zweiten Transistors (M33, M34) mit einer Leitung für ein Schreib-Spaltendeco­ diersignal (33) verbunden sind, durch das diese Transistoren auf EIN/AUS geschaltet werden.

9. Datenleseschaltung nach einem der vorstehenden Ansprü­ che, gekennzeichnet durch einen Leseverstärker (30), der mit der Bitleitung und der invertierten Bitleitung verbunden ist, um die verstärkten Signale auf diesen Leitungen zu er­ fassen.

10. Halbdirekte Datenleseschaltung in einem DRAM, gekenn­ zeichnet durch:

• - einen Datenbus mit mehreren Busleitungsteilen (31) zur Verwendung bei sowohl Lese- als auch Schreibvorgängen;
• - einen ersten Transistor (M35) zum Steuern indirekter Lese­ vorgänge;
• - einen zweiten und einen dritten Transistor (M31, M32), die mit den Datenleitungen (31a, 31b) verbunden sind, und die jeweils mit demselben Ende des ersten Transistors verbunden sind, um eine der Datenleitungen selektiv mit diesen zu ver­ binden; und
• - einen vierten und einen fünften Transistor (M33, M34) zum wahlweisen Verbinden der Busleitungen mit der Bitleitung bzw. der invertierten Bitleitung, um einen direkten Schreib­ vorgang zu steuern.

11. Datenleseschaltung nach Anspruch 10, dadurch gekenn­ zeichnet, daß der zweite Transistor (M31) mit einer ersten (31a) der Datenleitungen verbunden ist, der dritte Transis­ tor (M32) mit einer zweiten (31b) der Datenleitungen verbun­ den ist, die Gates des ersten und zweiten Transistors mit der Bitleitung (B/L) bzw. der invertierten Bitleitung (B/L) verbunden sind und das zweite Ende des ersten Transistors (M35) mit Masse (Vss) verbunden ist.

12. Datenleseschaltung nach Anspruch 11, dadurch gekenn­ zeichnet, daß die Transistoren (M31, M32, M35) in einer Le­ sefunktionsschaltung (34) enthalten sind.

13. Datenleseschaltung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die Gates des vierten und fünf­ ten Transistors (M33, M34) mit einer Leitung für ein Schreib-Spaltendecodiersignal (33) verbunden sind, durch das diese Transistoren auf EIN/AUS geschaltet werden.

14. Datenleseschaltung nach Anspruch 13, dadurch gekenn­ zeichnet, daß die Transistoren (M33, M34) in einer Schreib­ funktionsschaltung (35) enthalten sind.

15. Datenleseschaltung nach einem der Ansprüche 10 bis 14, gekennzeichnet durch einen Leseverstärker (30), der mit der Bitleitung und der invertierten Bitleitung verbunden ist, um verstärkte Signale von diesen Leitungen zu erfassen.

16. Datenleseschaltung nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß die Transistoren NMOS-Transis­ toren sind.

17. Datenleseschaltung nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß die Transistoren PMOS-Transis­ toren sind.

18. Datenleseschaltung nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß die Transistoren NMOS- oder PMOS-Transistoren sind.

19. Halbdirekte Datenleseschaltung in einem DRAM, gekenn­ zeichnet durch:

• - einen Datenbus (31) für Lese- und Schreibvorgänge;
• - eine Lesefunktionsschaltung (34), die zwischen den Daten­ bus und Bitleitungen (B/L, B/L) geschaltet ist; und
• - eine Schreibfunktionsschaltung (35), die zwischen den Da­ tenbus und die Bitleitungen geschaltet ist.

20. Datenleseschaltung nach Anspruch 19, dadurch gekenn­ zeichnet, daß der Datenbus (31) eine Datenbusleitung (31b) und eine invertierte Datenbusleitung (31a) aufweist, und daß eine Bitleitung (B/L) und eine invertierte Bitleitung (B/L) vorliegen.

21. Datenleseschaltung nach Anspruch 20, dadurch gekenn­ zeichnet, daß die Lesefunktionsschaltung (34) mit der Bus­ leitung, der invertierten Busleitung, der Bitleitung und der invertierten Bitleitung verbunden ist, um einen indirekten Lesevorgang auszuführen.

22. Datenleseschaltung nach einem der Ansprüche 20 bis 21, dadurch gekennzeichnet, daß die Schreibfunktionsschaltung (35) mit der Busleitung, der invertierten Busleitung, der Bitleitung und der invertierten Bitleitung verbunden ist, um einen direkten Schreibvorgang auszuführen.

23. Datenleseschaltung nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, daß die Lesefunktionsschaltung (34) folgendes aufweist:

• - einen ersten Transistor (M31), dessen Gate mit der Bitlei­ tung (B/L) verbunden ist und dessen eines Ende mit der Da­ tenbusleitung (31a) verbunden ist;
• - einen zweiten Transistor (M32), dessen Gate mit der inver­ tierten Bitleitung (B/L) verbunden ist und dessen eines Ende mit der anderen Leitung (31b) des Datenbusses verbunden ist; und
• - einen dritten Transistor (M35), dessen eines Ende mit Mas­ se (Vss) verbunden ist und dessen anderes Ende gemeinsam mit dem jeweiligen anderen Ende des ersten und zweiten Transis­ tors verbunden ist und dessen Gate mit einer Leitung für ein Lese-Spaltendecodiersignal (32) verbunden ist, durch das er auf EIN/AUS geschaltet wird.

24. Datenleseschaltung nach Anspruch 23, dadurch gekenn­ zeichnet, daß die Transistoren NMOS-Transistoren sind.

25. Datenleseschaltung nach einem der Ansprüche 20 bis 24, dadurch gekennzeichnet, daß die Schreibfunktionsschaltung (35) folgendes aufweist:

• - einen ersten Transistor (33), dessen eines Ende mit der Bitleitung (B/L) verbunden ist und dessen anderes Ende mit der einer Leitung (31a) des Datenbusses verbunden ist; und
• - einen zweiten Transistor (M34), dessen eines Ende mit der invertierten Bitleitung (B/L) verbunden ist und dessen des­ sen anderes Ende mit der anderen Leitung (31b) des Datenbus­ ses verbunden ist;
• - wobei das Gate des ersten und zweiten Transistors jeweils mit einer Leitung für ein Schreib-Spaltendecodiersignal (33) verbunden ist, durch das diese Transistoren auf EIN/AUS ge­ schaltet werden.

26. Datenleseschaltung nach Anspruch 25, dadurch gekenn­ zeichnet, daß die Transistoren NMOS-Transistoren sind.

27. Datenleseschaltung nach einem der Ansprüche 19 bis 26, gekennzeichnet durch einen Leseverstärker (30), der zwischen die Bitleitungen geschaltet ist, um Signale auf diesen zu erfassen und zu verstärken.