CN1110052C - 读出电路 - Google Patents

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Abstract

一种采用半直接方式来简化电路系统的读出电路。该读出电路包括：具有供读操作和/或写操作用的数据线和数据非线的数据总线；控制间接读操作的第一晶体管；第二和第三晶体管，分别与数据线连接，每一个还与所述第一晶体管的同一端连接，有选择地把数据线之一连接到第一晶体管；以及第四晶体管和第五晶体管，有选择地分别把数据总线连接到位线和位非线，以便控制直接写操作。

Description

读出电路
发明领域
本发明涉及读出电路，尤其涉及减少了晶体管的数量、由此简化了电路系统的半直接读出电路。
背景技术
参看附图说明1个位单元大小的DRAM的普通读出放大器电路。图1表示普通直接读出电路。图2表示改进了图1电路的普通非直接读出电路。
在图1的普通直接读出电路中，位线(B/L)和位非线(/B/L)分别与读出放大器10和晶体管M11及M12连接。晶体管M11和M12分别与数据总线(DB)导线和数据总线非(/DB)导线连接。晶体管M11及M12的栅极共同地与列开关(CD)信号线连接。
数据总线(DB)和数据总线非(/DB)导线在读操作之前各被预充电至1/2(VCC)。存储单元内的数据用VCC(逻辑1)或VSS(地，即逻辑0)来表示。然而，当存储单元的电压被从该单元读出至数据总线导线时，数据总线导线的(比位线的)电容大得多的电容使数据在数据总线导线上的信号的幅值只发生非常小的增大(表示逻辑1)或减小(表示逻辑0)。
图1的普通读出放大器为了区分逻辑1和逻辑0值，必需具有极高的灵敏度。还有，因为该读出放大器必需在检测了单元的状态之后把位线和数据总线导线分别充电至它们各自的值，所以图1中的读出放大器的响应时间较长。
图2的普通读出电路对图1的普通读出电路的改进在于把数据总线和数据总线非导线分割成一对读出及读出非导线和一对写入及写入非导线。
参照图2，该普通非直接读出电路包括读出放大器21、读出数据总线部分22、写入数据总线部分23、在读期间在位线(B/L)及位非线(/B/L)的控制下在读出数据总线部分22上提供数据信号的读出晶体管部分25、以及在写期间在列开关信号(CD)的控制下把写入数据总线部分23的数据信号提供给位线或位非线的写入晶体管部分26。读出晶体管部分25包括第一晶体管M21、第二晶体管M22、以及用来接收列开关信号24的第七晶体管M27。写入晶体管部分26包括都用来接收列开关信号24的第三晶体管M23及第五晶体管M25、以及都用来接收写信号WSK的第四晶体管M24及第六晶体管M26。
现在说明普通非直接读出电路的操作。
在读操作中，在位线或位非线上写入的数据在读出放大器21中进行放大，当列译码(开关)信号(列译码：CD)从低电平转换至高电平时，第七晶体管M27就导通。与位线或位非线上的高电平信号连接的第一晶体管M21或第二晶体管M22将导通，形成从读出数据总线部分22的导线之一至地VSS的电流通路。被下拉至第七晶体管M27的接地端的导通晶体管(不是M21就是M22)通过把已被预充电至1/2VCC的两数据总线相应的一条接地而在读出数据总线部分22上产生了电压差。在这种情况下，因为写信号WSK保持低电平值，所以写入晶体管部分26不工作。
在通过位线或位非线把数据写入单元的写操作中，写信号WSK从低电平信号转换为高电平信号，使第四晶体管M24和第六晶体管M26导通。列开关/译码(CD)信号也从低电平信号转换成高电平信号，使第三晶体管M23和第五晶体管M25都导通。然后，写入数据总线部分的数据经导通的第三、第四、第五和第六晶体管(M23、M24、M25和M26)传送至位线和位非线。如此，该普通非直接读出电路利用把数据总线部分分割为读出数据总线部分和写入数据总线部分的半直接读出方式来控制读操作和写操作。
但是，图2的普通读出放大器电路需要五个额外晶体管(与图1比)。因此，因为图2的数据总线部分被分割成读出数据总线部分和写入数据总线部分并且分开了读和写操作的控制连接，所以与图1的直接方式相比，图2的电路存在读出放大器电路占用较大面积的问题。
发明内容
因此，本发明涉及显著地消除了因有关技术的局限和不足而存在的一个或多个问题的读出电路。
本发明的目的是提供一种读出电路，在该电路中，半直接读出电路的晶体管数量被减少，从而简化了该读出电路。
为了获得这些及其它优点，本发明提供一种DRAM内的半直接读出电路，包括：具有分别用于读操作和写操作的两条数据导线的数据总线；连接在位线和所述数据总线之间以及位非线和所述数据总线之间的读操作电路，用于执行间接读操作；以及连接在位线和所述数据总线之间以及位非线和所述数据总线之间的写操作电路，用于执行直接写操作，其特征在于所述读操作电路包括：第一晶体管，用于控制是否让所述间接读操作出现；以及第二和第三晶体管，分别与所述数据导线连接，并各与所述第一晶体管的同一端连接，用于有选择地把所述数据导线之一接至所述第一晶体管。
为了获得这些及其它优点，本发明还提供一种DRAM内的读出电路，包括：供读操作或写操作用的数据总线，该数据总线包括一数据总线导线和一数据总线非导线；连接在所述数据总线和位线部分之间的读操作电路，所述位线部分包括一位线和一位非线；以及连接在所述数据总线和所述位线部分之间的写操作电路，其特征在于该读操作电路包括：第一晶体管，具有一栅极和第一及第二端，其栅极及第一端分别与所述位线和所述数据总线导线连接；第二晶体管，具有一栅极和第一及第二端，其栅极及第一端分别与所述位非线和所述数据总线非导线连接；以及第三晶体管，具有一栅极和第一及第二端，其第一端接VSS，其第二端同时与所述第一和第二晶体管的第二端连接，其栅极与读出列译码信号连接，由此能够使该第三晶体管在导通/截止之间切换。
参看以下的详细描述将对本发明的以上及其它目的一清二楚。但是，应当认识到，因为根据这一描述和具体的实例，在本发明的精神及范围内的各种变化和改进对于本领域的普通技术人员而言都将是显而易见的，所以在说明最佳实施例时的详细描述和具体的实例都仅是例示性的。
附图说明
被包括在本说明书内并作为其一部分的附图是为了便于进一步理解本发明，它们说明本发明的例示性实施例而不是限制本发明。
附图中：
图1表示普通的直接读出电路；
图2表示普通的非直接读出电路；
图3表示根据本发明最佳实施例的半直接读出电路。
具体实施方式
现在详细地参看本发明的最佳实施例，这些最佳实施例的实例示于附图。图3表示根据本发明一最佳实施例的半直接读出电路。
本发明的半直接读出电路组合了直接读出系统和间接读出方式的特点。
参看图3，本发明的读出电路具有各与一读出放大器30连接的位线(B/L)和位非线(/B/L)。第一和第二晶体管M31和M32用于读操作，各自的栅极分别与位线和位非线连接，一端分别与数据总线部分31的导线31a和31b连接。第一和第二晶体管M31和M32的另一端与第五晶体管M35连接。第五晶体管M35的栅极接收读出列译码(CDR)信号32，该信号控制是否把晶体管M31和M32接地，即第五晶体管M35的另一端与接地端VSS连接。
第一晶体管M31和第二晶体管M32(分别与位线和位非线连接的)以及第五晶体管M35都被包括在图3的读操作部分34内。该读操作部分34在数据总线部分31上产生电压差(即把两条被1/2VCC预充电的数据导线31a和31b中的一条接地)，以便执行读操作。
图3的第三晶体管M33和第四晶体管M34的栅极都与写入列译码(CDW)信号线33连接，它们的一端分别与位线和位非线连接。第三晶体管M33的另一端与数据总线部分31的数据总线导线31a连接(与之连接的还有第一晶体管M31)，即第四晶体管M34的另一端与数据总线部分31的数据总线导线31b连接(与之连接的还有第二晶体管M32)。第三晶体管M33和第四晶体管M34被包括在写操作部分35内。
参看附图说明根据本发明该最佳实施例的读电路的操作。
读操作利用间接读出方式来完成，所谓间接是指数据总线部分从不与位线直接连接。例如，一旦把高电平数据作用于位线和把低电平数据作用于位非线，则高和低电平数据都在读出放大器30内被放大。读出列译码信号(CDR)从低电平信号转换为高电平信号，使第五晶体管M35导通。在这种情况下，(被高电平信号作用的)第一晶体管M31导通，只向数据总线部分31的总线导线31a提供低电平数据(总线导线31b保持在1/2VCC)。这样就在数据总线部分31上产生了电压差。在这种情况下，写入列译码信号(CDW)33保持低电平值，使第三晶体管M33和第四晶体管M34都处于截止状态，即数据总线部分31经第三和第四晶体管M33和M34不直接地与位线和位非线连接。
写操作用直接读出方式来完成。写入列译码信号(CDW)33从低电平信号转换为高电平信号，使第三晶体管M33和第四晶体管M34导通。数据总线部分上的数据分别利用经由导通的第三和第四晶体管M33和M34的直接连接提供给位线和位非线。在写操作期间，读出列译码信号(CDR)保持在低电平，使第五晶体管M35处于截止状态，没有形成从该第五晶体管M35至地VSS的通路。
在写操作期间，利用第一晶体管M31和第二晶体管M32可以形成从位线至位非线的电流导通通路。只有位线和位非线都转换成高电平信号时才能形成这种通路。如其名称所表示的，位非线总是传送与位线上的信号相反的信号。这样一来，位线和位非线将决不会都传送高电平信号，所以在写操作期间，第一晶体管M31和第二晶体管M32将决不会同时导通。
例示性的图3的5个晶体管M31至M35都被示为NMOS晶体管。作为替换的选择，它们都可以是PMOS晶体管。作为另一种替换的选择，半直接读出电路可以用CMOS技术来实现。换句话说，本发明不受具体晶体管技术的限制。采用替代的实现所需的变化在本领域技术人员的普通水平之内。
本发明的读出电路具有以下优点。
与普通非直接读出方式相比，因为数据总线部分不必被分割成进行读出的单独总线和进行写入的另外的总线，所以本发明的半直接读出电路能够将数据总线部分的数据导线的数目减少一半。由于可以把晶体管的数量从普通的7个减少为5个，所以器件的组装密度可提得更高。
不违背本发明的精神和不超出其范围，可以对本发明的读出电路作出各种改进和修改对本领域的普通技术人员而言是显而易见的。因此，本发明将覆盖本发明的对本领域的普通技术人员而言是显而易见的那些改进和修改，这些改进和变化应被包括在权利要求及其等同物的范围之内。

Claims (19)

1.一种DRAM内的半直接读出电路，包括：
具有分别用于读操作和写操作的两条数据导线的数据总线；
连接在位线和所述数据总线之间以及位非线和所述数据总线之间的读操作电路，用于执行间接读操作；以及
连接在位线和所述数据总线之间以及位非线和所述数据总线之间的写操作电路，用于执行直接写操作，其特征在于所述读操作电路包括：
第一晶体管，用于控制是否让所述间接读操作出现；以及
第二和第三晶体管，分别与所述数据导线连接，并各与所述第一晶体管的同一端连接，用于有选择地把所述数据导线之一接至所述第一晶体管。
2.根据权利要求1的读出电路，其中所述第二晶体管与所述数据导线中的第一条连接，所述第三晶体管与所述数据导线中的第二条连接，所述第二和第三晶体管的栅极分别与所述位线和位非线连接，所述第一晶体管的第二端接VSS。
3.根据权利要求1的读出电路，其中所述第一晶体管的栅极与读出列译码信号连接，由此能够使所述第一晶体管在导通/截止之间切换。
4.根据权利要求1的读出电路，其中所述写操作电路包括第四晶体管和第五晶体管，用于有选择地分别把所述总线导线连接到所述位线和所述位非线，以便控制所述直接写操作。
5.根据权利要求4的读出电路，其中所述晶体管是NMOS晶体管。
6.根据权利要求4的读出电路，其中所述第四和第五晶体管的栅极分别与写入列译码信号连接，由此能够使所述第四和第五晶体管在导通/截止之间切换。
7.根据权利要求1的读出电路，还包括读出放大器，与所述位线和所述位非线连接，用于分别从所述位线和所述位非线读出所述放大信号。
8.根据权利要求4的读出电路，其中所述第二晶体管与所述数据导线中的第一条连接，所述第三晶体管与所述数据导线中的第二条连接，所述第二和第三晶体管的栅极分别与所述位线和所述位非线连接，所述第一晶体管的第二端接VSS。
9.根据权利要求4的读出电路，还包括读出放大器，与所述位线和所述位非线连接，分别从所述位线和所述位非线读出所述放大信号。
10.根据权利要求1或4的读出电路，其中所述晶体管的每一个是NMOS和PMOS晶体管之一。
11.根据权利要求10的读出电路，其中所述晶体管是NMOS晶体管。
12.根据权利要求10的读出电路，其中所述晶体管是PMOS晶体管。
13.一种DRAM内的读出电路，包括：
供读操作或写操作用的数据总线，该数据总线包括一数据总线导线和一数据总线非导线；
连接在所述数据总线和位线部分之间的读操作电路，所述位线部分包括一位线和一位非线；以及
连接在所述数据总线和所述位线部分之间的写操作电路，
其特征在于该读操作电路包括：
第一晶体管，具有一栅极和第一及第二端，其栅极及第一端分别与所述位线和所述数据总线导线连接；
第二晶体管，具有一栅极和第一及第二端，其栅极及第一端分别与所述位非线和所述数据总线非导线连接；以及
第三晶体管，具有一栅极和第一及第二端，其第一端接VSS，其第二端同时与所述第一和第二晶体管的第二端连接，其栅极与读出列译码信号连接，由此能够使该第三晶体管在导通/截止之间切换。
14.根据权利要求13的读出电路，其中所述读操作电路分别与所述数据总线导线、总线非导线、位线和位非线连接，执行间接读操作。
15.根据权利要求13的读出电路，其中所述写操作电路分别与所述总线导线、总线非导线、位线和位非线连接，执行直接写操作。
16.根据权利要求13的读出电路，其中所述第一、第二、第三晶体管是N型晶体管。
17.根据权利要求13的读出电路，其中所述写操作电路包括：
第四晶体管，具有一栅极和第一及第二端，其两端分别与所述数据总线导线和所述位线连接；
第五晶体管，具有一栅极和第一及第二端，其两端分别与所述数据总线非导线和所述位非线连接，其中第四和第五晶体管的栅极都与写入列译码信号线连接，从而使第四和第五晶体管能在导通/截止之间切换。
18.根据权利要求17的读出电路，其中所述第一和第二晶体管是N型晶体管。
19.根据权利要求13的读出电路，还包括读出放大器，连接在所述数据总线的每一条之间，用于分别从所述位线部分的每一条读出信号并对其进行放大。
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