DE19618976C2 - Mit Harz abgedichtete Halbleitervorrichtung - Google Patents

Mit Harz abgedichtete Halbleitervorrichtung

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Description

Die vorliegende Erfindung betrifft eine mit Harz abgedichtete Halbleitervorrichtung gemäß dem Gegenstand aus dem Oberbegriff des Anspruchs 1 wie er aus der JP 5-3280(A) bekannt ist.
Bei einer herkömmlichen, mit Harz abgedichteten Halbleitervor­ richtung wirft das Auftreten eines Gehäuserisses das durch Ab­ lösen einer aus Metall hergestellten Insel und einem Abdicht­ harz verursacht wird, ein ernsthaftes Problem auf. Deshalb wur­ den herkömmlicherweise verschiedene Vorschläge in die Praxis umgesetzt, um den Gehäuseriß zu verhindern. Fig. 4 zeigt ein Beispiel davon, bei dem das Bezugszeichen 1 eine Insel eines Leitungsrahmens bezeichnet, das Bezugszeichen 2 ein Halblei­ terelement bezeichnet, das Bezugszeichen 3 ein Lötmittel zum Verbinden des Halbleiterelements 2 mit der Insel 1 bezeichnet und das Bezugszeichen 4 eine Anzahl von auf der Rückseite der Insel 1 ausgebildeten Vertiefungen bezeichnet. In dem Beispiel von Fig. 4 wird ein Verankerungseffekt mit Bezug auf ein Ab­ dichtharz (nicht gezeigt) durch eine Anzahl von Vertiefungen 4 erzeugt, wodurch es erheblich schwierig wird, das Ablösen des Abdichtharzes von der Insel 1 zu bewirken, und Gehäuserisse in einem gewissen Ausmaß verhindert werden können. Bei dieser Halbleitervorrichtung kann jedoch die Ausbildung von Vertiefun­ gen 4 nur durch ein Ätzverfahren durchgeführt werden, und dem­ entsprechend werden die Herstellungskosten des Leitungsrahmens, einschließlich der Insel 1, erhöht.
Deshalb wurde herkömmlicherweise eine Halbleitervorrichtung wie in Fig. 5 gezeigt vorgeschlagen, bei der ein Verankerungseffekt zwischen der Insel 1 und einem Abdichtharz (nicht gezeigt) durch die Ausbildung einer Vielzahl von Durchgangslöchern 5 an der Insel 1 erzielt wird (beispielsweise ungeprüfte japanische Patentveröffentlichung 104459/1981, ungeprüfte japanische Pa­ tentveröffentlichung 249341/1988, ungeprüfte japanische Patent­ veröffentlichung 246359/1990). Bei der Halbleitervorrichtung, bei der die Vielzahl von Durchgangslöchern 5 an der Insel 1 ausgebildet ist, kann die Ausbildung dieser Durchgangslöcher 5 mittels eines Stanzverfahrens durchgeführt werden und deshalb kann der Leitungsrahmen zu geringen Kosten hergestellt werden.
Bei einer solchen herkömmlichen Halbleitervorrichtung sinkt je­ doch, wenn ein Pastenmaterial 6 oder Lötmittel als Material zum Verbinden des Halbleiterelements 2 mit der Insel 1 verwendet wird, wie dies in Fig. 5 gezeigt ist, das Pastenmaterial 6 oder Lötmittel in die Durchgangslöcher 5 der Insel 1 und das Ab­ dichtharz füllt die Durchgangslöcher 5 nicht auf. Folglich kann der Verankerungseffekt mittels der Durchgangslöcher 5 nicht er­ zielt werden.
Des weiteren ist eine Halbleitervorrichtung bekannt, bei der die Durchgangslöcher 5 nur an den Umfangsbereichen der Insel 1 ausgebildet sind, wo das Halbleiterelement 2 nicht angebracht wird, um zu verhindern, daß das vorstehend erwähnte Pastenmate­ rial 6 oder Lötmittel in die Durchgangslöcher 5 der Insel 1 eindringt. Bei einer solchen Halbleitervorrichtung sind die Durchgangslöcher jedoch nicht an einem Bereich der Insel 1 aus­ gebildet, der der Rückseite des Halbleiterelements 2 ent­ spricht, und folglich wird wahrscheinlich ein Ablösen zwischen dem Bereich der Insel 1, in dem die keine Durchgangslöcher aus­ gebildet sind, und dem Abdichtharz bewirkt.
Des weiteren ist eine herkömmliche Halbleitervorrichtung be­ kannt, bei der das Pastenmaterial 6 oder das Lötmittel daran gehindert wird, in die Durchgangslöcher zu dringen, indem die Durchgangslöcher 5 an der Insel 1 ausgebildet werden, indem vergleichsweise breite gegenseitige Abstände dazwischen si­ chergestellt werden und indem das Pastenmaterial 6 oder Löt­ mittel in die Räume der sichergestellten Abstände dringt. Bei einer solchen Halbleitervorrichtung ist es jedoch notwendig, vergleichsweise breite Abstände zwischen den Durchgangslöchern 5 vorzusehen, und dementsprechend wird die Anzahl der Durch­ gangslöcher 5 verringert und es wird wahrscheinlich das Ablösen des Abdichtharzes von der Insel 1 bewirkt. Außerdem wird das Abdichtharz, das in die Durchgangslöcher 5 eingetreten ist, in direkten Kontakt mit der Rückseite des Halbleiterelements 2 ge­ bracht und deshalb wird wahrscheinlich das Ablösen des Abdicht­ harzes von der Rückseite des Halbleiterelements 2 bewirkt, was zu dem leichten Auftreten von Gehäuserissen führt.
Die vorliegende Erfindung wurde angesichts der Probleme der herkömmlichen Technologien geschaffen, und es ist eine Aufgabe der vorliegenden Erfindung, eine mit Harz abgedichtete Halblei­ tervorrichtung zu schaffen, die das Auftreten von Gehäuserissen verhindern kann und die Herstellungskosten preiswert gestaltet.
Gemäß der vorliegenden Erfindung wird eine mit Harz abgedichte­ te Halbleitervorrichtung geschaffen, umfassend:
einen Leitungsrahmen mit einer Insel,
ein an der Insel angebrachtes Halbleiterelement,
wobei der Leitungsrahmen und das Halbleiterelement durch ein Harz abgedichtet sind,
wobei eine Vielzahl von Durchgangslöchern an einem Bereich der Insel ausgebildet ist, an dem das Halbleiterelement angebracht ist, und das Halbleiterelement mit der Insel durch ein aus ei­ nem Harz hergestelltes Folienmaterial verbunden ist und wobei das Folienmaterial derart gestaltet ist, daß eine erste Abmessung jeder Seite des Folienmaterials kürzer ist als eine Abmes­ sung des Halbleiterelements.
Gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfin­ dung ist die mit Harz abgedichtete Halbleitervorrichtung derart geschaffen, daß das Folienmaterial so ausgebildet ist, daß eine erste Abmessung jeder Seite des Folienmaterials um mindestens 0,5 mm oder mehr kürzer ist als eine zweite Abmessung jeder Seite des Halbleiterelements.
Gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfin­ dung wird die mit Harz abgedichtete Halbleitervorrichtung so geschaffen, daß die Vielzahl von Durchgangslöchern nahe zuein­ ander angeordnet wird, wodurch die gegenseitigen Abstände da­ zwischen höchstens 1,0 mm oder weniger betragen.
Gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfin­ dung ist die mit Harz abgedichtete Halbleitervorrichtung so ge­ schaffen, daß der Elastizitätsmodul des Folienmaterials 10 MPa oder weniger bei einer Temperatur von 200°C beträgt.
Bei der mit Harz abgedichteten Halbleitervorrichtung gemäß der vorliegenden Erfindung wird das Verbinden des Halbleiterele­ ments mit der Insel durch das aus Harz hergestellte Folienmate­ rial bewirkt. Deshalb tritt das Pastenmaterial oder Lötmittel nicht in die Durchgangslöcher wie bei den herkömmlichen Techno­ logien, selbst wenn eine Anzahl von Durchgangslöchern in der Insel sehr dicht mit einem engen Zwischenraum ausgebildet wird. Deshalb kann das Auftreten von Gehäuserissen begrenzt werden, indem das Ablösen des Abdichtharzes von der Insel auf ein Mini­ mum herabgesetzt wird, da eine Anzahl von Durchgangslöchern sehr dicht an der Insel ausgebildet werden kann. Außerdem ist das Folienmaterial zwischen dem Halbleiterelement und der Insel angeordnet, und deshalb gibt es kein leichteres Ablösen zwi­ schen den beiden wie bei der herkömmlichen Technologie, bei der die Rückseite des Halbleiterelements und das Abdichtharz in di­ rekten Kontakt miteinander gebracht werden. Außerdem ist das zwischen dem Halbleiterelement und der Insel angeordnete Foli­ enmaterial aus einem Harz hergestellt und dementsprechend wird die Grenzflächenhaftkraft zwischen dem Folienmaterial und dem Abdichtharz erhöht und das Auftreten von Ablösen zwischen den beiden wird beträchtlich verringert, wodurch Gehäuserisse be­ trächtlich verringert werden. Außerdem sind anstelle von Ver­ tiefungen die Durchgangslöchern an der Insel ausgebildet, und deshalb kann die Insel (der Leitungsrahmen) durch ein Stanzver­ fahren mit geringen Kosten hergestellt werden.
Desweiteren ist erfindungsgemäß die Abmessung jeder Seite des Folienmaterials kürzer ausgebildet als die Abmessung jeder Sei­ te des Halbleiterelements, wodurch Verhindert wird, daß ein Be­ reich (Randbereich) des Folienmaterials, das von einer Fläche davon vorsteht, die mit dem Halbleiterelement verbunden ist, sich von der Insel ablöst und die Verbindungsleistung zwischen der Insel und dem Halbleiterelement verschlechtert wird. Bevor­ zugt ist die Abmessung jeder Seite des Folienmaterials um min­ destens 0,5 mm oder mehr kürzer ausgebildet als die Abmessung jeder Seite des Halbleiterelements.
Desweiteren wird bevorzugt die Reihe der Vielzahl von Durch­ gangslöchern sehr dicht ausgebildet, indem sie nahe zueinander derart angeordnet werden, daß die gegenseitigen Abstände höch­ stens 1,0 mm oder weniger betragen, wodurch die Verankerungs­ wirkung durch die Durchgangslöcher verbessert wird und das Ab­ lösen des Abdichtharzes von der Insel verhindert werden kann, selbst wenn das Abdichtharz feucht wird.
Desweiteren beträgt der Elastizitätsmodul bevorzugt 10 MPa oder weniger bei einer Temperatur von 200°C, wodurch ein Unterschied zwischen dem Wärmeausdehnungskoeffizienten des Halbleiterele­ ments einer Siliziumgruppe und dem Wärmeausdehnungskoeffizien­ ten der aus einer Kupfergruppenlegierung hergestellten Insel durch das Folienmaterial absorbiert werden kann und das Auftre­ ten von eines Verwerfens, das bei der herkömmlichen Halbleiter­ vorrichtung durch den Unterschied zwischen den Wärmeausdehnungskoeffizienten des Halbleiterelements und der Insel verur­ sacht wird, verhindert wird.
Fig. 1 ist eine Draufsicht, auf die in der Erfindung verwende­ ten Insel.
Fig. 2 ist ein Schnitt durch die mit Harz abgedichtete Halblei­ tervorrichtung gemäß der ersten Ausführungsform, wobei die in Fig. 1 dargestellte Insel verwendet wird.
Fig. 3 ist ein Schnitt durch eine herkömmliche Halbleitervor­ richtung, um den Nachteil bei der herkömmlichen mit Harz abge­ dichteten Halbleitervorrichtung gegenüber der Erfindung zu er­ klären, bei der eine Abmessung jeder Seite eines Folienmateri­ als größer als die Abmessung jeder Seite eines Halbleiterele­ ments gemacht wird.
Fig. 4 ist ein Schnitt durch eine herkömmliche, mit Harz abge­ dichtete Halbleitervorrichtung mit einer Insel, in der Vertie­ fungen ausgebildet sind, und
Fig. 5 ist ein Schnitt durch eine herkömmliche, mit Harz abge­ dichtete Halbleitervorrichtung mit einer Insel, in der Durch­ gangslöcher ausgebildet sind, wobei das Halbleiterelement mit­ tels einer Paste auf der Insel befestigt ist.
Die Ausführungsformen der Erfindung werden unter Bezugnahme auf die Figuren erklärt. Fig. 1 ist eine Draufsicht auf eine in der erfindungsgemäßen Halbleitervorrichtung verwendete Insel, und Fig. 2 ist ein Schnitt, der ein Beispiel zeigt, bei dem das Halbleiterelement mit der Insel von Fig. 1 verbunden ist. In Fig. 1 und Fig. 2 bezeichnet das Bezugszeichen 2 ein Halblei­ terelement, das Bezugszeichen 11 bezeichnet eine Insel und das Bezugszeichen 15 bezeichnet Durchgangslöcher. Wie in Fig. 2 ge­ zeigt, sind das Halbleiterelement 2 und die Insel 11 bei der Ausführungsform durch ein aus einem Harz hergestelltes Folien­ material 12 verbunden, das eine flache Oberfläche und eine gleichmäßige Dicke aufweist und nicht bis an die äußeren Ränder des Halbleiterelement reicht.
Bei einer Ausführungsform z. B. in Fig. 2 wird ein Folienmateri­ al 12 mit einer Dicke Von etwa 25 µm verwendet, wobei das Mate­ rial elektrisch nicht leitend ist, obgleich es einen Silber­ füllstoff enthält. Das Folienmaterial 12 hat einen Einschich­ tenaufbau, weist eine wärmehärtbare Eigenschaft auf und weist an der Oberfläche und der Rückseite der Folie eine Verbindungs­ eigenschaft auf. Beim Schmelzverbinden des Halbleiterelements 2 mit dem Folienmaterial 12 wird das Folienmaterial 12 auf etwa 230°C erhitzt und durch eine Last von etwa 50 g gepreßt, wo­ durch die Verbindung sichergestellt wird. Als anderes Folienma­ terial 12 als das des vorstehenden Beispiels können ein Materi­ al, das eine elektrische Leitfähigkeit durch Erhöhen des Ge­ halts an Silberfüllstoff liefert, ein Material mit einer Dreischichtenstruktur und nicht der Einschichtenstruktur, bei dem Verbindungsschichten auf beiden Oberflächen eines Basisma­ terials vorgesehen sind, ein Material z. B. mit einer Harzkompo­ nente mit einer thermoplastischen Eigenschaft und keiner wärme­ härtbaren Eigenschaft verwendet werden. Außerdem kann als Foli­ enmaterial 12 beispielsweise eine leitfähige Verbindungsfolie für das Schmelzverbinden verwendet werden, die sich für die Durchführung einer Wärmebehandlung beim Verbinden bei ver­ gleichsweise niedrigen Temperaturen eignet, wie bei einer her­ kömmlichen Silberpaste, die in der ungeprüften japanischen Pa­ tentveröffentlichung 145639/1994 offenbart ist.
Bei der in Fig. 2 gezeigten Ausführungsform ist erfindungsgemäß eine Länge l jeder Seite des Folienmaterials 12 kleiner als ei­ ne Länge L jeder Seite des Halbleiterelements 2 ausgebildet. Der Grund hierfür ist, daß, wenn die Länge jeder Seite des Fo­ lienmaterials 12 größer ist als diejenige des Halbleiterele­ ments 2, wie in Fig. 3 gezeigt, Bereiche 12a des Filmmaterials 12, die von der Verbindungsfläche des Halbleiterelements 2 vor­ stehen, sich von der Insel 11 ablösen, und die Verbindungslei­ stung des Halbleiterelements 2 und der Insel 11 verschlechtert ist. Bei der Ausführungsform beträgt normalerweise die Positio­ niergenauigkeit des Halbleiterelements 2 ± 0,1 mm und die Posi­ tioniergenauigkeit des Folienmaterials 12 etwa ±0,22 mm. Des­ halb wird eine relative Verlagerung von (0,12 + 0,22)1/2 = 0,22 mm an einer Seite verursacht, und dementsprechend kann die Län­ ge jeder Seite des Folienmaterials 12 um 0,5 mm (< 0,22 mm×2) oder mehr auf beiden Seiten kleiner gemacht werden als die Län­ ge jeder Seite des Halbleiterelements 2.
Des weiteren beträgt bei der Ausführungsform der Abstand d (siehe Fig. 1) zwischen den Durchgangslöcher 15 1,0 mm oder we­ niger. Falls der Abstand d größer als 1,0 mm ist, kann, wenn ein Benutzer die Halbleitervorrichtung an einem Substrat an­ bringt, falls das Abdichtharz feucht wird, sich das Abdichtharz von der Rückseite der Insel 11 ablösen, und ein Gehäuseriß kann verursacht werden.
Außerdem beträgt bei der Ausführungsform der Durchmesser D (siehe Fig. 1) der Durchgangslöcher 15 1,0 mm oder weniger. Wenn der Durchmesser D größer als 1,0 mm ist, hängt das Folien­ material 12 in den Durchgangslöchern 15 nach unten und Luftbla­ sen treten zwischen dem Folienmaterial 12 und das Halblei­ terelement 2 ein.
Des weiteren unterscheiden sich bei der Ausführungsform in dem Fall, in dem die Insel 11 insbesondere aus einer Kupfergruppen­ legierung hergestellt ist, der Wärmeausdehnungskoeffizient (et­ wa 3,5 × 10-6 1/°C) des Siliziums des Halbleiterelements 2 und der Wärmeausdehnungskoeffizient (etwa 17 × 10-6 1/°C) einer den Leitungsrahmen bildenden Kupferlegierung beträchtlich voneinan­ der und können deshalb ein Verwerfen aufgrund einer Temperatu­ ränderung nach dem Verbinden bewirken (siehe beispielsweise Fig. 5 der geprüften japanischen Patentveröffentlichung 79173/1993). Um das Auftreten eines Verwerfens zu verhindern, ist das Folienmaterial 12 bei der Ausführungsform derart ausge­ bildet, daß sein Elastizitätsmodul 10 MPa oder weniger bei ei­ ner hohen Temperatur von 200°C beträgt. Wie in Tabelle 1 gezeigt, absorbiert das Folienmaterial 12, wenn der Elastizitäts­ modul bei einer hohen Temperatur (200°C) 10 MPa oder weniger beträgt, den Unterschied der Wärmeausdehnungskoeffizienten des Siliziums und einer Kupfergruppenlegierung, und deshalb kann das Verwerfen der Halbleitervorrichtung, das von einer Tempera­ turänderung nach dem Verbinden verursacht wird, verhindert wer­ den.
Tabelle 1
Wie vorstehend angegeben, werden erfindungsgemäß Durchgangslö­ cher über der gesamten Fläche einer Insel sehr dicht (mit einem engen Abstand) vorgesehen, und ein Halbleiterelement und die Insel werden durch ein aus einem Harz hergestelltes Folienmate­ rial verbunden, welches nicht bis an die äußeren Ränder des Halbleiterelements reicht.
Deshalb kann die Insel (Leitungsrahmen) durch ein Stanzverfah­ ren zu geringen Kosten hergestellt werden, und außerdem kann eine mit Harz abgedichtete Halbleitervorrichtung, die Gehäuse­ rissen gegenüber beständig ist, geschaffen werden.
Dadurch, daß eine Abmessung jeder Seite des Folienmaterials kürzer als eine Abmessung jeder Seite des Halbleiterelements gemacht wird, insbesondere um mindestens 0,5 mm oder mehr, wird verhindert, daß sich ein Bereich des Folienmaterials, der von einer Verbindungsfläche des Halbleiterelements hervorsteht, ab­ löst und die Verbindungsleistung des Halbleiterelements und der Insel verschlechtert wird.
Dadurch, daß eine Vielzahl von Durchgangslöchern sehr dicht ausgebildet ist, indem die Löcher nahe zueinander angeordnet werden, wird der Verankerungseffekt durch die Durchgangslöcher verbessert und ein Ablösen des Abdichtharzes von der Insel kann verhindert werden, selbst wenn das Abdichtharz feucht wird. Insbesondere beträgt der Löcherabstand höchstens 1,0 mm oder weniger.
Außerdem absorbiert das Folienmaterial 12 den Unterschied zwi­ schen dem Wärmeausdehnungskoeffizienten des Halbleiterelements und dem Wärmeausdehnungskoeffizienten der Insel einer Kupfer­ gruppenlegierung, indem der Elastizitätsmodul des Folienmateri­ als bei einer Temperatur von 200°C 10 MPa oder weniger beträgt, wodurch das Auftreten eines Verwerfens, das durch den Unter­ schied der Wärmeausdehnungskoeffizienten des Halbleiterelements und der Insel bei der herkömmlichen Halbleitereinrichtung be­ wirkt wird, verhindert werden kann.

Claims (4)

1. Mit Harz abgedichtete Halbleitervorrichtung, umfassend:
einen Leitungsrahmen mit einer Insel (11),
ein an der Insel (11) angebrachtes Halbleiterelement (2),
wobei der Leitungsrahmen und das Halbleiterelement (2) durch ein Harz abgedichtet sind, und
wobei eine Vielzahl von Durchgangslöchern (15) an einem Bereich der Insel (11) ausgebildet ist, an dem das Halb­ leiterelement (2) angebracht ist, und das Halbleiterelement (2) mit der Insel (11) durch ein aus einem Harz her­ gestellten Folienmaterial (12) verbunden ist,
dadurch gekennzeichnet,
daß das Folienmaterial (12) derart gestaltet ist, daß eine erste Abmessung jeder Seite des Folienmaterials (12) kürzer ist als eine zweite Abmessung des Halbleiterelements (2).
2. Mit Harz abgedichtete Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Folienmaterial (12) derart gestaltet ist, daß die erste Abmessung jeder Seite des Folienmaterials (12) um minde­ stens 0,5 mm oder mehr kürzer ist als die zweite Abmessung des Halbleiterelementes (2).
3. Mit Harz abgedichtete Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vielzahl von Durchgangslöchern (15) derart ausge­ bildet ist, daß die Vielzahl von Durchgangslöchern (15) nahe zueinander angeordnet sind, wodurch die gegenseitigen Abstände dazwischen höchstens 1,0 mm oder weniger betragen.
4. Mit Harz abgedichtete Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Elastizitätsmodul des Folienmaterials (12) 10 MPa oder weniger bei einer Temperatur von 200°C beträgt.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3170182B2 (ja) 1995-08-15 2001-05-28 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5929511A (en) * 1996-07-15 1999-07-27 Matsushita Electronics Corporation Lead frame for resin sealed semiconductor device
US5902959A (en) * 1996-09-05 1999-05-11 International Rectifier Corporation Lead frame with waffled front and rear surfaces
US6812562B2 (en) * 1999-12-30 2004-11-02 Texas Instruments Incorporated Method and apparatus for surface mounted power transistor with heat sink
US6759278B2 (en) * 2000-12-22 2004-07-06 Texas Instruments Incorporated Method for surface mounted power transistor with heat sink
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
JP4055158B2 (ja) * 2003-05-28 2008-03-05 ヤマハ株式会社 リードフレーム及びリードフレームを備えた半導体装置
DE102004029586A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Substratbasiertes Gehäusesbauelement mit einem Halbleiter-Chip
JP4168984B2 (ja) * 2004-06-28 2008-10-22 セイコーエプソン株式会社 配線基板の形成方法
JP2006351755A (ja) * 2005-06-15 2006-12-28 Renesas Technology Corp 半導体装置
US20080157307A1 (en) * 2006-12-28 2008-07-03 Semiconductor Manufacturing International (Shanghai) Corporation Lead frame
JP4879073B2 (ja) * 2007-04-16 2012-02-15 新日鐵化学株式会社 半導体装置の製造方法
CN102163580B (zh) * 2011-03-15 2014-10-22 上海凯虹电子有限公司 一种薄型封装体及其制作方法
CN115732453A (zh) * 2021-08-31 2023-03-03 恩智浦美国有限公司 用于改进接合的封装半导体装置、引线框和方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56104459A (en) * 1980-01-25 1981-08-20 Hitachi Ltd Semiconductor device
DE3804810A1 (de) * 1987-02-18 1988-09-01 Mitsubishi Electric Corp Halbleiter-bauelement
JPS63249341A (ja) * 1987-04-06 1988-10-17 Tomoegawa Paper Co Ltd 半導体装置
JPH02106060A (ja) * 1988-10-14 1990-04-18 Hitachi Cable Ltd 半導体装置用リードフレーム
JPH02246359A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置
JPH0479173A (ja) * 1990-07-23 1992-03-12 Matsushita Electric Ind Co Ltd 表裏箔接続部品
JPH053280A (ja) * 1991-06-26 1993-01-08 Hitachi Ltd 半導体装置
JPH06145639A (ja) * 1992-09-16 1994-05-27 Hitachi Chem Co Ltd 導電性接着フィルム、その製造法及び接着法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4952999A (en) * 1988-04-26 1990-08-28 National Semiconductor Corporation Method and apparatus for reducing die stress
US5021864A (en) * 1989-09-05 1991-06-04 Micron Technology, Inc. Die-mounting paddle for mechanical stress reduction in plastic IC packages
JPH07111171B2 (ja) * 1989-11-02 1995-11-29 株式会社豊田自動織機製作所 連続可変容量型斜板式圧縮機
JP2515036B2 (ja) * 1990-05-09 1996-07-10 株式会社東芝 樹脂封止型半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56104459A (en) * 1980-01-25 1981-08-20 Hitachi Ltd Semiconductor device
DE3804810A1 (de) * 1987-02-18 1988-09-01 Mitsubishi Electric Corp Halbleiter-bauelement
JPS63249341A (ja) * 1987-04-06 1988-10-17 Tomoegawa Paper Co Ltd 半導体装置
JPH02106060A (ja) * 1988-10-14 1990-04-18 Hitachi Cable Ltd 半導体装置用リードフレーム
JPH02246359A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置
JPH0479173A (ja) * 1990-07-23 1992-03-12 Matsushita Electric Ind Co Ltd 表裏箔接続部品
JPH053280A (ja) * 1991-06-26 1993-01-08 Hitachi Ltd 半導体装置
JPH06145639A (ja) * 1992-09-16 1994-05-27 Hitachi Chem Co Ltd 導電性接着フィルム、その製造法及び接着法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Patent Abstracts of Japan, E-950, July 10, 1990, Vol. 14/No. 320 & JP-A-02 106060 *
Patents Abstracts of Japan, E-1368, May 20, 1993, Vol. 17/No. 257 & JP-A-05 003280 *

Also Published As

Publication number Publication date
DE19618976A1 (de) 1997-05-07
KR100229520B1 (ko) 1999-11-15
KR970024070A (ko) 1997-05-30
US5659199A (en) 1997-08-19
CN1061784C (zh) 2001-02-07
CN1149766A (zh) 1997-05-14
JPH09129811A (ja) 1997-05-16

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