DE19522644C1

DE19522644C1 - Verfahren und Vorrichtung zur Rahmentakt-Erfassung für schnurlose TDMA-Systeme

Info

Publication number: DE19522644C1
Application number: DE19522644A
Authority: DE
Inventors: Hung-Sheng Lin
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 1995-04-28
Filing date: 1995-06-22
Publication date: 1996-07-11
Anticipated expiration: 2015-06-23
Also published as: FR2733655A1; US5570370A; FR2733655B1

Description

Die vorliegende Erfindung betrifft das Gebiet der Kommu nikationssysteme, in denen ein oder mehrere tragbare Fern-Sender/Empfänger über beliebig zugeordnete Kanäle mit einer räumlich festen Basisstation kommunizieren.

In Fig. 5 ist schematisch eine Kommunikationsumgebung 10 gezeigt. Die Kommunikationsumgebung 10 kann eine Zelle in einem zellenförmig aufgebauten Telephonnetz oder aber ein durch ein schnurloses Telephonsystem abgedeckter Bereich sein. Wie gezeigt sind mehrere tragbare Fern-Sen der/Empfänger 12, 14 und 16 vorgesehen. Jeder tragbare Fern-Sender/Empfänger 12, 14 und 16 kann mit einer Basis station 18 eine jeweils eigene Zweiwege-Kommunikation aufrechterhalten. Die tragbaren Fern-Sender/Empfänger 12, 14 und 16 können Zellen-Telephone sein, wobei die Basis station 18 dann eine Zellen-Basisstation ist. Alternativ können die tragbaren Fern-Sender/Empfänger 12, 14 und 16 schnurlose Telephonapparate eines schnurlosen Telephonsy stems sein, wobei die Basisstation dann ein an die Tele phonleitung angeschlossenes Endgerät des schnurlosen Telephonsystems ist.

In jedem Fall können die tragbaren Fern-Sender/Empfänger 12, 14 und 16 in der Umgebung frei bewegt werden. Wenn gewünscht, aktiviert ein Benutzer etwa des Fern-Sen der/Empfängers 12 diesen Fern-Sender/Empfänger 12 und bewirkt den Beginn einer Kommunikation mit der Basissta tion 18. Sobald die Kommunikation zwischen der Basissta tion 18 und dem Fern-Sender/Empfänger 12 hergestellt ist, hat der Benutzer über den tragbaren Fern-Sender/Empfänger 12, die Umgebung 10, die Basisstation 18 und das Lei tungsnetz 20 Zugang zu diesem Leitungskommunikationsnetz 20.

Im allgemeinen ist es nicht wünschenswert, die Kommunika tion zwischen den tragbaren Fern-Sender/Empfängern 12, 14 und 16 und der Basisstation 18 aufrechtzuerhalten, wenn der Benutzer den tragbaren Fern-Sender/Empfänger 12, 14 oder 16 nicht benutzt oder wenn er nicht in der Umgebung 10 bleibt. Falls beispielsweise der tragbare Fern-Sen der/Empfänger mit der Basisstation 18 kommuniziert und aus der Umgebung 10 bewegt wird, kann es wünschenswert sein, die Verbindung zwischen dem tragbaren Fern-Sen der/Empfänger 12 und der Basisstation 18 zu unterbrechen; dann wird es außerdem wünschenswert sein, eine Kommunika tion zwischen dem tragbaren Fern-Sender/Empfänger 12 und einer Basisstation einer neuen Umgebung herzustellen, in die sich der tragbare Fern-Sender/Empfänger 12 bewegt hat. Dies ist beispielsweise der Fall, wenn ein Zellen- Telephon 12 von einer Zelle 10 zur nächsten bewegt wird. Falls der Benutzer den tragbaren Fern-Sender/Empfänger 12 nicht benutzt, ist normalerweise erwünscht, daß die Verbindung zwischen dem tragbaren Fern-Sender/Empfänger 12 und der Basisstation 18 unterbrochen wird, um Batte rieleistung des tragbaren Fern-Sender/Empfängers 12 zu einzusparen. Daher ist die Anzahl der tragbaren Fern- Sender/Empfänger 12, 14 und 16, die mit der Basisstation 18 kommunizieren, dynamisch, d. h. zeitlich veränderlich.

Mit diesen Betrachtungen über das Kommunikationsprinzip im Bewußtsein wird nun die Art und Weise beschrieben, in der zwischen den tragbaren Fern-Sender/Empfängern 12, 14 und 16 und der Basisstation 18 eine Verbindung herge stellt wird. Die tragbaren Fern-Sender/Empfänger 12, 14 und 16 sowie die Basisstation 18 kommunizieren in der Weise miteinander, daß ein Bitstrom übertragen wird, der in einer Rahmenstruktur organisiert ist. Fig. 6 zeigt zur Erläuterung einen Rahmen 30 gemäß der "Digital European Cordless Telecommunications"-Norm (DECT-Norm). Die Dis kussion ist jedoch allgemein genug, um auch auf das gesamteuropäische digitale Zellen-Telephonsystem (GSM), die zweite Generation schnurloser Telephone (CT2) und das digitale US-Zellensystem (IS-54) angewendet zu werden. Der Rahmen 30 enthält 11520 aufeinanderfolgende Bits des Bitstroms. Zur Erläuterung beträgt die Rate des Bitstroms 1152 kB/s. Somit besitzt jeder Rahmen 30 eine Dauer von 0,01 Sekunden.

Wie gezeigt, ist jeder Rahmen 30 in 24 Zeitschlitze 31-0, 31-1, 31-2, . . . , 31-23 unterteilt. Jedem Zeitschlitz, z. B. dem Zeitschlitz 31-0 sind 480 Bitpositionen zuge ordnet, obwohl, wie im folgenden beschrieben wird, an den jeweiligen Bitpositionen eines Kanals nicht immer tat sächlich Bits übertragen werden.

Außerdem ist in Fig. 6 ein "vollständiger" Zeitschlitz 31-0, d. h. ein Zeitschlitz, der einer Kommunikation zugewiesen und momentan dafür verwendet wird, ist genauer ebenfalls gezeigt. Jeder vollständige Zeitschlitz 31-0 beginnt mit einem 16-Bit-Vorsatz, dem ein vorgegebenes 16-Bit-Synchronisationswort (das im folgenden als "SYNC- Wort" bezeichnet wird) folgt, wobei diese Bitgruppe mit S bezeichnet ist. Anschließend werden in der mit A bezeich neten Bitgruppe aus 48 Bits Steuerdaten übertragen. Solche Steuerdaten können dazu verwendet werden, den tragbaren Fern-Sender/Empfängern 12, 14 oder 16 oder der Basisstation 18 zu befehlen, eine Kommunikationsprozedur oder einen Anruf-Einleitungsschritt auszuführen. Den Steuerdaten folgt ein zyklisch redundanter Code mit 16 Bits für die Steuerdaten, der mit A-CRC bezeichnet ist. Die A-CRC-Bits werden aus den vorangehenden A-Steuerda tenbits gebildet. Den A-Bits und den A-CRC-Bits folgen 320 Bits von Benutzerdaten, die mit B bezeichnet sind. Die B-Bits enthalten die tatsächlich übertragenen Daten wie etwa Daten, die die Sprache des Benutzers repräsen tieren. Den B-Bits folgt unmittelbar ein zyklisch redun danter Code aus 4 Bits für die B-Bits, die mit X-CRC-Bits bezeichnet werden (jedoch nicht gezeigt sind) . Dann folgt eine Kopie der X-CRC-Bits, die mit Z bezeichnet ist. Schließlich sind 56 Schutzbits, die mit G bezeichnet sind, vorgesehen, die eine Zeitablaufunsicherheit und eine der Frequenzumschaltung zulassen.

Im Betrieb wird jeder der Zeitschlitze 31-1, 31-2, . . . , 31-23 der Hälfte eines Zweiwege-Kommunikationska nals, der der Kommunikation in einer Richtung zwischen der Basisstation 18 und einem der tragbaren Fern-Sen der/Empfänger 12, 14 oder 16 dient, zugewiesen. Wie in Fig. 6 gezeigt, wird die Hälfte der Zeitschlitze 31-0, 31-1, . . . , 31-11 der Basisstation 18 zum Senden von Information zu den tragbaren Fern-Sender/Empfängern 12, 14 und 16 zugewiesen, während die andere Hälfte der Zeitschlitze 31-12, 31-13, . . . , 31-23 den tragbaren Fern- Sender/Empfängern 12, 14 und 16 zugewiesen wird, um Information zur Basisstation 18 zu senden. Von den insge samt 24 Zeitschlitzen können bis zu 12 Zweiwege-Kommuni kationskanäle gleichzeitig unterstützt werden. Die Zuwei sung von Kanälen und entsprechenden Zeitschlitzen ist nicht fest, sondern verändert sich in Abhängigkeit von den Kommunkationsanforderungen des Systems. Das bedeutet, daß, da die tragbaren Fern-Sender/Empfänger 12, 14 und 16 einen Kommunikationsdienst erfordern, die Basisstation 18 die zur Verfügung stehenden Kanäle und Schlitze zuweist. Ebenso hebt die Basisstation die Zuweisung der Kanäle auf, die nicht länger notwendig sind, um die Kommunika tionen aufrechtzuerhalten, so daß diese Kanäle für eine weitere Zuweisung zur Verfügung stehen. Ein solches zeitunterteiltes Multiplexierungsschema wird als zeitüberlappter Mehrfachzugriff (TDMA) bezeichnet.

Wie oben erwähnt, ist in Fig. 6 die Situation darge stellt, in der jeder Zeitschlitz 31-0, 31-1, . . . , 31-23 vollständig ist, d. h. an jeder Bitposition jedes Zeit schlitzes Bits übertragen werden. Dies ist nicht stets der Fall. Beispielsweise muß nicht jeder Zeitschlitz, der an die tragbaren Fern-Sender/Empfänger zugewiesen werden kann, in jedem Zeitpunkt zugewiesen sein. In solchen Fällen sind die Bitpositionen des nicht zugewiesenen Schlitzes leer. Die Basisstation 18 überträgt jedoch stets die S- und A-Bits für einen bestimmten Zeitschlitz, selbst wenn einem tragbaren Fern-Sender/Empfänger kein weiterer Schlitz zugewiesen ist. Auf diese Weise kann von einer anderen Vorrichtung während jedes Rahmens 30 wenig stens ein Zeitschlitz mit S- und A-Bits erfaßt werden.

In einem solchen mittels Rahmen strukturierten Kommunika tionsschema ist es wichtig, daß jeder tragbare Fern- Sender/Empfänger 12, 14 und 16 anfangs mit den Rahmen (d. h. in Beziehung zur Basisstation 18) synchronisiert ist, wenn gewünscht ist, eine Kommunikation zu beginnen, und daß diese Synchronisation während der Kommunikation aufrechterhalten wird. Die anfängliche Synchronisierung wird hier als "Rahmentakt-Erfassung" bezeichnet, während die Aufrechterhaltung der Synchronisation als "Rahmentakt-Aufrechterhaltung" bezeichnet wird. In den GSM- und IS-54-Systemen ist stets ein Kanal für die Verteilung der Systeminformation von der Basisstation 18 an die tragbaren Fern-Sender/Empfänger 12, 14 und 16 aktiv. In solchen Systemen können die Rahmentakt-Erfas sung und die spätere Anrufeinleitung unter Verwendung dieses ununterbrochen aktiven Kanals erzielt.

Einige Systeme wie etwa DECT und CT2 besitzen jedoch keinen solchen ununterbrochen aktiven Kanal oder keinen diesem Zweck gewidmeten Kanal. In solchen Systemen wird die Rahmentakt-Erfassung auf die in dem Flußdiagramm von Fig. 7 gezeigte Weise erzielt. In einem ersten Schritt 52 tritt der tragbare Fern-Sender/Empfänger in die Erfas sungsperiode ein, in der bestimmte Parameter initiali siert werden. Dann führt der tragbare Fern-Sen der/Empfänger den Schritt 54 aus, in dem er in dem über tragenen Bitstrom für eine dem obenerwähnten SYNC-Wort der S-Bits entsprechende Folge von Bits eine bitweise Suche ausführt. Bei jedem Empfang eines Bits führt der Sender/Empfänger den Schritt 56 aus, um festzustellen, ob die Folge der 16 zuletzt empfangenen Bits ein SYNC-Wort bildet. Wenn nicht, kehrt der tragbare Fern-Sen der/Empfänger zum Schritt 54 zurück. Wenn ein SYNC-Wort erfaßt wird, führt der Sender/Empfänger den Schritt 58 aus, in dem ein Zähler k auf 0 gesetzt wird. Dann be stimmt der tragbare Fern-Sender/Empfänger im Schritt 60 auf der Grundlage des zuletzt empfangenen SYNC-Wortes, wo das nächste SYNC-Wort des nächsten Schlitzes (einen Rahmen später, wobei der schlechteste Fall angenommen wird, in dem die Basisstation nur einen einzigen Zeit schlitz pro Rahmen mit S- und A-Bits überträgt) auftreten sollte. Das bedeutet, daß der Sender/Empfänger seinen entfernten internen Takt mit dem Auftreten des erfaßten SYNC-Wortes synchronisiert. Ferner überwacht der tragbare Fern-Sender/Empfänger den Bitstrom für einen solchen anschließend auftretenden Schlitz (einen Rahmen später) und bestimmt, ob an den richtigen Bitpositionen des Bitstroms ein weiteres SYNC-Wort vorhanden ist. Wenn nicht, hatte der tragbare Fern-Sender/Empfänger ursprüng lich ein anderes Bitmuster erfaßt, das dem SYNC-Wort ähnlich ist (z. B. eine Folge von B-Bits, die mit dem SYNC-Wort identisch war), jedoch nicht das SYNC-Wort selbst. Wenn daher kein nachfolgendes SYNC-Wort gefunden wird, kehrt der tragbare Fern-Sender/Empfänger zum Schritt 52 zurück und versucht, das ursprüngliche SYNC- Wort zu identifizieren. Falls jedoch im Schritt 62 an der erwarteten Stelle ein SYNC-Wort erfaßt wird, geht der tragbare Fern-Sender/Empfänger zum Schritt 64 weiter, in dem der Zähler k um 1 inkrementiert wird. Dann bestimmt der tragbare Fern-Sender/Empfänger im Schritt 66, ob eine vorgegebene Schwellenzahl K von aufeinanderfolgenden SYNC-Worten erfaßt worden ist (d. h. k K). Wenn nicht, kehrt der tragbare Fern-Sender/Empfänger zum Schritt 60 zurück. Falls jedoch k größer oder gleich K ist, geht der Fern-Sender/Empfänger zum Schritt 68 weiter, in dem die Schlitze überwacht werden, um zu bestimmen, welcher der Schlitze der erste Schlitz des Rahmens ist (und daher an die Rahmenstartgrenze angrenzt) . Wenn dies festgestellt ist, wird angenommen, daß der Ferntakt im Sen der/Empfänger in den Rahmen des Bitstroms (und daher mit dem lokalen Takt an der Basisstation) synchronisiert ist.

Zusammengefaßt überwacht der tragbare Fern-Sen der/Empfänger den Bitstrom bitweise, um zu versuchen, das anfängliche SYNC-Wort zu identifizieren. Dies kann tat sächlich ein SYNC-Wort oder aber eine Folge von Bits sein, die dem SYNC-Wort ähnlich ist. Falls der tragbare Sender/Empfänger einen beliebigen, von einem SYNC-Wort verschiedenen Abschnitt des Bitstroms fehlerhaft als anfängliches SYNC-Wort identifiziert, tritt ein "Fehlalarm" auf. Um sicherzustellen, daß das SYNC-Wort tatsächlich empfangen worden ist, versucht der tragbare Fern-Sender/Empfänger, K weitere SYNC-Wörter an einer geeigneten Stelle im Bitstrom zu identifizieren, wobei er annimmt, daß das anfänglich empfangene Muster tatsächlich ein SYNC-Wort war. Falls K solche SYNC-Wörter empfangen werden, kann davon ausgegangen werden, daß die anfänglich erfaßte Folge ein SYNC-Wort des Bitstroms ist und daß der tragbare Fern-Sender/Empfänger mit den Zeitschlitzen des Bitstroms synchronisiert ist. Der tragbare Fern-Sen der/Empfänger kann daher den Rahmen einfach erfassen, indem er bestimmt, welcher Zeitschlitz der erste Zeit schlitz ist.

Diese herkömmliche Prozedur wird jedoch dadurch kompli ziert, weil es eine von Null verschiedene Wahrscheinlich keit gibt, daß irgendein gegebenes empfangenes Bit feh lerhaft identifiziert wird, d. h. daß ein ursprünglich übertragenes Bit mit logischer 0 von dem tragbaren Fern- Sender/Empfänger fehlerhaft als Bit mit logischer 1 identifiziert wird oder daß ein ursprünglich übertragenes Bit mit logischer 1 durch den tragbaren Fern-Sen der/Empfänger fehlerhaft als Bit mit logischer 0 identi fiziert wird. Dies wird als "Bitfehler" bezeichnet. (Bitfehler treten auf als Ergebnis vieler verschiedener wohlbekannter Zufallsgrößen wie etwa eine thermische Drift der Bit-Takte in der Basisstation, im tragbaren Fern-Sender/Empfänger oder in beiden, ein Interferenzrau schen in der Umgebung, die dynamische Bewegung der physi kalischen Gegenstände in der Umgebung usw.) Die Wahr scheinlichkeit für einen Bitfehler kann in dem Kommunika tionssystem 10 von Fig. 5 einen Wert b = 10^-3 besitzen. Eine derart hohe Wahrscheinlichkeit ist für die Sprach kommunikation tolerierbar. Falls jedoch in einem SYNC- Wort ein Bitfehler auftritt, steigt die Wahrscheinlich keit, daß das SYNC-Wort nicht erfaßt wird, an. Ein Fehler bei der Erfassung eines SYNC-Worts als Ergebnis eines darin enthaltenen Bitfehlers wird im folgenden als "Fehler" bezeichnet. Die Erfassung von SYNC-Wörtern (in den Schritten 54 und 60 in Fig. 7) kann trotz des mögli chen Vorhandenseins von Bitfehlern dadurch verbessert werden, daß der tragbare Fern-Sender/Empfänger keine genau an die vorgegebene Kopie des darin erzeugten SYNC- Wortes angepaßte Folge von Bits des Bitstroms erfordert. Statt dessen toleriert der tragbare Fern-Sender/Empfänger einen Korrelationsschwellenwert E von unangepaßten Bits zwischen der empfangenen Folge von Bits und dem vorgege benen, im tragbaren Fern-Sender/Empfänger erzeugten SYNC- Wort-Muster. Falls die Länge des SYNC-Wortes N ist, ist die Wahrscheinlichkeit Q eines Fehlens bei der Erfassung des SYNC-Worts gegeben durch

Die Wahrscheinlichkeit F für einen Fehlalarm ist gegeben durch

Tabelle 1 zeigt erläuternde Werte für Q und F während der Erfassung bei verschiedenen Schwellenwerten E.

Tabelle 1

Wie ersichtlich ist, nimmt die Fehlerrate bei zunehmendem E ab, die Fehlalarmrate steigt jedoch bei zunehmendem E an.

Im Fall der gewöhnlichen Zeitmultiplexübertragung (TDM- Übertragung) über Leitungsnetze sind aus dem Patent US 4,316,284 ein herkömmliches Verfahren und eine her kömmliche Vorrichtung zur Rahmentakt-Aufrechterhaltung bekannt. Die in diesem Patent offenbarte Vorrichtung ist speziell für die Verwendung mit der wohlbekannten DS1- Superrahmenstruktur entworfen, die in Fig. 8 wiedergege ben ist. Wie in Fig. 8 gezeigt, besteht ein DS1-Superrah men aus 24 Rahmen, wobei jeder Rahmen 193 Bits enthält. Jeder Rahmen ist von einem benachbarten Rahmen durch ein Rahmenbit F, ein Unterrahmen-Signalinformationsbit M oder ein Bit C für zyklisch redundanten Code getrennt. Die F- Bits bilden, wenn sie aneinandergehängt sind, ein vorge gebenes Rahmenmuster. Die C-Bits bilden, wenn sie anein andergehängt sind, einen zyklisch redundanten Code, der dazu verwendet werden kann, die Genauigkeit des Rahmenmu sters in einem erweiterten Superrahmen, der dem momenta nen erweiterten Superrahmen folgt, in dem die C-Bits enthalten sind, zu überprüfen.

Gemäß dieser Offenbarung wird ein Rahmenbit-Muster lokal erzeugt. Aufgrund eines lokal erzeugten Rahmentakts wird jedes Bit des lokal erzeugten Rahmenmusters mit einem empfangenen Bit des erweiterten Superrahmens des Bitstroms verglichen, wobei von dem empfangenen Bit angenommen wird, daß es ein entsprechendes Rahmenbit ist. Sobald zwei lokal erzeugte Rahmenbits von vier lokal erzeugten Rahmenbits mit dem empfangenen Bit des Bitstroms, mit denen sie verglichen werden, nicht über einstimmen, wird ein Rahmenverlust-Signal erzeugt. Zu sätzlich wird ein zyklisch redundanter Code für die Bits des momentan empfangenen Superrahmens des empfangenen Bitstroms erzeugt. Aufgrund eines lokal erzeugten CRC- Takts wird jedes Bit des lokal erzeugten zyklisch redun danten Codes mit einem empfangenen Bit des erweiterten Superrahmens des Bitstroms verglichen, wobei von dem empfangenen Bit angenommen wird, daß es ein entsprechen des C-Bit ist. Sobald eine vorgegebene Anzahl von CRC- Fehlern mittels dieses Vergleichs erfaßt werden, wird ein CRC-Verlust-Signal erzeugt. Es ist jedoch anzumerken, daß die Bits des im momentan empfangenen erweiterten Super rahmen erzeugten zyklisch redundanten Codes mit den C- Bits des direkt angrenzenden, empfangenen erweiterten Superrahmens verglichen werden. Die Erzeugung entweder des Rahmenverlust-Signals oder des CRC-Verlust-Signals zeigt an, daß eine Resynchronisation im Bitstrom notwen dig ist. Für die Bestimmung, wann mit der Resynchronisa tion begonnen werden soll, wird jedes Bit geprüft (gleichzeitig mit den obigen Rahmen- und CRC-Prüfungen), um festzustellen, ob es sich um ein Rahmenbit handelt, in dem es an das 722., das 1514. und das 2268. der dem geprüften Bit vorangehenden empfangenen Bits angehängt wird. Das auf diese Weise gebildete Rahmenmuster wird in eine Logikschaltung eingegeben, um festzustellen, ob es ein möglicherweise gültiges Rahmenmuster eines Satzes von möglicherweise gültigen Rahmenmustern enthält. Wenn dies der Fall ist, wird ein Signal erzeugt, das anzeigt, daß ein gültiges Rahmenmuster empfangen worden ist. Daher wird aufgrund des Rahmenverlust- oder CRC-Verlust-Signals eine Rahmen-Resynchronisation begonnen, wenn das nächste möglicherweise gültige Rahmenmustersignal erzeugt wird.

Die Verfahren des Standes der Technik für das DECT- und das CT2-System besitzen den Nachteil, daß sie verhältnis mäßig lang brauchen, bis der Rahmentakt erfaßt ist. Der hohe Zeitverbrauch hat seine Ursache darin, daß K + 1 aufeinanderfolgende SYNC-Wörter identifiziert werden müssen (d. h. mit einem vorgegebenen SYNC-Wort korreliert werden müssen), um den Rahmentakt zu erfassen. Diese Zeitverzögerung wird durch das Bitfehlerproblem ver schärft, das die Möglichkeit von Fehlern einführt. Wie oben erwähnt, können Toleranzschwellenwerte das Fehler problem um den Preis des Fehlalarmproblems abschwächen. Es ist anzumerken, daß selbst bei Abwesenheit von Bitfeh lern und Fehlalarmen dann, falls K gleich 1 gesetzt ist, die Basisstation jedoch nur während eines Zeitschlitzes pro Rahmen S- und A-Bits überträgt (keine aktive Verwen dung von Kanälen), wenigstens zwei Rahmentakte erforder lich sind, um die Rahmentakt-Synchronisation zu erfassen.

Das Verfahren und die Vorrichtung, die aus dem Patent US 4,316,284 bekannt sind, sind für die Rahmentakt-Auf rechterhaltung in einem Empfänger geeignet, der von einem Sender in einem TDM-System einen ununterbrochen gesende ten Bitstrom empfängt. Diese Lösung ist jedoch nicht für das obenbeschriebene TDMA-System geeignet. Erstens ent hält der Bitstrom im TDMA-System nach Definition nicht notwendig stets eine ununterbrochene Folge von Bits. Statt dessen können einige Bitpositionen von nicht zuge wiesenen Schlitzen leer sein. Zweitens sind die Bits des SYNC-Worts und des zyklisch redundanten Codes in dem obenbeschriebenen TDMA-System nicht gleichmäßig über das Signal verteilt. Statt dessen werden in dem TDMA-System die Bits des SYNC-Worts und des zyklisch redundanten Codes als Wörter (d. h. in ununterbrochene Unterfolgen zusammengefaßt und in Übertragungsblöcken gesendet.

Es ist außerdem wichtig darauf hinzuweisen, daß das Patent US 4,316,284 auf das einfachere Problem der Rah mentakt-Aufrechterhaltung und nicht auf das schwierige Problem der Rahmentakt-Erfassung gerichtet ist. Das heißt, daß das Fehlerproblem und das Fehlalarmproblem bei der Rahmentakt-Aufrechterhaltung nicht so ernsthaft ist wie bei der Rahmentakt-Erfassung. Bei der Rahmentakt- Aufrechterhaltung ist die Wahrscheinlichkeit eines Feh lers die gleiche wie in Gleichung (1). Die Wahrschein lichkeit eines Fehlalarms F_w ist jedoch bei einer Fen sterlänge w gegeben durch

Tabelle 2 zeigt erläuternde Werte für Q und F_w während der Aufrechterhaltung für verschiedene Schwellenwerte E.

Tabelle 2

Der Vergleich der Tabellen 1 und 2 ergibt, daß selbst bei einem Korrelationsschwellenwert von E = 3 die Fehlalarm rate bei der Aufrechterhaltung viel niedriger ist als die Fehlalarmrate bei der Erfassung mit einem Korrelations schwellenwert von E = 0.

Ferner sollte darauf hingewiesen werden, daß die Bits des zyklisch redundanten Codes, die in einem momentanen DS1- Superrahmen enthalten sind, der Prüfung des nächsten erweiterten Superrahmens dienen. Daher sind bei einer Rahmentakt-Erfassung wenigstens zwei erweiterte Superrah men erforderlich, um den Rahmentakt zu erfassen. Eine derart große Zeitverzögerung ist typischerweise größer als die Zeitverzögerung des herkömmlichen DECT-Systems.

Es ist daher die Aufgabe der vorliegenden Erfindung, die obenerwähnten Nachteile des entsprechenden Standes der Technik zu beseitigen.

Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren und eine Vorrichtung, wie sie in den unabhängi gen Ansprüchen definiert sind. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der vorliegenden Erfindung gerichtet.

Wie erwähnt kommunizieren tragbare Fern-Sender/Empfänger mit der Basisstation durch Senden und Empfangen eines Bitstroms, der in einer besonderen Rahmenstruktur mit Zeitschlitzen organisiert ist. Während jedes Zeitschlit zes wird Information für einen entsprechenden Kommunika tionskanal übertragen. Die Zeitschlitze werden kommuni zierenden tragbaren Sender/Empfängern je nach Bedarf beliebig zugewiesen. Ferner enthalten nicht zugewiesene Schlitze typischerweise leere Bitpositionen, wobei wäh rend dieser Zeitschlitze keine Bits übertragen werden. Die Erfindung schafft ein neues Verfahren und ein neues System, die die Ferngeräte in die Lage versetzen, ihre internen Takte mit der Rahmenstruktur der Basisstation in der obigen Umgebung zu synchronisieren.

In dem erfindungsgemäßen Verfahren wird vorgegebenes Wissen hinsichtlich der Struktur des Bitstroms ausge nutzt, nämlich, daß für jedes SYNC-Wort, das im Bitstrom übertragen wird, ein spezifisches zusätzliches Wort (zweite Unterfolge) sowie ein Paritätswort für zyklisch redundanten Code (dritte Unterfolge), das aus dem spezi fischen zusätzlichen Wort erzeugt wird, stets in einem vorgegebenen Abstand zum SYNC-Wort übertragen werden. Zur Erläuterung wird in einem Schritt (a) jedesmal, wenn ein Bit des Bitstroms empfangen wird, eine erste Unterfolge gebildet, die das zuletzt empfangene Bit sowie eine feste Folge der unmittelbar vorher empfangenen Bits enthält. Dann wird Schritt (a) ausgeführt, um festzustellen, ob die erste Unterfolge ein Kandidat für das SYNC-Wort ist. Wenn dies der Fall ist, wird ein Schritt (b) ausgeführt, um festzustellen, ob die erste Unterfolge tatsächlich das SYNC-Wort ist, indem festgestellt wird, ob das spezifi sche zusätzliche Wort (zweite Unterfolge) und das Pari tätswort für zyklisch redundanten Code, das hieraus erzeugt wird (dritte Unterfolge), in dem empfangenen Bitstrom ebenfalls vorhanden sind. Die zweite und die dritte Unterfolge werden dann anschaulichkeitshalber aus den Unterfolgen von Bits des empfangenen Bitstroms an Positionen gebildet, die um eine vorgegebene Strecke von der ersten Unterfolge von Bits beabstandet sind. Falls die erste Unterfolge tatsächlich das SYNC-Wort ist, zeigt ein Syndrom von zyklisch redundanten Codes, die aus der zweiten und aus der dritten Unterfolge erzeugt werden, an, daß die dritte Unterfolge ein Paritätswort für zy klisch redundanten Code ist, das aus der zweiten Unter folge erzeugt worden ist. Beispielsweise zeigt unter der Annahme, daß in den empfangenen zweiten und dritten Unterfolgen keine Bitfehler enthalten sind, das erzeugte Syndrom an, daß die Kombination aus der zweiten und der dritten Unterfolge fehlerfrei ist, falls die dritte Unterfolge tatsächlich ein Paritätswort für zyklisch redundanten Code ist, das aus der zweiten Unterfolge unter Verwendung der gleichen Parameter für zyklisch redundanten Code (z. B. ein Generatorpolynom, ein Nach richtenwort, Paritätswortlängen usw.) erzeugt wird. Sobald die erste Unterfolge als SYNC-Wort identifiziert worden ist, können die Rahmengrenzen des empfangenen Bitstroms einfach an vorgegebenen Abständen gegenüber der ersten, oder zweiten oder der dritten Bitunterfolge iden tifiziert werden.

Erfindungsgemäß werden daher ein einfaches Verfahren und eine einfache Vorrichtung für die Erfassung des Rahmen takts eines empfangenen Bitstroms in einem TDMA-System geschaffen. Die Vorrichtung und das Verfahren ermöglichen eine Einmal-Rahmentakt-Erfassung, in der ein SYNC-Wort mit nur einem einzigen Zeitschlitz korreliert werden muß, um den Rahmentakt zu erfassen. Somit kann der Rahmentakt schneller, z. B. während der Dauer eines einzigen Zeit schlitzes erfaßt werden.

Diese und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Be schreibung einer bevorzugten Ausführungsform der Erfin dung, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen

Fig. 1 eine Vorrichtung zur Rahmentakt-Erfassung gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 2 ein Flußdiagramm, das das Verfahren zur Rahmen takt-Erfassung gemäß einer Ausführungsform der vorliegenden Erfindung schematisch erläutert;

Fig. 3 eine der Erläuterung dienende Korrelationsein richtung der Vorrichtung für die Rahmentakt-Er fassung von Fig. 1;

Fig. 4 eine der Erläuterung dienende CRC-Prüfschaltung der Vorrichtung zur Rahmentakt-Erfassung von Fig. 1;

Fig. 5 die bereits erwähnte Kommunikationsumgebung des Standes der Technik;

Fig. 6 die bereits erwähnte Rahmenorganisation gemäß der DECT-Norm;

Fig. 7 das bereits erwähnte Flußdiagramm, das ein in einem DECT-System nützliches Verfahren zur Rah mentakt-Erfassung gemäß dem Stand der Technik schematisch erläutert; und

Fig. 8 den bereits erwähnten DS1-Superrahmen gemäß dem Stand der Technik.

Fig. 1 zeigt eine Vorrichtung 100 zur Rahmentakt- Erfassung gemäß einer Ausführungsform der vorliegenden Erfindung. Die Vorrichtung 100 zur Rahmentakt-Erfassung ist zur Erläuterung in einem Sender/Empfänger wie etwa dem Sender/Empfänger 12, 14 oder 16 (Fig. 5) eines TDMA- Systems enthalten, in dem ein Bitstrom mit einer Rahmen struktur wie etwa der Rahmenstruktur 30 (Fig. 6) übertra gen wird. Wie gezeigt, wird an einer Eingangsleitung 105 ein Bitstrom (der z. B. von einer Basisstation gesendet wird, an einer Antenne des tragbaren Fern- Sender/Empfängers empfangen wird sowie verstärkt und aus einem Trägersignal demoduliert wird) empfangen. Der empfangene Bitstrom wird über die Leitung 105 in eine Korrelationseinrichtung 110 und eine CRC-Prüfschaltung 120 eingegeben. Wie später genauer erläutert, führt die Korrelationseinrichtung 110 dann, wenn sie freigegeben ist, eine bitweise Suche nach einer ersten Unterfolge des empfangenen Bitstroms, die mit einem vorgegebenen SYNC- Wort übereinstimmt, aus. Ferner empfängt die CRC- Prüfschaltung 120 dann, wenn sie freigegeben ist, eine zweite und eine dritte Unterfolge, die sich in vorgegebe nen Abständen von Bitpositionen im Bitstrom gegenüber der ersten Unterfolge befinden. Die CRC-Prüfschaltung 120 führt eine Prüfung des zyklisch redundanten Codes in der zweiten und in der dritten Unterfolge aus, um zu bestäti gen, daß die dritte Unterfolge ein Paritätswort für zyklisch redundanten Code ist, das aus der zweiten Unter folge unter Verwendung von vorgegebenen Parametern (wie im folgenden beschrieben) gebildet wird. Aufgrund der Prüfung des zyklisch redundanten Codes gibt die CRC- Prüfschaltung 120 über eine Leitung 135 ein err_gate- Signal sowie über eine Leitung 135 ein err_rpt-Signal an eine Entscheidungsschaltung 130 aus. Auf der Grundlage dieser Signale erzeugt die Entscheidungsschaltung 130 ein s_SYNC-Signal auf einer Leitung 150, das den Ort der Schlitzgrenzen des Rahmens des empfangenen Bitstroms angibt. Zur Erläuterung wird das s_SYNC-Signal über die Leitung 150 von einer (nicht gezeigten) Rahmentakt- Erzeugungsschaltung des Empfängers empfangen und für die Identifizierung der Rahmengrenzen verwendet.

Wie in Fig. 1 gezeigt, enthält die Vorrichtung 100 für die Rahmentakt-Erfassung außerdem eine Zeitsteuerschal tung 140. Die Zeitsteuerschaltung 140 empfängt zur Erläu terung über eine Leitung 160 vom Empfänger ein Start- Signal. Zur Erläuterung wird das Start-Signal erzeugt, wenn der Sender/Empfänger aktiviert wird. Aufgrund des Start-Signals sendet die Zeitsteuerschaltung 140 über eine Leitung 155 an die Korrelationseinrichtung 110 ein corr_en-Signal, das die Korrelationseinrichtung 110 freigibt. Die Zeitsteuerschaltung 140 empfängt außerdem über eine Leitung 115 von der Korrelationseinrichtung 110 ein Treffer-Signal. Das Treffer-Signal gibt an, ob das zuletzt empfangene Bit des empfangenen Bitstroms eine erste Unterfolge vervollständigt, die mit dem vorgegebe nen SYNC-Wort übereinstimmt (und daher im empfangenen Bitstrom ein SYNC-Wort darstellt) . Aufgrund des Treffer- Signals sendet die Zeitsteuerschaltung 140 über eine Leitung 145 ein crc_en-Signal, um die CRC-Prüfschaltung 120 freizugeben. Ferner empfängt die Zeitsteuerschaltung 140 über die Leitung 125 von der CRC-Prüfschaltung 120 das err_rpt-Signal.

Die Funktionsweise der vorliegenden Erfindung wird besser verständlich bei Bezugnahme auf das in Fig. 2 gezeigte Flußdiagramm. In einem ersten Schritt 182 tritt die Vorrichtung in die Erfassungsperiode ein. Zur Erläuterung wird dies dadurch erzielt, daß an die Zeitsteuerschaltung 140 ein geeignetes Start-Signal gesendet wird. Wie oben erwähnt, wird ein solches Start-Signal gesendet, wenn der die Vorrichtung 100 enthaltende Sender/Empfänger akti viert wird. Während des Schrittes 182 wird die Zeitsteu erschaltung 140 initialisiert. Anschließend wird in einem Schritt 184 eine bitweise Suche im Bitstrom ausgeführt, um eine Unterfolge von Bits zu lokalisieren, die mit einem vorgegebenen SYNC-Wort übereinstimmt. Im Schritt 186 bestimmt die Vorrichtung 100, ob eine Unterfolge lokalisiert worden ist, die mit dem vorgegebenen SYNC- Wort übereinstimmt. Andernfalls kehrt die Prozedur zum Schritt 184 zurück.

Der Schritt 184 wird eingeleitet, indem ein geeignetes corr_en-Signal von der Zeitsteuerschaltung 140 zur Korre lationseinrichtung 110 gesendet wird. Danach werden die Schritte 184 und 186 von der Korrelationseinrichtung 110 ausgeführt. Im Schritt 184 empfängt die Korrelationsein richtung 110 ein j-tes Bit d_j des Bitstroms. Für jedes j te empfangene Bit d_j entnimmt die Korrelationseinrichtung 110 (im Schritt 184) eine Folge mit fester Länge von y Bits d_j-y+1, d_j-y+2, . . . d_j und prüft (im Schritt 186) diese Folge, um festzustellen, ob sie dem in der Korrela tionseinrichtung 110 enthaltenen vorgegebenen SYNC-Wort entspricht. Es wird beispielsweise angenommen, daß im voraus bekannt ist, daß das in jedem Zeitschlitz übertra gene SYNC-Wort das 16-Bit-SYNC-Wort "1110100110001010" (von links nach rechts vom niedrigstwertigen zum höchst wertigen Bit des Bitstroms) ist. Weiterhin wird angenom men, daß der empfangene Bitstrom die folgenden Bits enthält " . . . 10011001110100110001010 . . . " (bevor das y = 16. Bit empfangen wird, kann die Zeitsteuerschaltung zur Erläuterung die Korrelationseinrichtung 110 sperren.) Bei Empfang des j = 16. Bits entnimmt die Korrelations einrichtung 110 die empfangene Unterfolge "1001100111010011" (d. h. die Unterfolge, die mit dem j = 1. empfangenen Bit beginnt und mit dem j = 16. emp fangenen Bit endet) im Schritt 184 und vergleicht sie mit dem vorgegebenen SYNC-Wort "1110100110001010" im Schritt 186. Da die Unterfolge viele Unterschiede zum SYNC-Wort aufweist, gibt die Korrelationseinrichtung nicht an, daß eine Übereinstimmung aufgetreten ist. Daher kehrt die Prozedur zum Schritt 184 zurück. Wenn dann das j = 17. Bit empfangen wird, entnimmt die Korrelationsein richtung im Schritt 184 die empfangene Unterfolge "0011001110100110" (die mit dem j = 2. empfangenen Bit beginnt und dem j = 17. empfangenen Bit endet) und ver gleicht sie im Schritt 186 mit dem vorgegebenen SYNC-Wort "1110100110001010". Erneut stellt die Korrelationsein richtung 110 wegen der vielen Unterschiede nicht fest, daß die Unterfolge mit dem vorgegebenen SYNC-Wort über einstimmt, so daß die Prozedur zum Schritt 84 zurück kehrt. Die Schritte 184 und 186 werden auf die obenbe schriebene Weise wiederholt ausgeführt, bis das j = 23. Bit des Bitstroms empfangen wird. Wenn das j = 23. Bit empfangen wird, entnimmt die Korrelationsein richtung 110 im Schritt 184 die Unterfolge "1110100110001010" und vergleicht sie im Schritt 186 mit dem vorgegebenen SYNC-Wort "1110100110001010". Da die beiden Wörter übereinstimmen, geht die Prozedur weiter zum Schritt 188. Um die Prozedur von Schritt 188 freizu geben, sendet die Korrelationseinrichtung 110 zur Zeit steuerschaltung 140 ein geeignetes Steuersignal, das anzeigt, daß das zuletzt empfangene Bit des Bitstroms das letzte mit der ersten Unterfolge ist, die mit dem vorge gebenen SYNC-Wort übereinstimmt.

Es wird darauf hingewiesen, daß die dem 23. Bit entspre chende Unterfolge mit dem vorgegebenen SYNC-Wort völlig übereinstimmt. Die Unterfolge muß jedoch nicht notwendig genau mit dem vorgegebenen SYNC-Wort übereinstimmen. Statt dessen kann die Korrelationseinrichtung 110 so beschaffen sein, daß sie bis zum Schwellenwert E Inkonsi stenzen zwischen der entnommenen Unterfolge von empfange nen Bits und dem vorgegebenen SYNC-Wort toleriert. Dies wird später genauer beschrieben.

Im Schritt 188 führt die Vorrichtung 100 eine zweite Prüfung am Bitstrom aus, um zu bestätigen, daß das zu letzt empfangene Bit das hintere Ende eines SYNC-Wortes des Bitstroms darstellt. Insbesondere ist bekannt, daß zweite und dritte Unterfolgen von Bits mit jeweils vorge gebenen, festen Längen in besonderen Abständen vom SYNC- Wort übertragen werden, so daß die dritte Unterfolge mit einem aus der zweiten Unterfolge gebildeten Paritätswort für zyklisch redundanten Code übereinstimmt. Zum Beispiel ist es im Fall der DECT-Norm bekannt, daß die A-Bits mit insgesamt 48 Bits direkt dem letzten Bit des SYNC-Wortes folgen und daß die A-CRC-Bits mit insgesamt 16 Bits direkt den A-Bits folgen. Es ist ferner genau bekannt, wie aus einer gegebenen A-Bit-Unterfolge eine A-CRC-Bit- Unterfolge erzeugt wird.

Für die Abarbeitung des Schrittes 188 sendet die Zeit steuerschaltung 140 ein geeignetes CRC_en-Signal, um die CRC-Prüfschaltung 120 freizugeben. Zur Erläuterung sendet die Zeitsteuerschaltung 140 ein solches CRC_en-Signal in einem geeigneten Zeitpunkt in bezug auf das Treffer- Signal, welches anzeigt, daß das zuletzt empfangene Bit des Bitstroms das letzte Bit einer Unterfolge ist, die mit dem vorgegebenen SYNC-Wort übereinstimmt (wobei dieses Treffer-Signal im Schritt 186 von der Korrelati onseinrichtung 110 übertragen worden ist). Im Schritt 188 erzeugt die CRC-Prüfschaltung 120 aus der zweiten und der dritten Unterfolge von Bits, die gegenüber der ersten Unterfolge von Bits um vorgegebene, feste Bitpositionsab stände versetzt sind, ein Syndrom von zyklisch redundan ten Codes. Dann bestimmt im Schritt 190 die CRC- Prüfschaltung 120, ob das erzeugte Syndrom anzeigt, daß die dritte Unterfolge ein Paritätswort für zyklisch redundanten Code ist, das aus der zweiten Unterfolge erzeugt wurde. Falls das erzeugte Syndrom von zyklisch redundanten Codes anzeigt, daß die dritte Unterfolge kein Paritätswort ist, das aus der zweiten Unterfolge erzeugt wurde, wird vermutet, daß ein Fehlalarm aufgetreten ist, so daß die Prozedur zum Schritt 182 zurückkehrt. Hierzu sendet die CRC-Prüfschaltung 120 ein geeignetes err_rpt- Signal, das anzeigt, daß die dritte Unterfolge kein Paritätswort von zyklisch redundanten Codes ist, das aus der zweiten Unterfolge erzeugt wurde. Das err_rpt-Signal wird sowohl von der Entscheidungsschaltung 130 als auch von der Zeitsteuerschaltung 140 empfangen.

Falls andererseits das erzeugte Syndrom von zyklisch redundanten Codes anzeigt, daß die dritte Unterfolge ein Paritätswort ist, das aus der zweiten Unterfolge erzeugt wurde, geht die Prozedur weiter zum Schritt 192. Hierzu sendet die CRC-Prüfschaltung 120 ein geeignetes err_rpt- Signal zur Entscheidungsschaltung 130 und zur Zeitsteuer schaltung 140, um anzuzeigen, daß eine Übereinstimmung aufgetreten ist. Falls ferner das erzeugte Syndrom an zeigt, daß die dritte Unterfolge ein Paritätswort ist, das aus der zweiten Unterfolge erzeugt worden ist, gibt die CRC-Prüfschaltung 120 Zeitablaufinformation zur Entscheidungsschaltung 130 aus, die für die Synchronisa tion des lokalen Schlitztakts mit dem eingegebenen Bitstrom erforderlich ist. Zum Beispiel kann das err_gate-Signal einfach ein Bit-Takt sein, der mit jedem Bit des über die Leitung 105 eingegebenen empfangenen Bitstroms synchronisiert ist, indem z. B. eine wohlbe kannte (nicht gezeigte) Phasenregelschaltung (PLL- Schaltung) verwendet wird.

Im Schritt 192 erzeugt die Vorrichtung 100 synchron mit den Schlitzen des Bitstroms einen Schlitztakt. Die Schlitzgrenzen können einfach identifiziert werden, da im voraus die genaue Bitposition der vorderen und der hinte ren Schlitzgrenzen in bezug auf die darin enthaltenen ersten, zweiten und dritten Unterfolgen bekannt ist. Zum Beispiel ist es im Fall der DECT-Rahmenstruktur 30 (Fig. 6) bekannt, daß der nächste Schlitz 384 Bitpositio nen nach dem hinteren Bit der dritten Unterfolge (400 Bitpositionen nach dem hinteren Bit der zweiten Unterfol ge oder 448 Bitpositionen nach dem hinteren Bit der ersten Unterfolge) beginnt (der momentane Schlitz endet) Die Entscheidungsschaltung 130 kann aufgrund der Erfas sung der geeigneten err_rpt- und err_gate-Signale einen internen Zähler mit einer Bitposition laden, die dem hinteren Bit der dritten Unterfolge (d. h. der Bitpositi on 63) entspricht. Der Zähler der Entscheidungsschaltung 130 zählt dann bei jedem Bit-Takt des empfangenen Bitstroms bis zur maximalen Bitposition des Schlitzes (d. h. der Bitposition 480) hoch und setzt dann seinen Zählstand auf 0 zurück. Beim Rücksetzen des Zählers erzeugt ein Impulsgenerator der Entscheidungsschaltung 130 einen auf die Schlitzgrenze ausgerichteten Taktim puls.

Obwohl nicht gezeigt, kann eine zusätzliche Schaltungsan ordnung für die Identifizierung der Rahmengrenzen auf grund des s-SYNC-Signals vorgesehen sein. Wenn z. B. bekannt ist, wo Schlitzgrenzen vorhanden sind, ist es möglich, die in jedem Schlitz enthaltene Information wie etwa die A-Bits zu identifizieren. Zur Erläuterung ent halten die A-Bits Steuerinformation, die ihrerseits unter anderem die Ordnungsnummer des Schlitzes enthält. Wenn die Schlitznummer des zuletzt empfangenen Schlitzes des empfangenen Bitstroms sowie die feste Anzahl von Schlit zen pro Rahmen bekannt sind, ist es möglich, die hintere Grenze des momentanen Rahmens (vordere Grenze des näch sten Rahmens) zu identifizieren. Die Schaltungsanordnung für die Ausführung einer solchen Rahmengrenzen- Identifizierung aufgrund des s-SYNC-Signals ist dem Fachmann auf diesem Gebiet wohlbekannt und wird hier nicht beschrieben.

Nun wird mit Bezug auf Fig. 3 die Korrelationseinrichtung 110 genauer beschrieben. Wie gezeigt, werden die Bits des empfangenen Bitstroms in ein Schieberegister 210 gescho ben, indem sie in einer entsprechenden Speicherzelle 230-1, 230-2, . . . , 230-16 gespeichert werden. Ein zweites Speicherregister 240 ist dazu vorgesehen, jedes Bit des vorgegebenen SYNC-Wortes in einer entsprechenden einzel nen Speicherzelle 240-1, 240-2, . . . oder 240-16 zu spei chern. Jedesmal wenn ein Bit des Bitstroms in das Schie beregister 210 geschoben wird, wird ein bitweiser Ver gleich zwischen der Unterfolge der zuletzt empfangenen Bits und dem vorgegebenen SYNC-Wort folgendermaßen ausge führt: Jedes Bit der in einer entsprechenden Speicherzel le 230-1, 230-2, . . . , 230-16 gespeicherten Unterfolge wird parallel in ein entsprechendes XNOR-Gatter (Exklusiv-NOR-Gatter 220-1, 220-2, . . . oder 220-16) ein gegeben. Ebenso wird jedes der im Register 240 gespei cherten Bits des vorgegebenen SYNC-Wortes parallel aus der entsprechenden Speicherzelle 250-1, 250-2, . . . oder 250-16 in ein entsprechendes XNOR-Gatter 220-1, 220-2, . . . bzw. 220-16 ausgegeben. Das Ergebnis jeder XNOR- Operation, die vom entsprechenden XNOR-Gatter 220-1, 220-2, . . . bzw. 220-16 ausgeführt wird, wird parallel in eine Summierschaltung 260 ausgegeben. Die Summierschaltung 260 summiert die Ausgänge jedes XNOR-Gatter, um die Gesamt zahl von Bits der Unterfolge zu bestimmen, die mit ent sprechenden Bits des vorgegebenen SYNC-Wortes überein stimmen. (Falls ein Bit der Unterfolge mit einem entspre chenden Bit des vorgegebenen SYNC-Wortes übereinstimmt, gibt das XNOR-Gatter, das diese zwei Bits miteinander vergleicht, eine logische "1" aus; falls sie nicht über einstimmen, gibt das XNOR-Gatter eine logische "0" aus.) Die Summe wird in einen Komparator 270 eingegeben. Der Komparator empfängt außerdem die Differenz zwischen der insgesamt möglichen Anzahl von Übereinstimmungen abzüg lich des Toleranz-Schwellenwertes von Nichtübereinstim mungen, d. h. 16-E. Ferner empfängt der Komparator außerdem das corr_en-Signal von der Zeitsteuerschaltung 140. Falls der Komparator durch das corr_en-Signal frei gegeben wird, gibt er ein Treffer-Signal mit logischer "1" aus, falls die Summe größer oder gleich 16-E ist, andernfalls gibt er ein Treffer-Signal mit logischer "0" aus. Das Treffer-Signal mit logischer "1" zeigt an, daß die empfangene Unterfolge mit dem vorgegebenen SYNC-Wort übereinstimmt, während das Treffer-Signal mit logischer "0" anzeigt, daß die empfangene Unterfolge mit dem vorge gebenen SYNC-Wort nicht übereinstimmt.

Nun wird auf Fig. 4 Bezug genommen, in der die CRC- Prüfschaltung 120 genauer gezeigt ist. Vor der Angabe der Struktur und der Funktionsweise der Schaltung 120 emp fiehlt sich ein Überblick über die der zyklisch redundan ten Codierung zugrundeliegende Theorie. Obwohl diese Theorie wohlbekannt ist, kann nämlich die Verwendung der Terminologie in der CRC-Theorie unterschiedlich sein.

Gemäß der grundlegenden CRC-Theorie wird eine c-Bit- Nachricht, die durch das Polynom

m(D) = m_c-1, m_c-2, . . . ,m₀ (4)

repräsentiert ist, codiert, um einen (h,c)-systematischen zyklischen Code zu erzeugen, der durch das Polynom x(D) repräsentiert wird, wobei

x(D) = m_c-1, m_c-2, . . . ,m₀, b_h-c-1, b_h-c-2c, . . . b₀. (5)

Wie in Gleichung (5) angegeben, enthält x(D) die ur sprüngliche, unveränderte Nachricht m(D), gefolgt von h-c Paritätsbits b_h-c-1, b_h-c-2c, , . . . ,b₀. Das Polynom x(D) wird unter Verwendung eines vorgegebenen Generatorpo lynoms g(D) folgendermaßen erzeugt. Es sei g(D) gegeben durch

g(D) = 1 + g₁D + g₂D² + . . . + b_h-c-1, D^h-c-1 + D^h-c. (6)

Es wird darauf hingewiesen, daß sowohl g₀ als auch g_h-c gleich der logischen "1" sind. Um ferner m(D) zu codie ren, sei

D^h-cm(D) = a′(D)g(D) + b(D), (7)

wobei a′ (D) ein Quotientenpolynom ist und b(D) ein Rest polynom ist, das durch Division von m(D) durch g(D) gebildet wird. Diese zwei Polynome können repräsentiert werden durch

a′ (D) = a₀′ + a₁′D + . . . + a_c-1′D^c-1 (8)

und

b(D) = b₀ + b₁D + . . . + b_h-c-1, D^h-c-1. (9)

In der Modulo-2-Arithmetik ist b(D) = -b(D) . Die Glei chung (7) kann daher folgendermaßen umgeordnet werden:

b(D) + D^h-cm(D) = a′ (D)g(D). (10)

Es wird darauf hingewiesen, daß das durch die linke Seite von Gleichung (10) repräsentierte Polynom ein Vielfaches des Generatorpolynoms g(D) ist. Daher kann x(D) gleich der linken Seite von Gleichung (10) gesetzt werden. Der Grad des Rests b(D) ist stets kleiner als der Grad des Divisors g(D), der durch h-c gegeben ist. Der Term D^h-cm(D) enthält nur Terme, deren Exponenten größer oder gleich h-c sind. Um daher x(D) zu erzeugen, werden die folgenden Schritte ausgeführt:

(1) Multiplizieren der Nachricht m(D) mit D^h-c,
(2) Dividieren von D^h-cm(D) durch das Generatorpolynom g(D), um den Rest (Paritätsbits) b(D) zu erzeugen, und
(3) Addieren von b(D) zu D^h-cm(D), um x(D) zu erzeugen.

Das h-Bit-Polynom x(D) wird über einen verrauschten Kanal gesendet und als empfangenes h-Bit-Polynom y(D) empfan gen. Da das Rauschen das empfangene Polynom y(D) verän dert haben könnte, ist nicht gewährleistet, daß y(D) mit x(D) übereinstimmt. Um die Integrität einer in dem emp fangenen Polynom y(D) enthaltenen Nachricht zu bestäti gen, werden die folgenden Schritte ausgeführt. Es sei y(D) ein Polynom des Grades h-1 oder kleiner, das folgendermaßen gegeben ist:

y(D) = y₀ + y₁D + . . . + y_h-c-1D^h-c-1 + y+_h-c-1 + D^h-c-1 + . . . + y_h-1D^h-1m, (11)

wobei (y_h-1, y_h-2, . . . , y_h-c) die empfangenen Nachrichten bits bezeichnet und (y_h-c-1, y_h-c-2, . . . , y₁, y₀) die empfangenen Paritätsbits des empfangenen Codes y(D) bezeichnet. Die zwei Polynome y⁽¹⁾ (D) und y⁽²⁾ (D) sind folgendermaßen definiert:

y⁽¹⁾ (D) = y_h-c + y_h-c-1D + . . . + y_h-1D^c-1 (12)

y⁽²⁾ (D) = y₀ + y₁D + . . . + y_h-c-1 D^h-c-1. (13)

Es wird darauf hingewiesen, daß y⁽¹⁾ (D) das empfangene Nachrichtenpolynom repräsentiert und y⁽²⁾ (D) das empfan gene Paritätspolynom repräsentiert. Somit gilt

y(D) = D^h-cy⁽¹⁾ (D) + y⁽²⁾ (D) (14)

Durch Dividieren von D^h-cy⁽¹⁾ (D) durch das Generatorpo lynom g(D) wird folgende Gleichung erhalten:

D^h-cy⁽¹⁾(D) = g(D)g(D) + r(D), (15)

wobei g(D) ein Quotientenpolynom ist und r(D) ein Restpo lynom ist. s′ (D) sei folgendermaßen definiert:

s′ (D) = r(D) + y⁽²⁾ (D). (16)

Falls y(D) ohne Fehler empfangen wird, ist r(D) = y⁽²⁾ (D). Falls in der Modulo-2-Arithmetik r(D) = y⁽²⁾ (D), sollten die Summen von r(D) und y⁽²⁾ (D) Null sein. Das heißt, für r(D) = y⁽²⁾ (D) ist jeder Koef fizient s₀′, s₁′, . . . von s′ (D) gleich der logischen "0". Falls der Kanal in y(D) irgendwelche Fehler eingeführt hat, ist r(D) nicht gleich y⁽²⁾(D), so daß wenigstens ein Bit von s′ (D) von 0 verschieden ist.

Es wird darauf hingewiesen, daß g(D), h und c vorgegeben sind und für die Ausführung der Prüfung der zyklischen Redundanz zur Verfügung stehen. Daher kann y(D) durch Ausführen der folgenden Schritte geprüft werden:

(1) Empfangen von y(D) und Aufteilen von y(D) in das empfangene Nachrichtenpolynom y⁽¹⁾ (D) und das empfangene Paritätsbit-Polynom y⁽²⁾ (D),
(2) Multiplizieren des empfangenen Nachrichtenpo lynoms y⁽¹⁾ (D) mit D^h-c,
(3) Dividieren des Produkts D^h-cy⁽¹⁾ (D) durch das Generatorpolynom g(D), um ein Restpolynom r(D) zu erzeugen,
(4) Addieren von r(D) zum empfangenen Paritätspolynom y⁽²⁾ (D), um s′ (D) zu erhalten, und
(5) Feststellen, daß das empfangene Polynom y(D) einen Fehler enthält, falls s′ (D) irgendeinen von Null verschiedenen Koeffizienten enthält, oder daß das empfangene Polynom y(D) fehlerfrei ist, falls s′ (D) nur Null-Koeffizienten enthält.

Dieses Prozeß kann weiter vereinfacht werden. a(D) be zeichnet das Quotientenpolynom und s(D) bezeichnet das Restpolynom, die erhalten werden, wenn das empfangene Polynom y(D) durch das Generatorpolynom d(D) dividiert wird. Dann gilt

y(D) = a(D)g(D) + s(D). (17)

Hierbei wird das Restpolynom s(D) auch Syndrom-Polynom genannt. Aus Gleichung (15)

D^h-cy⁽¹⁾ (D) = q(D)g(D) + r(D) (15)

folgt durch Addition von y⁽²⁾ (D) auf beiden Seiten die folgende Gleichung:

D^h-cy⁽¹⁾ (D) + y⁽²⁾ (D) = q(D)g(D) + r(D) + y⁽²⁾ (D). (18)

Es wird darauf hingewiesen, daß die linke Seite von Gleichung (18) gleich y(D) ist. Aus Gleichung (16) ist bekannt, daß:

s′ (D) = r(D) + y⁽²⁾ (D). (16)

Durch die Untersuchung der Gleichungen (16) und (18) kann geschlossen werden, daß s′ (D) der Rest ist, der entsteht, wenn y(D) durch g(D) dividiert wird. Aus Gleichung (17) ergibt sich jedoch, daß dieser Rest gleich s(D) ist. Somit muß s′ (D) gleich s(D) sein, da der Rest von y(D) dividiert durch g(D) Eins ergibt. Daraus kann geschlossen werden, daß das Restpolynom (Syndrom-Polynom) s(D), das durch Dividieren von y(D) durch das Generatorpolynom g(D) erzeugt wird, außerdem gleich der Summe des Restpolynoms r(D) und des Paritätspolynoms y⁽²⁾ (D) ist. Daher kann eine Prüfung der zyklischen Redundanz an einem empfange nen Polynom y(D) ausgeführt werden, indem die folgenden vereinfachten Schritte ausgeführt werden:

(1) Empfangen von y(D),
(2) Dividieren des empfangenen Polynoms y(D) durch das Generatorpolynom g(D), um das Syndrom-Polynom s(D) zu erzeugen, und
(3) Bestimmen, daß das empfangene Polynom y(D) fehlerhaft ist, falls das Syndrom-Polynom s(D) von Null ver schiedene Koeffizienten enthält, und Bestimmen, daß das empfangene Polynom y(D) fehlerfrei ist, falls je der Koeffizient des Syndrom-Polynoms s(D) Null ist.

Die CRC-Prüfschaltung 120 führt die obenbeschriebene vereinfachte CRC-Prüfung an den eingegebenen zweiten und dritten Unterfolgen aus. Das empfangene Polynom y(D) ist die Kombination aus der zweiten Unterfolge und der drit ten Unterfolge, wobei das empfangene Nachrichtenpolynom y⁽¹⁾ (D) die zweite Unterfolge ist und das empfangene Paritätspolynom y⁽²⁾ (D) die dritte Unterfolge ist. Wie oben erwähnt, ist nicht gewährleistet, daß die 5-Bits anfangs erfaßt worden sind. Somit werden die zweite und die dritte Unterfolge, die die A-Bits und die A-CRC-Bits sein können oder auch nicht (d. h. ein beliebiges Polynom z(D), das y(D) sein kann oder auch nicht) in die CRC- Prüfschaltung 120 geschoben. Zur Erläuterung besitzt das "Nachrichtenpolynom" y⁽¹⁾ (D) oder die zweite Unterfolge c = 48 Bits, während das "Paritätspolynom" y⁽²⁾ (D) oder die dritte Unterfolge h-c = 16 Bits besitzt und die Kombination der zwei Unterfolgen oder empfangenen Polyno me z(D) h = 64 Bits besitzt. Die CRC-Prüfschaltung 120 führt die Division z(D)/g(D) aus, um ein Syndrom-Polynom s(D) zu erzeugen, wobei g(D), h und c vorgegebene Redun danzcode-Parameter sind. Das Syndrom-Polynom s(D) wird anschließend untersucht, um zu bestimmen, ob es nur Null- Koeffizienten enthält oder ob es wenigstens einen von Null verschiedenen Koeffizienten enthält. Falls das Syndrom s(D) nur Null-Koeffizienten enthält, wird vermu tet, daß die zweite und die dritte Unterfolge die A-Bits bzw. die A-CRC-Bits sind.

Die Bits des eingegebenen Bitstroms (empfangenes Polynom z(D)) werden in eine Folge von abwechselnden XODER- Gattern 310-1, 310-2, . . . , 310-(h-c) und 1-Bit- Taktverzögerungen 320-1, 320-2, . . . , 320-(h-c) geschoben. Das heißt, jedes empfangene Bit wird in das XODER-Gatter 310-1 eingegeben, ferner wird der Ausgang des XODER- Gatters 310-1 in der Verzögerungsschaltung 320-1 gespei chert. Gleichzeitig wird der vorher in der Verzögerungs schaltung 320-1 gespeicherte Wert in das XODER-Gatter 310-2 eingegeben, wobei der Ausgang des XODER-Gatters 310-2 in der Verzögerungsschaltung 320-2 gespeichert wird, usw. Der Ausgang der Verzögerungsschaltung 320-(h-c) wird über eine Gatterschaltung 330 in einen Rückkopp lungspfad 335 eingegeben. Der Zweck der Gatterschaltung 330 besteht darin, den Zeitablauf des Anschlusses des Rückkopplungspfades 335 zu steuern. Insbesondere wird die Gatterschaltung 330 vor den führenden h-c-Bits des emp fangenen Polynoms z(D), die in die Reihe von Verzöge rungsschaltungen 320-1 bis 320-(h-c) eintreten, in die geöffnete Stellung geschaltet, um zu verhindern, daß wertlose Bits in den Rückkopplungspfad 335 geschoben werden. Wenn das führende oder (h-c)-te Bit des empfange nen Polynoms z(D) die Verzögerungsschaltung 310-(h-c) erreicht, wird die Gatterschaltung 330 auf Durchlaß geschaltet, so daß Bits in der Verzögerungsreihe 320-1 bis 320-(h-c) durch den Rückkopplungspfad 335 geschoben werden können.

Der Wert der Verzögerungsschaltung 320-(h-c), der über die Gatterschaltung 330 ausgegeben wird, wird über den Rückkopplungspfad 335 direkt als zweiter Eingang zum XODER-Gatter 310-1 geliefert. Der Wert der Verzögerungs schaltung 320-(h-c) wird außerdem über den Rückkopplungs pfad 335 an h-c-1 Koeffizienten-Generatorschaltungen 340-1, 340-2, . . . , 340-(h-c-1) geliefert. Jede der Koef fizienten-Generatorschaltungen 340-1, 340-2, . . . , 340-(h-c-1) erzeugt einen Koeffizienten des Generatorpolynoms g(D) . Da jeder der erzeugten Koeffizienten entweder ein Bit mit logischer 0 oder ein Bit mit logischer 1 ist, kann jede Koeffizienten-Generatorschaltung 340-1 bis 340- (h-c-1) einfach als geschlossene Schaltung (für ein Bit mit logischer 1) oder als offene Schaltung (für ein Bit mit logischer 0) implementiert werden. Der von jeder Koeffizienten-Generatorschaltung 340-1, 340-2, . . . , 340-(h-c-1) ausgegebene Wert wird als zweiter Eingang an eines der XODER-Gatter 310-2, 310-3, . . . oder 310-(h-c) geliefert, der Ausgang der Koeffizienten- Generatorschaltung 340-1 wird an das XODER-Gatter 310-2 geliefert, der Ausgang der Koeffizienten-Generator schaltung 340-2 wird an das XODER-Gatter 310-3 geliefert, usw.

Auf diese Weise dividieren die XODER-Gatter 310-1, 310- 2, . . . , 310-(h-c), die Verzögerungsschaltungen 320-1, 320-2, . . . , 320-(h-c) sowie die Koeffizienten-Generator schaltungen 340-1, 340-2, . . . , 340-(h-c) einen eingegebe nen Bitstrom, der die zweite Unterfolge, gefolgt von der dritten Unterfolge (die durch das Polynom z(D) repräsen tiert werden) enthält, durch das Generatorpolynom g(D), um das Syndrom-Polynom s(D) zu erzeugen. Wenn im Betrieb das führende (erste) Bit der zweiten Unterfolge (d. h. das führende Bit des empfangenen Polynoms z(D)) das Verzögerungselement 320-(h-c) erreicht, wird das Gatter 330 in die geschlossene Stellung geschaltet, wodurch der Rückkopplungspfad 335 freigegeben wird. Sämtliche Bits der zweiten und der dritten Unterfolge (d. h. sämtliche Bits des empfangenen Polynoms z(D)) werden daher durch den Rückkopplungspfad 335 geschoben, wodurch das Syndrom s(D) erzeugt wird. Nach der Ausführung der XODER- Operation am hinteren (letzten) Bit der dritten Unterfol ge (d. h. des empfangenen Polynoms z(D)) und an dem vom Verzögerungselement 320-(h-c) ausgegebenen Bit enthält die Verzögerungsreihe 320-1 bis 320-(h-c) das Syndrom- Polynom s(D). Wie oben angegeben, gilt: Falls die dritte Unterfolge durch die A-CRC-Bits gegeben ist und die zweite Unterfolge durch die A-Bits gegeben ist, ist z(D) = y(D). Wenn dies der Fall ist, ist die zweite Unterfolge eine empfangene Nachricht, d. h. durch die A- Bits gegeben, während die dritte Unterfolge ein empfange nes Paritätswort für zyklisch redundante Codes ist, die ursprünglich unter Verwendung des Generatorpolynoms g(D) erzeugt wurde, d. h. durch die A-CRC-Bits gegeben ist. Falls die obige Bedingung z(D) = y(D) wahr ist und falls das empfangene Polynom y(D) fehlerfrei ist, enthält s(D) nur Null-Koeffizienten. Falls daher die beiden obenge nannten Bedingungen wahr sind, speichert jede Verzöge rungsschaltung 320-1 bis 320-(h-c) eine logische "0".

Die Koeffizienten der Syndrom-Polynome s(D) werden an ein h-c-Eingang-ODER-Gatter 350 ausgegeben. Das ODER-Gatter 350 empfängt außerdem von der Zeitsteuerschaltung 140 (Fig. 1) das CRC_en-Signal. Aufgrund eines geeigneten CRC_en-Signals führt das ODER-Gatter 350 an seinen sämt lichen Eingängen logische ODER-Operationen aus und er zeugt das Ausgangssignal err_rpt. Das ODER-Gatter 350 gibt ein geeignetes err_rpt-Signal aus, das anzeigt, ob die zweite und die dritte Unterfolge eine Nachrichtenfol ge, d. h. die A-Bits, bzw. das Paritätswort des zyklisch redundanten Codes für diese Nachrichtenfolge, d. h. die A-CRC-Bits sind. Falls wie oben erwähnt die eingegebenen zweiten und dritten Unterfolgen (Polynom z(D)) ein Nach richtenpolynom y⁽¹⁾ (D) und ein Paritätspolynom y⁽²⁾ (D) enthalten, die unter Verwendung eines vorgegebenen Gene ratorpolynoms g(D) erzeugt werden, und falls z(D) fehler frei ist, erzeugt das ODER-Gatter 350 eine logische "0". Falls irgendeine dieser Bedingungen nicht wahr ist, erzeugt das ODER-Gatter 350 eine logische "1". Falls das ODER-Gatter 350 eine logische "0" erzeugt, wird vermutet, daß die empfangene zweite Unterfolge durch die A-Bits gegeben ist und daß die empfangene dritte Unterfolge durch die A-CRC-Bits gegeben ist. Das ODER-Gatter 350 kann in Verbindung mit anderen (nicht gezeigten) Schal tungsanordnungen verwendet werden, um das err_gate-Signal zu erzeugen, das die notwendige Zeitablaufinformation für den Eingang in die Entscheidungsschaltung 130 schafft.

Wenn auf diese Weise eine dieser Bedingungen nicht wahr ist, erzeugt das ODER-Gatter 350 eine logische "1". Falls das ODER-Gatter 350 eine logische "0" erzeugt, wird vermutet, daß die empfangene zweite Unterfolge durch die A-Bits gegeben ist und daß die empfangene dritte Unter folge durch die A-CRC-Bits gegeben ist. Das ODER-Gatter 350 kann in Verbindung mit anderen (nicht gezeigten) Schaltungsanordnungen verwendet werden, um das err_gate- Signal zu erzeugen, das die notwendige Zeitablaufinforma tion für den Eingang in die Entscheidungsschaltung 130 schafft.

Auf diese Weise werden eine Vorrichtung und ein Verfahren geschaffen, die sehr schnell die Rahmengrenzen identifi zieren können. Im günstigsten Fall (keine Fehler und keine Fehlalarme) muß nur ein einziges SYNC-Wort in einem einzigen Zeitschlitz identifiziert werden. Dieses SYNC- Wort kann während desselben Zeitschlitzes bestätigt werden. Somit kann der Rahmentakt während der Dauer eines einzigen Zeitschlitzes erfaßt werden. Dies ist möglich, weil die Identifizierung eines möglichen SYNC-Wortes (erste Unterfolge) eines Zeitschlitzes unter Verwendung lediglich der Information im selben Zeitschlitz (zweite und dritte Unterfolgen) bestätigt werden kann.

Erfindungsgemäß werden eine Vorrichtung und ein Verfahren für die Rahmentakt-Erfassung geschaffen. Die Vorrichtung enthält eine Korrelationseinrichtung, die eine erste Unterfolge fester Länge von Bits eines empfangenen Bitstroms mit einem vorgegebenen SYNC-Wort vergleicht. Außerdem ist eine CRC-Prüfschaltung vorgesehen, die die zweite und die dritte Unterfolge fester Länge des einge gebenen Bitstroms, die sich in vorgegebenen festen Ab ständen von der ersten Unterfolge befinden, empfängt. Aufgrund der Bestimmung durch die Korrelationseinrich tung, daß die erste Unterfolge fester Länge von Bits mit dem vorgegebenen SYNC-Wort übereinstimmt, stellt die CRC- Prüfschaltung fest, ob die dritte Unterfolge ein Pari tätswort des zyklisch redundanten Codes ist, das aus der zweiten Unterfolge erzeugt wird. Außerdem ist eine Ent scheidungsschaltung vorgesehen, die die Grenzen eines Rahmens des empfangenen Bitstroms identifiziert, wenn die CRC-Prüfschaltung feststellt, daß die dritte Unterfolge ein Paritätswort des zyklisch redundanten Codes ist, das aus der zweiten Unterfolge von Bits gebildet wird. Die Vorrichtung und das Verfahren gemäß der vorliegenden Erfindung können Rahmengrenzen identifizieren, nachdem ein SYNC-Wort in lediglich einem einzigen Schlitz identi fiziert worden ist. Ferner können die Vorrichtung und das Verfahren gemäß der vorliegenden Erfindung in einem TDMA- System verwendet werden, in dem Bits nicht notwendig an jeder Bitposition des Bitstroms übertragen werden und in dem die SYNC-Wörter und die zyklisch redundanten Codes in Übertragungsblöcken zusammengefaßt werden, anstatt über sämtliche Bitpositionen des Rahmens verteilt zu sein.

Schließlich ist die Erfindung mit Bezug auf besondere Ausführungsformen beschrieben worden. Dies hat jedoch lediglich erläuternden Charakter. Für den Fachmann sind zahlreiche alternative Ausführungsformen denkbar, ohne vom Geist und vom Umfang der folgenden Ansprüche abzuwei chen.

Claims

1. Verfahren zur Rahmentakt-Erfassung, gekennzeichnet durch die folgenden Schritte:
Vergleichen einer ersten Unterfolge fester Länge von Bits eines empfangenen Bitstroms mit einem vorgegebe nen Synchronisationswort,
bei Übereinstimmung der ersten Unterfolge fester Länge von Bits mit dem vorgegebenen Synchronisationswort Feststellen, ob eine dritte Unterfolge fester Länge von Bits des Bitstroms ein Paritätswort für zyklisch redun danten Code ist, das aus einer zweiten Unterfolge fester Länge von Bits des Bitstroms gebildet wird, und
Identifizieren von Rahmengrenzen des empfangenen Bitstroms aufgrund der Feststellung, daß die dritte Unterfolge fester Länge von Bits ein Paritätswort für zyklisch redundanten Code ist, das aus der zweiten Unter folge fester Länge von Bits gebildet ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß der Bitstrom leere Bitpositionen enthält, wobei während dieser Zeit keine Bits empfangen werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß der Rahmen mehrere Zeitschlitze (31-0, 31-1, . . . , 31-23) enthält und die erste, die zweite und die dritte Unterfolge in einem einzigen (31-i) der Zeitschlitze (31-0, 31-1, . . . , 31-23) des Rahmens enthalten sind.

4. Verfahren nach Anspruch 3, dadurch gekennzeich net, daß die identifizierten Rahmengrenzen eine Zeit schlitzgrenze enthalten, die im Bitstrom von der ersten Unterfolge um eine vorgegebene Strecke beabstandet ist.

5. Verfahren nach Anspruch 4, dadurch gekennzeich net, daß die Schlitzgrenze eine hintere Grenze eines die erste, die zweite und die dritte Unterfolge enthaltenden Schlitzes ist.

6. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß die zweite und die dritte Unterfolge fester Länge im Bitstrom von der ersten Unterfolge um entsprechende vorgegebene feste Strecken beabstandet sind.

7. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß der Schritt des Feststellens den folgenden Schritt enthält:
Erzeugen eines Syndroms für zyklisch redundanten Code aus der zweiten und der dritten Unterfolge fester Länge von Bits.

8. Verfahren nach Anspruch 7, dadurch gekennzeich net, daß der Schritt des Feststellens den folgenden Schritt enthält:
Feststellen, ob die dritte Unterfolge fester Länge von Bits ein Paritätswort für zyklisch redundanten Code ist, das aus der zweiten Unterfolge fester Länge von Bits gebildet wird, falls jeder Koeffizient des erzeugten Syndroms für zyklisch redundanten Code Null ist.

9. Vorrichtung zur Rahmentakt-Erfassung in einem TDMA-Empfänger, gekennzeichnet durch eine Korrelationseinrichtung (110), die eine erste Unterfolge fester Länge von Bits eines empfangenen Bitstroms mit einem vorgegebenen Synchronisationswort vergleicht,
eine CRC-Prüfschaltung (120), die aufgrund der Bestimmung durch die Korrelationseinrichtung (110), daß die erste Unterfolge fester Länge von Bits mit dem vorge gebenen Synchronisationswort übereinstimmt, feststellt, ob eine dritte Unterfolge fester Länge von Bits des Bitstroms ein Paritätswort für zyklisch redundanten Code ist, das aus einer zweiten Unterfolge fester Länge von Bits des Bitstroms gebildet wird, und
eine Entscheidungsschaltung (130), die aufgrund der Feststellung der CRC-Prüfschaltung (120), daß die dritte Unterfolge fester Länge von Bits ein Paritätswort für zyklisch redundanten Code ist, das aus der zweiten Unterfolge fester Länge von Bits gebildet ist, Grenzen eines Rahmens des empfangenen Bitstroms identifiziert.

10. System nach Anspruch 9, gekennzeichnet durch eine Zeitsteuerschaltung (140), die von der Korrelationseinrichtung (110) ein Signal (Treffer) emp fängt, das anzeigt, daß die erste Unterfolge fester Länge von Bits mit dem vorgegebenen Synchronisationswort über einstimmt, und an die CRC-Prüfschaltung (120) ein Freiga besignal (CRC_en) sendet, um die CRC-Prüfschaltung (120) freizugeben, damit diese feststellt, ob die dritte Unter folge fester Länge von Bits des Bitstroms ein Paritäts wort für zyklisch redundanten Code ist, das aus der zweiten Unterfolge fester Länge von Bits des Bitstroms gebildet ist.