FR2733655A1

FR2733655A1 - Procede et systeme d'acquisition de cadencement de trames pour des systemes sans fil a acces multiple par repartition dans le temps

Info

Publication number: FR2733655A1
Application number: FR9602079A
Authority: FR
Inventors: Hung Sheng Lin
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 1995-04-28
Filing date: 1996-02-20
Publication date: 1996-10-31
Anticipated expiration: 2016-02-20
Also published as: FR2733655B1; US5570370A; DE19522644C1

Abstract

Le système comprend un corrélateur (105) comparant une première suite de bits d'un flux binaire à un mot de synchronisation, un circuit de contrôle de redondance cyclique (120) qui, lorsque ladite première suite de bits concorde avec le mot de synchronisation, détermine si une troisième suite de bits est un mot de parité de code de redondance cyclique formé à partir d'une seconde suite de bits, et un circuit de décision (130) identifiant des limites d'une trame du flux binaire reçu, lorsque la troisième suite de bits est un mot de parité de contrôle de redondance cyclique de la seconde suite de bits. Application notamment aux émetteurs/récepteurs d'un réseau téléphonique cellulaire.

Description

La présente invention concerne un système de com-

munication, dans lequel un ou plusieurs émetteurs/récep-

teurs portables distants communiquent avec une station de base locale par l'intermédiaire de canaux affectés de façon arbitraire. Les émetteurs/récepteurs portables distants communiquent avec l'installation de base en émettant et en recevant un flux binaire qui est organisé en une structure

de trame particulière comprenant des créneaux temporels.

Pendant chaque créneau temporel, l'information est véhiculée par un canal de communication respectif. Les créneaux temporels sont affectés arbitrairement à des émetteurs/récepteurs portables communiquant entre eux, comme cela s'avère nécessaire. En outre, les créneaux non affectés contiennent de façon typique des positions binaires vides, pendant la durée desquelles aucun bit n'est transmis. L'invention fournit un nouveau procédé et un nouveau système permettant aux dispositifs distants de synchroniser leurs horloges internes sur la structure de trames de la station de base dans l'environnement décrit

précédemment.

La figure 1, annexée à la présente demande,

représente un environnement de communication 10. L'environ-

nement de communication 10 peut être une cellule dans un réseau téléphonique cellulaire ou une zone couverte par un système de téléphone sans fil. Comme cela est représenté, un certain nombre d'émetteurs/récepteurs portables distants 12, 14 et 16 sont prévus. Chacun des émetteurs/récepteurs portables 12, 14 et 16 peut maintenir une communication duplex séparée avec une station de base 18. Les émetteurs/

récepteurs portables 12, 14 et 16 peuvent être des télépho-

nes cellulaires, et la station de base 18 peut être une station de base de cellule. Sinon, les émetteurs/récepteurs portables 12, 14 et 16 peuvent être des combinés sans fil d'un téléphone sans fil et la station de base peut être le

terminal de la ligne téléphonique du téléphone sans fil.

Dans tous les cas, les émetteurs/récepteurs

portables 12, 14 et 16 peuvent se déplacer dans l'environ-

nement 10. S'il le désire, un utilisateur d'un émetteur/ récepteur portable, par exemple l'émetteur/le récepteur 12, active l'émetteur/récepteur 12 et l'amène à déclencher une communication avec la station de base 18. Une fois que la communication est établie entre la station de base 18 et l'émetteur/récepteur 12, l'utilisateur peut accéder au réseau de communication de lignes 20 par l'intermédiaire de l'émetteur/récepteur portable 12, de l'environnement 10, de

la station de base 18 et du réseau de lignes 20.

D'une manière générale, il n'est pas souhaitable

de maintenir une communication entre les émetteurs/récep-

teurs portables 12, 14 et 16 et la station de base sauf si l'utilisateur actionne l'émetteur/récepteur portable 12, 14 ou 16 et reste dans l'environnement 10. Par exemple, si l'émetteur/récepteur portable 12 communique avec la station de base 18 et sort de l'environnement 10, il peut être souhaitable d'interrompre la liaison de communication entre

l'émetteur/récepteur portable 12 et la station de base 18.

Au lieu de cela, il peut être souhaitable d'établir une communication entre l'émetteur/récepteur portable 12 et une station de base dans le nouvel environnement, dans lequel l'émetteur/récepteur portable 12 a pénétré. C'est le cas lorsqu'un téléphone cellulaire 12 passe d'une cellule 10 à une autre. Sinon, si l'utilisateur n'utilise pas l'émetteur /récepteur portable 12, il est habituellement souhaitable d'interrompre la communication entre l'émetteur/récepteur portable 12 et la station de base 18 pour économiser

l'énergie des piles de l'émetteur/récepteur portable 12.

Par conséquent, le nombre d'émetteurs/récepteurs portables 12, 14 et 16, qui communiquent avec l'installation de base

18, est dynamique, c'est-à-dire qu'il varie dans le temps.

Compte tenu de ces considérations de communica-

tion, on va maintenant décrire la manière dont une communication est établie entre les émetteurs/récepteurs

portables 12, 14 et 16 et la station de base 18. Les émet-

teurs/récepteurs portables 12, 14 et 16 et la station de base 18 communiquent entre eux au moyen de la transmission d'un flux binaire, qui est organisé en une structure de

trame. La figure 2, annexée à la présente demande, repré-

sente à titre d'illustration une trame 30 qui correspond à la norme Digital European Cordless Telecommunications

(DECT, c'est-à-dire télécommunications européennes numéri-

ques sans fil). Cependant, la discussion sera suffisamment générale pour s'appliquer au système de téléphone cellulaire numérique pan-européen (GSM), au téléphone sans fil de seconde génération (CT2) et au système cellulaire numérique US (IS-54). La trame 30 comprend 11 520 bits successifs du flux binaire. A titre d'illustration, le débit binaire du flux binaire est de 1152 kbits/s. Par conséquent, chaque trame 30 possède une durée de 0,01 seconde. Comme représenté, chaque trame 30 est subdivisée en 24 canaux temporels 31-0, 31-1, 31-2,..., 31-23. A chaque créneau temporel, par exemple le créneau temporel 31-0, sont affectés 480 positions binaires bien que, comme cela sera indiqué plus loin, des bits ne sont pas toujours transmis pendant ces positions binaires respectives d'un

créneau.

Un créneau temporel "complet" 31-0, c'est-à-dire un créneau temporel affecté et actuellement utilisé pour une communication est également représenté de façon plus détaillée sur la figure 2. Chaque créneau temporel complet 31-0 commence par un préambule à 16 bits suivi par un mot de synchronisation prédéterminé à 16 bits (désigné ci-après comme étant un mot de synchronisation) au niveau des bits désignés par "S". Ensuite des données de commande à 48 bits sont transmises dans les bits désignés par "A". De telles données de commande peuvent être utilisées pour commander les émetteurs/récepteurs portables 12, 14 et 16 ou la

station de base 18 pour l'exécution d'une certaine procédu-

re de communication ou une étape d'établissement d'une com-

munication. A la suite des données de commande intervient un code de redondance cyclique à 16 bits pour les données de commande, qui est désigné par "A-CRC". Les bits "A-CRC" sont formés à partir des bits de données de commande A précédents. Des bits A et les bits A-CRC sont suivis par 320 bits de données d'utilisateur désignées par "B". Les bits B contiennent les données actuellement transmises, comme par exemple des données représentatives de la voix de l'utilisateur. Les bits B sont suivis immédiatement par un code de redondance cyclique à 4 bits pour les bits B désignés comme étant des bits X-CRC (non représentés). Ceci

est suivi par une copie des bits X-CRC, désignée par "Z".

Enfin 56 bits de protection désignés par "G" sont prévus de manière à autoriser une incertitude de cadencement et une

commutation de fréquence.

En fonctionnement, chacun des créneaux temporels 31-1, 31-2,..., 31-23 est affecté à une moitié d'un canal de communication en duplex, c'est-à-dire pour la communication dans un sens entre la station de base 18 et des émetteurs/récepteurs portables 12, 14 ou 16. Comme représenté sur la figure 2, la moitié des créneaux temporels 31-0, 31-1,..., 31-11 sont affectés à la station de base 18 pour la transmission d'une information aux émetteurs/récepteurs portables 12, 14 et 16, tandis que

l'autre moitié des créneaux temporels 31-12, 31-13,...

31-23 est affectée aux émetteurs/récepteurs portables 12, 14 et 16 pour la transmission d'une information à la station de base 18. Avec un total de 24 créneaux temporels,

on peut avoir simultanément jusqu'à 12 canaux de communica-

tion en duplex. L'affectation de canaux et de créneaux temporels correspondants n'est pas fixe, mais au contraire varie en fonction des exigences de communication du système. C'est-à-dire que, lorsque les émetteurs/récepteurs

portables 12, 14 et 16 requièrent un service de communica-

tion, la station de base 18 affecte les canaux et créneaux disponibles. De façon analogue, la station de base supprime l'affectation de canaux qui ne sont plus nécessaires pour maintenir des communications, ce qui rend ces canaux disponibles pour une affectation. Un tel système de multiplexage à division du temps est désigné sous l'expression accès multiple par répartition dans le temps

(TDMA).

Comme cela a déjà été mentionné précédemment, la figure 2 représente la situation, dans laquelle chaque

créneau temporel 31-0, 31-1,..., 31-23 est complet, c'est-

à-dire que des bits sont transmis dans chaque position binaire de chaque créneau temporel. Ce n'est pas toujours le cas. Par exemple, chaque créneau temporel, qui peut être affecté à des émetteurs/récepteurs portables, n'a pas besoin d'être affecté à tout moment. Dans de tels cas, les

positions binaires du créneau non affecté sont vides.

Cependant, l'installation de base 18 transmet toujours des bits "S" et "A" pendant un certain créneau temporel, même si aucun autre créneau temporel n'est affecté à un émetteur /récepteur portable. Par conséquent, au moins un créneau temporel avec des bits "S" et "A" peut être détecté par un

autre dispositif pendant chaque trame 30.

Dans un tel système de communication structuré en trame, il est important que chaque émetteur/récepteur portable 12, 14 et 16 soit synchronisé initialement sur les trames (c'est-à-dire en rapport avec l'installation de base 18), lorsqu'il désire déclencher une communication, et il est important de maintenir une telle synchronisation pendant la communication. Le premier objectif est désigné comme étant "l'acquisition du cadencement de trames", et le second est désigné comme le "maintien du cadencement de trames". Dans les systèmes GSM et IS-54, un canal est toujours actif pour distribuer une information du système depuis la station de base 18 aux émetteurs/récepteurs

portables 12, 14 et 16. Dans de tels systèmes, l'acquisi-

tion de cadencement des trames et l'établissement ultérieure de la communication peuvent être exécutés en

utilisant ce canal continûment actif.

Cependant, de tels systèmes, tels que DECT et CT2, ne comportent aucun canal actif continu de ce type, ni aucun canal affecté dans ce but. Dans de tels systèmes, l'acquisition de cadencement des trames est obtenue comme cela est représenté dans l'organigramme de la figure 3, annexée à la présente demande. Lors d'un premier pas 52, l'émetteur/récepteur portable entre dans la période d'acquisition, dans laquelle certains paramètres sont initialisés. Ensuite, l'émetteur/récepteur portable exécute le pas 54, lors duquel l'émetteur/récepteur portable exécute une recherche bit-à-bit du flux binaire transmis, pour une séquence de bits correspondant au mot de synchronisation mentionné précédemmenet des bits S. Chaque fois qu'un bit est reçu, l'émetteur/récepteur exécute le pas 56 pour déterminer si la séquence des derniers 16 bits reçus forme un mot de synchronisation. Si ce n'est pas le cas, l'émetteur/récepteur portable revient au pas 54. Si un mot_ de synchronisation est détecté, l'émetteur/récepteur exécute un pas 58, dans lequel un compteur k est positionné à 0. Ensuite, lors du pas 60, l'émetteur/récepteur portable détermine, sur la base du dernier mot de synchronisation reçu, o apparaît le mot de synchronisation suivant du créneau temporel (une trame plus tard, en supposant un scénario dans le pire des cas dans lequel seule la station de base émet un seul créneau temporel par trame avec des bits S et A). C'est-à-dire que l'émetteur/récepteur positionne son horloge interne distante de manière qu'elle soit synchronisée sur l'apparition du mot de synchronisation détecté. En outre, l'émetteur/récepteur portable contrôle le flux binaire pour une telle fente apparaissant ultérieurement (une trame plus tard) et détermine si un autre mot de synchronisation est présent aux emplacements binaires appropriés du flux binaire. Si ce n'est pas le cas, alors l'émetteur/récepteur portable avait détecté initialement un certain autre profil binaire semblable au mot de synchronisation (par exemple une suite des bits B, qui est identique au mot de synchronisation),

mais n'avait pas détecté le mot de synchronisation lui-

même. Par conséquent, si aucun mot de synchronisation ultérieur n'est trouvé, l'émetteur/récepteur portable revient au pas 52 pour essayer d'identifier un mot de synchronisation initial. Cependant, si un mot de synchronisation est détecté à l'emplacement attendu lors du pas 62, alors l'émetteur/récepteur portable passe au pas 64, lors duquel le compteur k est incrémenté de 1. Ensuite, lors du pas 66, l'émetteur/récepteur portable détermine si

un nombre de seuil prédéterminé K de mots de synchronisa-

tion successifs a été détecté (c'est-à-dire si l'on a k > K). Si ce n'est pas le cas, alors l'émetteur/récepteur portable revient au pas 60. Cependant, si k est supérieur ou égal à K, alors l'émetteur/récepteur passe au pas 68, dans lequel les créneaux sont contrôlés pour déterminer lequel des créneaux est le premier créneau de la trame (et par conséquent est adjacent à la limite de démarrage de la trame). Une fois que ceci est déterminé, l'horloge distante dans l'émetteur/récepteur est considérée comme synchronisée sur les trames du flux binaire (et par conséquent sur

l'horloge locale située dans la station de base).

Pour résumer, l'émetteur/récepteur portable

contrôle le flux binaire, bit par bit, pour essayer d'iden-

tifier un mot de synchronisation initial. Il peut s'agir en réalité d'un mot de synchronisation ou d'une suite partielle du flux binaire, qui est semblable au mot de synchronisation. Si l'émetteur/récepteur portable identifie mal une partie, qui n'est pas un mot de synchronisation, du flux binaire comme étant un mot de synchronisation initial, on dit qu'une "fausse alarme" apparaît. Pour être certain que le mot de synchronisation a été réellement reçu, l'émetteur/récepteur portable essaie d'identifier K mots de synchronisation supplémentaires en un emplacement approprié dans le flux binaire, en supposant que le profil initialement reçu était en réalité un mot de synchronisation. Si K mots de synchronisation de cette sorte sont reçus, alors on peut supposer que la séquence partielle détectée initialement est un mot de synchronisation du flux binaire et que l'émetteur/récepteur portable est synchronisé avec les créneaux temporels du flux binaire. L'émetteur/récepteur portable peut par conséquent aisément acquérir la trame en déterminant quel

créneau temporel est le premier créneau.

Pour exécuter cette procédure classique, il existe une probabilité que n'importe quel bit reçu donné puisse être identifié de façon erronée, c'est-à-dire qu'un bit logique "0" émis initialement soit identifié par erreur, par l'émetteur/récepteur portable comme étant un

bit "1" logique, ou qu'un bit "1" logique transmis à l'ori-

gine soit identifié par l'émetteur/récepteur portable comme étaUt un bit "0" logique. Ceci est désigné comme étant une erreur sur les bits. (Des erreurs sur les bits apparaissent en tant que résultat d'une variété de réseaux aléatoires bien connus comme par exemple une dérive thermique d'horloges de délivrance de bits dans la station de base, dans l'émetteur/récepteur portable, ou dans les deux, un bruit d'interférence dans l'environnement, le déplacement dynamique d'objets dans l'environnement, etc.). La probabilité d'une erreur sur les bits peut être aussi élevée que p = 10-3 dans le système de communication 10 de la figure 1. Une telle probabilité élevée peut être admise pour une communication vocale. Cependant, si une erreur sur les bits apparaît dans un mot de synchronisation, la probabilité que le mot de synchronisation puisse ne pas être détecté, augmente. Une défaillance dans la détection d'un mot de synchronisation sous l'effet d'une erreur sur les bits dans ce mot, sera désignée ici comme étant un "raté". Pour faciliter la détection de mots de synchronisation (lors des pas 54 et 60 de la figure 3) en dépit de la présence éventuelle d'erreurs sur les bits dans ces mots, l'émetteur/récepteur portable ne requiert aucune mise en concordance d'une suite partielle précise de bits du flux binaire avec la copie prédéterminée du mot de synchronisation produit dans cet émetteur/récepteur. Au contraire, l'émetteur/récepteur portable autorise un nombre E, formant seuil de corrélation, de bits non concordants entre la suite reçue de bits et le profil prédéterminé du mot de synchronisation produit dans l'émetteur/récepteur portable. Si la longueur du mot de synchronisation est N, alors la probabilité Q d'un raté lors de la détection du mot de synchronisation est:

N N

EQ = Y(I)].pI.(lp)N-I

I = E + 1 (1)

La probabilité F d'une fausse alarme est fournie par:

1 E

N

F =-- [ () 1 (2)

I

2N I=0

Le tableau 1 représente des valeurs données à titre indicatif pour Q et F pendant l'acquisition pour différents seuils E.

TABLEAU 1

Seuil de corré- Taux de Taux de fausses lation E ratés alarmes E=0 1,59 x 10-2 1,526 x 10-5 E=l 1,19 x 10-4 2,59 x 10-6 E=2 5,56 x 10-7 2,09 x 10-3 E=3 3,37 x 10-9 1,06 x 10-2 Comme on peut le voir, le taux de ratés diminue lorsque E augmente, mais le taux de fausses alarmes

augmente lorsque E augmente.

Dans le cas d'une transmission usuelle à multi-

plexage à division du temps (TDM) par l'intermédiaire de réseaux de lignes, il a été proposé un procédé et un système de maintien de trames de l'art antérieur dans le brevet US N 4 316 284. Le système décrit dans ce brevet est conçu de façon spécifique pour être utilisé dans la structure de super-trame DS1 bien connue, qui est

reproduite sur la figure 4 annexée à la présente demande.

Comme représenté sur la figure 4, une super-trame DS1 est

constituée de 24 trames, dont chacune contient 193 bits.

Chaque trame est séparée d'une trame voisine par un bit d'encadrement F, un bit d'informations de signalisation de trame secondaire M ou un bit de code de redondance cyclique C. Lorsqu'ils sont ajoutés entre eux, les bits F forment un profil prédéterminé d'encadrement. Lorsqu'ils sont réunis, les bits C forment un code de redondance cyclique qui peut être utilisé pour vérifier la précision du profil d'encadrement dans une super-trame étendue à la suite de la super-trame actuelle étendue, qui contient les bits C. Conformément à ce document, un profil binaire d'encadrement est produit localement. En réponse à un signal d'horloge d'encadrement produit localement, chaque bit du profil d'encadrement produit localement est comparé à un bit reçu de la super- trame étendue, ce bit reçu étant

considéré comme étant un bit d'encadrement correspondant.

Chaque fois que deux bits d'encadrement produits localement parmi quatre bits d'encadrement ne concordent pas avec les bits reçus du flux binaire, auxquels ils sont comparés, une perte du signal de trame se produit. En outre, un code de

redondance cyclique est produit dans les bits d'une super-

trame actuellement reçue du flux binaire reçu. En réponse à un signal d'horloge CRC (c'est-à-dire de code de redondance cyclique) produit localement, chaque bit du code de redondance cyclique produit localement est comparé à un bit reçu de la super-trame étendue du flux binaire, ce bit reçu étant considéré comme étant un bit C correspondant. Chaque fois qu'un nombre prédéterminé d'erreurs CRC sont détectées au moyen de cette comparaison, une perte du signal CRC se produit. Cependant, on notera que des bits du code de redondance cyclique produits dans une super-trame étendue

actuellement reçue sont comparés aux bits C de la super-

trame étendue reçue immédiatement ensuite. La production du signal de perte de trame ou du signal de perte de code CRC indique qu'une resynchronisation avec le flux binaire est nécessaire. Pour déterminer l'instant de déclenchement

d'une resynchronisation, chaque bit est testé (conjointe-

ment avec les contrôles indiqués précédemment d'encadrement et de code CRC) pour déterminer s'il s'agit d'un bit d'encadrement, en ajoutant ce bit aux 772-ème, 1514-ème et 2268-ème bits reçus, qui précèdent le bit testé. Le profil d'encadrement ainsi formé est envoyé à un circuit logique servant à déterminer si ce profil contient un profil d'encadrement éventuellement valable d'un ensemble de profils d'encadrement éventuellement valables. Si c'est le cas, un signal est produit pour indiquer qu'un profil d'encadrement valable a été reçu. C'est pourquoi, en réponse aux signaux de pertes de trames ou de pertes de codes CRC, une resynchronisation des trames est déclenchée lorsque le signal de profil d'encadrement suivant

éventuellement valable est produit.

Les procédés de l'art antérieur pour les systèmes DECT et CT2 présentent un inconvénient étant donné qu'ils requièrent une durée relativement longue pour acquérir la cadence de trames. L'exigence de longue durée est due au fait que K+1 mots de synchronisation successifs doivent être identifiés (c'est-à-dire être corrélés à un mot de synchronisation prédéterminé) pour l'acquisition de la cadence de trames. Ce retard est amplifié par le problème de l'erreur sur les bits, qui introduit les risques de ratés. Comme mentionné précédemment, des seuils de tolérances permettent d'atténuer le problème des ratés en dépit du problème de l'apparition de fausses alarmes. On notera que, même en l'absence d'erreurs sur les bits et de fausses alarmes, si K est réglé à 1, et que seule la station de base transmet des bits S et A pendant un créneau temporel dans chaque trame (aucune utilisation active de canaux), alors au moins deux durées de trame sont nécessaires pour l'acquisition de la synchronisation du

cadencement de trames.

Le procédé et le système décrits dans le brevet US N 4 316 284 sont appropriés pour le maintien du cadencement de trames dans un récepteur, qui reçoit un flux binaire émis continûment en provenance d'un émetteur dans

un système de multiplexage à division du temps (TDM).

Cependant, cette solution ne convient pas pour le système TDMA décrit précédemment. Tout d'abord, par définition, il n'est pas nécessaire que le flux binaire dans le système TDMA contiennent toujours une suite continue de bits. Au contraire, certaines positions binaires de créneaux non affectés sont vides. En second lieu, les bits du mot de synchronisation et du code de redondance cyclique ne sont pas répartis uniformément dans le signal, dans le système TDMA décrit précédemment. Au contraire, dans le système TDMA, les bits du mot de synchronisation et du code de redondance cyclique sont transmis sous la forme de mots (c'est-à-dire agrégés selon des suites ininterrompues et

selon des salves).

Il est également intéressant de noter que le brevet US N 3 216 284 concerne le problème plus facile à traiter du maintien du cadencement de trame et pas du problème plus difficile de l'acquisition du cadencement de trame. C'est-à-dire que les problèmes des ratés et des fausses alarmes ne sont pas aussi graves dans le cas du

maintien du cadencement de trames que dans le cas de l'ac-

quisition du cadencement de trames. Lors du maintien du cadencement de trames, la probabilité d'un raté est la même que celle représentée dans l'équation (1). Cependant, la probabilité d'une fausse alarme Fw, dans une fenêtre de longueur w, est fournie par: 1-(l-p)W-i Fw= F. --------- - (w-1).F pour p<0,001 E

_ E _ --I -+I

= E.p2 .(l_p)2 I=0I Le tableau 2 représente des valeurs indiquées à titre d'illustration pour Q et Fw pendant le maintien pour différents seuils E.

TABLEAU 2

Seuil de corré- Taux de Taux de fausses lation E ratés alarmes E=0 1,59 x 10 2 9,92 x 10-25 E=1i 1,19 x 10- 4 7,93 x 10-21 E=2 5,56 x 10-7 2,77 x 10 17 E=3 3,37 x 10-9 5,54 x 10 14 Si l'on compare les tableaux 1 et 2, on peut voir que, même avec un seuil de corrélation E=3, le taux de fausses alarmes lors du maintien est nettement plus faible que le taux de fausses alarmes lors de l'acquisition avec

un seuil de corrélation E=0.

En outre, on notera que les bits de code de redondance cycliques contenus dans une super-trame DS1 actuelle servent à contrôler la super-trame étendue suivante. C'est pourquoi, dans le cas de l'acquisition des durées de trames, au moins deux durées de super- trames étendues sont nécessaires pour l'acquisition du cadencement de trames. Un retard aussi énorme est de façon typique supérieur au retard qui apparaît dans le système DECT classique. C'est pourquoi un but est d'éliminer les

inconvénients de l'art antérieur.

Ce but et d'autres buts sont atteints grâce à la

présente invention.

Conformément à une forme de réalisation, il est prévu un procédé d'acquisition de durées de trames comprenant les étapes consistant à: (a) compare une première suite partielle de bits reçus d'un flux binaire reçu à un mot de synchronisation prédéterminé, (b) en réponse à la concordance entre la première suite partielle et le mot de synchronisation, déterminer si une troisième suite partielle de bits de longueur fixe du flux binaire est un mot de parité de code de redondance cyclique formé à partir d'une seconde suite partielle de bits de longueur fixe du flux binaire, et (c) en réponse à la détermination du fait que la troisième suite partielle est un mot de parité de redondance cyclique formé à partir de la seconde suite partielle, identifier les limites de trame des trames du flux

binaire reçu.

Selon ce procédé, on met à profit une connaissance prédéterminée de la structure du flux binaire, c'est-à-dire que pour chaque mot de synchronisation, qui est transmis dans le flux binaire, un mot additionnel spécifique (seconde suite partielle) et un mot de parité de code de redondance cyclique (deuxième suite partielle) produit à partir du mot additionnel spécifique sont toujours transmis avec un décalage prédéterminé par rapport au mot de synchronisation. A titre d'illustration, lors du pas (a), chaque fois qu'un bit du flux binaire est reçu, une première suite partielle est formée, qui contient le

dernier bit reçu et une suite fixe des bits reçus directe-

ment précédents. Le pas (a) est ensuite exécuté pour déterminer si la première suite partielle est un candidat pour le mot de synchronisation. Si c'est le cas, le pas (b) est exécuté pour établir que la première suite partielle est en réalité le mot de synchronisation, par détermination du fait que le mot additionnel spécifique (seconde suite partielle) et le mot de parité de code de redondance cyclique produit à partir de là (troisième bit partiel) sont également présents dans le flux binaire reçu. Les seconde et troisième suites sont ensuite formées à titre d'illustration à partir de suites partielles de bits du flux binaire reçu avec des décalages prédéterminés par rapport à la première suite de bits. Si la première suite partielle est en réalité le mot de synchronisation, alors un syndrome de code de redondance cyclique produit à partir des seconde et troisième suites partielles indique que la troisième suite est un mot de parité de code de redondance

cyclique produit à partir de la seconde suite partielle. Par exemple, en supposant qu'il n'existe aucune erreur sur les bits dans

les troisième et seconde suites partielles reçues, le syndrome produit indique que la combinaison des seconde et troisième suites partielles ne présente pas d'erreurs, si la troisième suite partielle est en réalité un mot de parité de codes de redondance cyclique produit à partir de la seconde suite partielle en utilisant les mêmes paramètres de codes de redondance cyclique (c'est-à-dire un polynôme générateur, des longueurs de mots de message et de mots de parité, etc.). Une fois que la première suite partielle est identifiée comme étant le mot de synchronisation, les limites des trames du flux binaire reçu peuvent être aisément identifiées avec un décalage prédéterminé par rapport à la première, seconde ou

troisième suite partielle de bits.

Conformément à une autre forme de réalisation, il est prévu un système pour acquérir le cadencement de trame dans un récepteur TDMA. Le système d'acquisition de durées de trames comporte un corrélateur pour comparer une première suite partielle de bits de longueur fixe d'un flux binaire reçu à un mot de synchronisation prédétermine. Il est également prévu un circuit de contrôle CRC, qui reçoit les seconde et troisième suites partielles de bits de longueur fixe du flux binaire. En réponse au fait que le corrélateur établit que la première suite partielle de bits de longueur fixe concorde avec le mot de synchronisation prédéterminé, le circuit de contrôle CRC détermine si la troisième suite partielle est un mot de parité de redondance cyclique, qui a été formé à partir de la seconde suite partielle. Le circuit d'acquisition de durées de trames contient également un circuit de décision servant à identifier les limites d'une trame du flux binaire reçu en réponse au fait que le circuit de contrôle CRC détermine que la troisième suite partielle est un mot de parité de code de redondance cyclique formé à partir de la seconde

suite partielle.

A titre d'illustration, le système d'acquisition des durées de trames est également équipé d'un circuit de commande de cadencement. Le circuit de commande de cadencement reçoit, de la part du corrélateur, un signal indiquant si la première suite partielle de bits de longueur fixe concorde avec le mot de synchronisation prédéterminé. Si le signal reçu indique que la première suite partielle de bits de longueur fixe concorde avec le mot de synchronisation prédéterminé, le circuit de commande de cadencement envoie un signal d'autorisation au circuit

de contrôle de redondance cyclique pour valider ce circuit.

En résumé, il est prévu un procédé et un système simples pour l'acquisition du cadencement de trames d'un flux binaire reçu dans un système de récepteur TDMA. Le système et le procédé permettent une acquisition de durées

de trames "d'un seul coup", lorsqu'un mot de synchronisa-

tion doit être corrélé dans seulement un seul créneau temporel pour l'acquisition de la cadence de trames. Par conséquent, on peut acquérir la cadence de trames beaucoup plus rapidement, par exemple en une durée aussi faible

qu'un seul créneau temporel.

D'autres caractéristiques et avantages de la

présente invention ressortiront de la description donnée

ci-après, prise en référence aux dessins annexés, sur lesquels: - la figure 1, dont il a déjà été fait mention, représente un environnement de communications de l'art antérieur; - la figure 2, dont il a déjà été fait mention, représente une organisation en trames de l'art antérieur conformément au système DECT; - la figure 3, dont il a déjà été fait mention, est un organigramme, qui illustre schématiquement un procédé d'acquisition de durées de trames de l'art antérieur, qui est utile dans un système DECT; - la figure 4, dont il a déjà été fait mention, représente une super-drame DSl de l'art antérieur; - la figure 5 représente un système d'acquisition de cadencement de trames conforme à une forme de réalisation de la présente invention; - la figure 6 représente un organigramme, qui illustre schématiquement un procédé d'acquisition du cadencement de trames selon une forme de réalisation de la présente invention; - la figure 7 montre à titre d'illustration un corrélateur du système d'acquisition du cadencement de trames de la figure 5; et - la figure 8 représente à titre d'illustration un circuit de contrôle CRC du système d'acquisition du

cadencement de trames de la figure 5.

La figure 5 représente un système 100 d'acquisition du cadencement de trames conforme à une forme de réalisation de la présente invention. Le système 100 d'acquisition du cadencement de trames est contenu, à titre d'illustration, dans un émetteur/récepteur tel que l'émetteur/récepteur 12, 14 ou 16 (figure 1) d'un système TDMA, dans lequel un flux binaire possédant une structure de trame, comme par exemple la structure de trame 30 (figure 2) est transmis. Comme représenté, un flux binaire (il est par exemple transmis depuis une station de base, est reçu au niveau d'une antenne de l'émetteur/récepteur portable, est amplifié et est démodulé à partir d'un signal de porteuse) est reçu dns une ligne d'entrée 105. Le flux binaire reçu est envoyé par l'intermédiaire de la ligne 105

à un corrélateur 110 et un circuit de contrôle CRC 120.

Comme cela sera décrit plus loin de façon plus détaillée, le corrélateur 110, lorsqu'il est validé, exécute une recherche bit-à-bit pour une première suite partielle du flux binaire reçu, qui concorde avec un mot de synchronisation prédéterminé. En outre, lorsqu'il est validé, le circuit de contrôle CRC 120 reçoit des seconde et troisième suites partielles, lesquelles seconde et troisième suites partielles sont situées en des positions binaires prédéterminées du flux binaire, décalées par rapport à la première suite partielle. Le circuit de contrôle CRC 120 exécute un contrôle de code de redondance cyclique dans les seconde et troisième suites pour vérifier que la troisième suite partielle est un mot de parité de code de redondance cyclique formé à partir de la seconde suite en utilisant des paramètres prédéterminés (décrits ci-dessous). En réponse au contrôle de code de redondance cyclique, le circuit de contrôle CRC 120 envoie un signal err_gate, par l'intermédiaire d'une ligne 135, et un signal err_rpt par l'intermédiaire d'une ligne 125 à un circuit de décision 130. Sur la base de ces signaux, le circuit de décision 130 produit un signal s_sync dns la ligne 150, ce signal ssync indiquant la position des limites de créneaux de la trame du flux binaire reçu. A titre d'exemple, le sgnal s_sync est reçu par l'intermédiaire de la ligne 150 dans un circuit générateur de durées de trames (non

représenté) du récepteur pour être utilisé pour l'identifi-

cation des limites des trames.

Comme représenté sur la figure 5, le système 100 d'acquisition de cadencement de trames comprend également un circuit de commande de cadencement 140. Le circuit de cadencement 140 reçoit, à titre d'exemple, un signal de déclenchement désigné par la suite par signal "start-up" p a r l'intermédiaire de la ligne 160 en provenance du récepteur. A titre d'illustration, le signal start-up est produit lorsque l'émetteur/récepteur est activé. En réponse au signal start_up, le circuit de commande de cadencement envoie par l'intermédiaire de la ligne 155 un signal corren au corrélateur 110 pour valider ce dernier. Le circuit de commande de cadencement 140 reçoit également un signal de coup-au-but en provenance du corrélateur 110 par l'intermédiaire de la ligne 115. Le signal de coup-au-but indique si le bit le plus récent reçu du flux binaire reçu complète ou non une première suite partielle, qui concorde avec le mot de synchronisation prédéterminé (et par conséquent peut définir un mot de synchronisation dans le flux binaire reçu). En réponse au signal de coup-au-but, le circuit de commande de cadencement 140 envoie un signal CRCen par l'intermédiaire de la ligne 145 pour valider le circuit de contrôle CRC 120. En outre, le circuit de commande de cadencement 140 commande le signal err_rpt de la part du circuit de contrôle CRC 120 par l'intermédiaire

de la ligne 125.

Le fonctionnement de l'invention pourra être mieux compris en référence à l'organigramme représenté sur la figure 6. Lors d'un premier pas 182, le système 100 entre dans la période d'acquisition. A titre d'illustration, ceci est obtenu par l'envoi d'un signal start_up approprié au circuit de commande de cadencement 140. Comme mentionné précédemment, un tel signal startup est transmis lorsque l'émetteur/récepteur contenant le système 100 est activé. Pendant ce pas 182, le circuit de commande de cadencement 140 est initialisé. Ensuite, lors du pas 184, une recherche bit-à-bit est exécutée dans le flux binaire pour repérer une suite partielle de bits, qui concorde avec un mot de synchronisation prédéterminé. Lors du pas 186, le système 100 détermine si une suite partielle a été repérée, qui concorde avec le mot de synchronisation prédéterminé. Si ce n'est pas le cas, l'exécution revient

au pas 184.

Le pas 184 est initialisé au moyen de la transmission d'un signal corr_en approprié envoyé par le circuit de commande de cadencement au corrélateur 110. Ensuite, les pas 184 et 186 sont exécutés par le corrélateur 110. Lors du pas 184, le corrélateur 110 reçoit un j-ème bit dj du flux binaire. Pour chaque j-ème bit reçu d, le corrélateur 110 extrait une suite de longueur fixe de y bits djy+ ldj-y+2...dj (lors du pas 184) et teste cette suite pour déterminer si elle concorde avec le mot de synchronisation prédéterminé contenu dans le corrélateur (lors du pas 186). Par exemple, on suppose que l'on sait par avance que le mot de synchronisation transmis dans chaque créneau est le mot de synchronisation d'une longueur y=16 bits "1110100110001010" (avec un ordre, dirigé de la gauche vers la droite, du bit possédant le numéro le plus faible au bit possédant le numéro plus élevé du flux binaire). On suppose que le flux binaire reçu contient les bits suivants: "... 10011001110100110001010.... " (avant que le j=16-ème bit soit reçu, le circuit de commande de

cadencement peut par exemple invalider le corrélateur 108).

Lors de la réception du j=16-ème bit, le corrélateur 110

extrait la suite partielle reçue "1001100111010011" (c'est-

à-dire la suite partielle commençant par le j=l-er bit reçu et se terminant par le j=16-ème bit reçu) lors du pas 184 et le compare au mot de synchronisation prédéterminé "111010011000101010" lors du pas 186. Étant donné que la suite partielle présente de nombreuses différences avec le mot de synchronisation, le corrélateur n'indique pas qu'une concordance est apparue. Par conséquent, l'exécution revient au pas 184. Ensuite, lorsque le j=17-ème bit est reçu, le corrélateur extrait la suite partielle reçue "0011001110100110" (en commençant par le j=2-ème bit reçu et se terminant par le j=17-ème bit reçu) lors du pas 184, et le compare au mot de synchronisation prédéterminé (1110100110001010" lors du pas 186. A nouveau, en raison des nombreuses différences, le corrélateur 110 n'établit

pas que la suite partielle concorde avec le mot de synchro-

nisation prédéterminé, et l'exécution revient au pas 184. Les pas 184 et 186 sont exécutés de façon répétée, de la manière décrite précédemment, jusqu'à ce que le j=23-ème bit du flux binaire soit reçu. Lors de la réception du j= 23-ème bit, le corrélateur 110 extrait la suite partielle "1110100110001010" lors du pas 184 et la compare au mot de synchronisation prédéterminé "11lll0100110001010" lors du pas 186. Étant donné que les deux mots concordent, l'exécution passe au pas 188. Pour valider l'exécution du pas 188, le corrélateur envoie au circuit de commande de cadencement 140, un signal de coup-au- but approprié, qui indique que le dernier bit reçu du flux binaire est le bit arrière d'une première suite partielle, qui concorde avec

le mot de synchronisation prédétermine.

On notera que la suite partielle, qui correspond au 23-ème bit, est identique au mot de synchronisation prédéterminé. Cependant, par exemple il n'est pas nécessaire que la suite partielle concorde de façon précise avec le mot de synchronisation prédéterminé. Au contraire, le eorrélateur 110 peut être conçu de manière à tolérer un nombre seuil E de différences entre la suite partielle extraite et les deux bits reçus et le mot de synchronisation prédéterminé. Ceci sera discuté plus loin

de façon plus détaillée.

Lors du pas 188, le système 100 exécute un second contrôle du flux binaire pour vérifier que le bit le plus

récent reçu forme l'extrémité arrière d'un mot de synchro-

nisation du flux binaire. En particulier, on sait que des seconde et troisième suites de bits, qui comportent des longueurs fixes respectives prédéterminées, sont transmises avec des décalages respectifs particuliers par rapport au mot de synchronisation de sorte que la troisième suite partielle est identique à un mot de parité de code de

redondance cyclique, formé à partir de la seconde suite.

Par exemple, dans le cas du système DECT on sait que les bits A, au nombre total de 48, succèdent directement au dernier bit du mot de synchronisation et que les bits A-CRC, qui comportent au total 16 bits, suivent directement les bits A. On sait en outre de façon précise de quelle manière une suite partielle de bits A-CRC est produite à

partir d'une suite partielle de bits A données.

Pour exécuter le pas 188, le circuit de commande de cadencement 140 envoie un signal CRC_en approprié pour valider le circuit de contrôle CRC 120. Par exemple, le circuit de commande de cadencement 140 envoie un tel signal CRC en à un instant approprié en rapport avec le signal de coup-au-but indiquant que le dernier bit reçu du flux binaire est le bit arrière d'une suite partielle qui concorde avec le mot de synchronisation prédéterminé (lequel signal de coup-au-but a été transmis par le corrélateur 110 lors du pas 186). Lors du pas 188, le circuit de contrôle CRC 120 produit un syndrome de code de redondance cyclique à partir des seconde et troisième suites partielles de bits séparées de la première suite partielle de bits par des décalages de position binaire fixes prédéterminés. Ensuite lors du pas 186, le circuit de contrôle CRC 120 détermine si le syndrome produit indique que la troisième suite partielle est un mot de parité de code de redondance cyclique, qui a été produit à partir de la seconde suite partielle. Si le syndrome produit de code de redondance cyclique indique que la troisième suite partielle n'est pas un mot de parité qui a été produit à partir de la seconde suite partielle, alors on suppose qu'une fausse alarme est apparue, et l'exécution revient au pas 182. A cet effet, le circuit de contrôle CRC 120 envoie un signal err_rpt indiquant que la troisième suite partielle n'est pas un mot de parité de code de redondance cyclique qui a été produit à partir de la seconde suite partielle. Le signal err_rpt est reçu à la fois dans le circuit de décision 130 et dans le circuit de commande de cadencement 140. Si d'autre part le syndrome de code de redondance cyclique produit indique que la troisième suite partielle est un mot de parité, qui a été produit à partir de la seconde suite partielle, l'exécution passe au pas 192. A cet effet, le circuit de contrôle CRT 120 envoie un signal err_rpt approprié au circuit de décision 130 et au circuit de commande de cadencement 140 pour indiquer qu'une concordance est apparue. En outre, si le syndrome produit indique que la troisième suite partielle est un mot de parité qui a été produit à partir de la seconde suite partielle, le circuit de contrôle CRC 120 envoie au circuit de décision, une information de synchronisation qui est nécessaire pour synchroniser l'horloge locale délivrant les créneaux sur le flux binaire introduit. Par exemple, un signal errgate peut être simplement un signal d'horloge de bits, qui est synchronisé, moyennant l'utilisation d'un circuit bien connu à boucle de verrouillage de phase (non représentée), sur chaque bit du flux binaire reçu introduit

dans la ligne 105.

Lors du pas 192, le système 100 produit un signal d'horloge de créneaux en synchronisme avec les créneaux du flux binaire. Les limites de créneaux peuvent être aisément identifiées étant donné que l'on connaît par avance la position binaire précise des limites avant et arrière du créneau en rapport avec les première, seconde et troisième suites partielles contenues dans ce créneau. Par exemple, dans le cas de la structure de trame DECT 30 (figure 2), on sait que le créneau suivant commence (le créneau actuel se termine) 384 positions binaires après le bord arrière de la troisième suite partielle (400 positions binaires après le bit arrière de la seconde suite binaire ou 448 positions binaires après le bit arrière de la première suite partielle). Le circuit de décision 130 peut charger un compteur interne, qu'il contient, avec une position binaire correspondant au bit arrière de la troisième suite partielle (c'est-à-dire la position binaire 63) en réponse

à la détection des signaux appropriés err_rpt et err_gate.

Le compteur du circuit de décision 130 compte alors chaque signal d'horloge de bits du flux binaire reçu jusqu'à la position binaire maximale du créneau (c'est-à-dire la

position binaire 480) et revient à l'état de comptage 0.

Lors de la remise à zéro du compteur, un générateur d'im-

pulsions du circuit de décision 130 produit une impulsion

d'horloge alignée avec la limite du créneau.

Bien que ceci ne soit pas représenté, un circuit supplémentaire peut être prévu pour identifier les limites de trames en réponse au signal f_sync. Par exemple, lorsqu'on sait o existent les limites de créneaux, il est possible d'identifier une information contenue dans chaque créneau, comme par exemple les bits A. Par exemple, les bits A peuvent contenir une information de commande contenant, entre autres, le numéro courant du créneau. En connaissant le numéro du dernier créneau reçu du flux binaire reçu et le nombre fixe de créneaux par trame, il est possible d'identifier la limite arrière de la trame actuelle (limite avant de la trame suivante). Un circuit pour exécuter une telle identification de limite de trames en réponse au signal s_sync entre parfaitement dans la

connaissance de cette technique et ne sera pas décrit ici.

En se référant maintenant à la figure 7, on va décrire le corrélateur 110 de façon plus détaillée. Par exemple, on suppose que le mot de synchronisation prédéterminé possède une longueur de 16 bits. Comme cela est représenté, les bits du flux binaire reçu sont transférés dans un registre à décalage 210, dans lequel ils sont mémorisés dans une cellule de mémoire correspondante 230-1, 230-2,..., 230-16. Il est prévu un second registre de mémoire 240, qui mémorise chaque bit du mot de synchronisation prédéterminé dans une cellule de mémoire individuelle correspondante 240-1, 240-2,... ou 240-16. Chaque fois qu'un bit du flux binaire est transféré dans le registre à décalage 210, une comparaison bit-à-bit est effectuée entre la suite partielle des bits reçus les plus récents et le mot de synchronisation prédéterminé, comme suit. Chaque bit de la suite partielle mémorisée dans une cellule de mémoire correspondante 230-1, 230-2,..., 230-16 est délivré en parallèle à une porte XNOR (NON-OU-EXCLUSIF) respective 220-1, 220-2,... ou 220-16. De façon analogue, chacun des bits du mot de synchronisation prédéterminé mémorisé dans le registre 240 est envoyé en parallèle à partir de sa cellule de mémoire respective 250-1, 250-2, ou 250-16 à l'une correspondante des portes XNOR 220-1, 220-2,... ou 220- 16. Le résultat de chaque opération XNOR exécuté par une porte XNOR respective 220-1, 220-2,... et 220-16 est envoyé en parallèle à un circuit additionneur 260. Le circuit additionneur 260 additionne les signaux de sortie de chaque porte XNOR pour déterminer le nombre total de bits de la suite partielle, qui concordent avec des bits correspondants du mot de synchronisation prédéterminé. (Si un bit de la suite partielle concorde avec un bit correspondant du mot de synchronisation prédéterminé, la porte XNOR, qui compare ces deux bits, délivre un "1" logique. S'il n'existe aucune correspondance, la porte XNOR délivre un "0" logique). La somme est envoyée à un comparateur 270. Le comparateur reçoit également la

différence entre le nombre total possible de correspondan-

ces, moins le nombre seuil admissible de correspondances, c'est-à-dire 16-E. En outre, le comparateur reçoit également le signal corr_en à partir du circuit de commande de cadencement. S'il est validé par le signal corren, le comparateur délivre un signal de coup-au- but "1" logique si la somme est supérieure ou égale à 16-E, et un signal de

coup-au-but "0" logique si la somme est inférieure à 16-E.

Le signal de coup-au-but "1" logique indique que la suite partielle reçue concorde avec le mot de synchronisation prédéterminé, tandis que le signal de coup-au-but "0" logique indique que la suite partielle reçue ne concorde

pas avec le mot de synchronisation prédéterminé.

En référence à la figure 8, on y voit représenté

de façon plus détaillée le circuit de contrôle CRC 120.

Avant l'adressage de la structure et le fonctionnement du circuit 120, il est avantageux d'examiner la théorie du codage à redondance cyclique de base. Bien qu'une telle théorie soit bien connue, l'utilisation de la terminologie

dans la théorie CRC peut varier.

Conformément à la théorie CRC de base, un message de bits c représenté par le polynôme: m(D) = mc_1, mc-2,.-.,mO (4) est codé de manière à produire un code cyclique systématique (h,c) représenté par le polynôme x(D), avec: x(D)=mc_1, mc-2,.',mObh-c- lbh-c-2,...b (5) Comme cela est indiqué dans la relation (5), x(D) inclut le message initialement modifié m(D) suivi par des bits de parité h-c bhcl, bhc_2,. .., bo. Le polynôme x(D) est produit en utilisant le polynôme générateur prédéterminé g(D) tel qu'indiqué ci-après. On suppose que g(D) est représenté par: g(D)=l + gjD + g2D2+... +ghclDh-c-l+Dh-c (6) On notera que go et gh-c sont tous deux égaux au "1" logique. En outre, pour coder m(D), on suppose: Dh-cm(D) = a'(D)g(D) + b(D) (7) a(D) étant un polynôme quotient et b(D) un polynôme formé par la division de m(D) par g(D). Ces deux polynômes peuvent être représentés par: a'(D) = a0' + a1'D+...+acl'Dc-1 (8) et b(D)=b0+b1D+...+bhclDh-c-1 (9)

Dans le système arithmétique modulo-2, on a b(D) = -b(D).

On peut par conséquent réarranger la relation (7) comme suit: b(D)+DhCm(D)=a'(D)g(D) (10) On notera que le polynôme représenté par le membre de gauche de la relation (10) est un multiple du polynôme générateur g(D). Par conséquent x(D) peut être choisi égal au nombre de gauche de la relation (10). Le degré du reste b(D) est toujours inférieur au degré du diviseur g(D), qui est h-c. Le terme Dh- Cm(D) contient uniquement des termes, dont les exposants sont supérieurs ou égaux à h-c. Par conséquent, pour produire x(D), on met en oeuvre les étapes suivantes: (1) Multiplication du message m(D) par Dh-c, (2) Division de Dh-Cm(D) par le polynôle générateur g(D) pour produire le reste (bits de parité) b(D), et

(3) Addition de b(D) à Dh-Cm(D) pour produire x(D).

Le polynôme de bits h x(D) est transmis par l'intermédiaire d'un canal parasité et est détecté sous la forme d'un polynôme reçu à bit h y(D). Étant donné que le bruit peut avoir altéré le polynôme reçu y(D), il n'est pas certain que y(D) est identique à x(D). Pour vérifier l'intégrité d'un message contenu dans le polynôme reçu y(D), on met en oeuvre les étapes suivantes. On suppose que y(D) est un polynôme de degré h-1 ou moins comme suit: y(D)= y0+ylD+...+Yh _c lDh-C-l+yhcDh-C+ yhc+lDh C++...+yhlDh-1

(11)

(Yh-1, Yh-2, --, Yh-c) désignant des bits reçus de message et (Yh-c-1, Yh-c-2 -, y1, Y, Y2) désignant les bits de parité reçus du code reçu y(D). On définit deux polynômes y(1)(D) et y(2)(D) comme suit: y(1)(D)=Yh-c+Yh-c+lD+..-.+Yh-lDc-1 (12) y(2)(D)=y0+ylD+...+ Yh-c-lDh-C-1 (13) On note que y(1)(D) représente le polynôme du message reçu et que y(1)(D) représente le polynôme de parité reçu. Par consequent on a y(D)=Dh-cy(l)(D)+y(2)(D) (14) En divisant Dh-Cy(1)(D) par le polynôme générateur g(D), on obtient ce qui suit: Dh-cy(l)(D)=q(D)g(D)+r(D) (15)

q(D) étant un polynôme quotient et r(D) un polynôme reste.

On définit s'(D) de telle sorte que l'on a: s'(D)=r(D)+y(2)(D) (16)

Si y(D) est reçu sans erreurs, alors on a r(D)=y(2)(D).

Dans le système arithmétique modulo 2, si l'on a r(D)=y(2)(D), alors la somme de r(D) et de y(2)(D) doit être nulle. C'est-à-dire que pour y(D)=y(2)(D), chaque

coefficient s'0, s'l,... de s'(D) est égal au "0" logique.

Si le canal introduit des erreurs dans y(D), alors r(D) n'est pas égal à y(2)(D) et au moins un bit de s'(D) est

non nul.

On notera que g(D), h et c sont prédéterminés et sont disponibles pour l'exécution du contrôle de redondance cyclique. C'est pourquoi, on peut contrôler y(D) en exécutant les étapes suivantes: (1)_ Réception de y(D) et subdivision de y(D) en le polynôme de message reçu y(1)(D) et le polynôme du bit de parité reçu y(2)(D), (2) Multiplication du polynôme de message reçu y(1)(D) par Dh-c (3) Division du produit Dh-Cy(1)(D) par le polynôme générateur g(D) pour produire un polynôme reste r(D), (4) Addition de r(D) au polynôme de parité reçu y(2)(D) pour l'obtention de s'(D) et (5) Détermine que le polynôme reçu y(D) contient une erreur si s'(D) contient des coefficients non nuls et que le polynôme reçu y(D) ne présente pas d'erreurs,

s'(D) contient uniquement des coefficients nuls.

Ce processus peut être simplifié de façon supplémentaire.

On suppose que a(D) désigne le polynôme quotient et que s(D) désigne le polynôme reste obtenu lors de la division du polynôme reçu y(D) par le polynôme générateur g(D). On a alors y(D)=a(D)g(D)+s(D) (17) Ici le polynôme reste s(D) est également désigné comme étant le polynôme syndrome. A partir de la relation (15) on obtient: Dh-cy(l)(D)=q(D)g(D)+r(D) (15) En ajoutant y(2)(D) aux deux membres de la relation (15), on obtient: Dh-Cy(1)(D)+ y(2)(D)=q(D)g(D)+r(D)+y(2)(D) (18) On notera que le membre de gauche de la relation (18) est égal à y(D). A partir de la relation (16), on sait que l'on a: s'(D)=r(D)+y(2)(D) (16) En examinant les relations (16) et (18), on peut en conclure que s'(D) est le reste obtenu lorsque y(D) est divisé par g(D). Cependant, comme pour la relation (17), ce reste est s(D). Par conséquent, s'(D) doit être égal à s(D), étant donné que le reste de y(D) divisé par g(D) est unique. Par conséquent, on peut en conclure que le polynôme reste (syndrome) s(D) produit par division de y(D) par le polynôme générateur g(D) est également la somme du polynôme reste r(D) et du polynôme de parité y(2)(D). Par conséquent, n peut exécuter un contrôle de redondance cyclique sur un polynôme reçu y(D) en exécutant les étapes simplifiées suivantes: (1) Réception de y(D), (2) Division du polynôme reçu y(D) par le polynôme générateur g(D) pour produire le polynôme syndrôme s(D), et (3) Détermination du fait que le polynôme reçu y(D) est erroné si le polynômesyndrôme s(D) contient des coefficients non nuls, et détermination du fait que le polynôme reçu y(D) ne comporte pas d'erreurs, si

chaque coefficient du polynôme syndrome (D) est nul.

Le circuit de contrôle CRC 120 exécute le contrôle CRC applique mentionné précédemment sur les seconde et troisième suites partielles introduites. Le polynôme reçu y(D) et la combinaison de la seconde suite partielle et de la troisième suite partielle, le polynôme de message reçu y(1)(D) étant la seconde suite, et le polynôme de parité reçu y(2)(D) étant la troisième suite partielle. Comme indiqué précédemment, il n'existe aucune certitude que les bits S ont été détectés initialement. Par conséquent, des seconde et troisième suites partielles quelconques, qui peuvent être ou non les bits A et les bits A-CRC (c'est-à-dire un polynôme quelconque z(D) qui peut être ou non y(D)) sont transférés au circuit de contrôle CRC 120. Par exemple, le "polynôme de message" y(1)(D) ou la seconde suite partielle possède c=48 bits, le "polynôme de parité" y(2)(D) ou la troisième suite partielle possède h-c = 16 bits, et la combinaison des deux suites partielles ou le polynôme reçu z(D) possède h=64 bits. Le circuit de contrôle CRC 120 exécute la division z(D)/g(D) pour produire un polynôme syndrome s(D), alors que g(D), h et c sont des paramètres prédéterminés de codes de redondance cycliques. Le polynôme de syndrome s(D) est ensuite examiné afin de déterminer s'il contient uniquement des coefficients nuls ou s'il contient au moins des coefficients non nuls. Si le syndrome s(D) contient uniquement des coefficients nuls, alors les seconde et troisième suites partielles sont supposées être

respectivement les bits A et les bits A-CRC.

Les bits du flux binaire introduits (polynôme z(D) reçus) sont transférés dans une suite de portes XOR (OU-EXCLUSIF) alternées 310-1, 310-2,... 310-(h-c) et des circuits de retardement 320-1, 320-2, 320-(h- c) produisant des retards d'un signal d'horloge de 1 bit. C'est-à-dire que chaque bit reçu est envoyé à la porte XOR 310-1 et que le signal de sortie de la porte XOR 310-1 est mémorisé dans le circuit de retardement 320-1. Simultanément, la valeur précédemment mémorisée dans le circuit de retardement 320-1 est envoyée à la porte XOR 310-2, et le signal de sortie de la porte XOR 310-2 est mémorisé dans le circuit de retardement 320-2, etc. Le signal de sortie du circuit de retardement 320-(h-c) est envoyé à un trajet de réaction 335 par l'intermédiaire d'un circuit de porte 330. Le rôle du circuit de porte 330 est de commander le cadencement de la capacité de connexion du trajet de réaction 335. En particulier, le circuit de porte 330 est commuté dans la position ouverte avant que les h-c bits avant du polynôme reçu z(D) ne pénètrent dans la suite de circuits de retardement 320-1 à 320-(h-c) afin d'empêcher que des bits de bourrage ne soient transférés dans le trajet de réaction 335. Lorsque le bit avant ou (h-c)- ème bit du polynôme reçu z(D) atteint le circuit de retardement 310-(h-c), le circuit de porte 330 est commuté dans la position fermée, de sorte que les bits situés dans la suite de circuits de retardement 320-1 à 320-(h-c) peuvent être transférés au

moyen du trajet de réaction 335.

La valeur du circuit de retardement 320-(h-c), qui est délivrée par l'intermédiaire du circuit de porte 330, est envoyée directement au signal d'entrée à la porte XOR 310-1 par l'intermédiaire du trajet de réaction 335. La valeur du circuit de retardement 320-(h-c) est également

envoyée par l'intermédiaire du trajet de réaction 335 à h-

c-1 circuits de production de coefficients 340-1, 340-2, 340-(h-c-1). Chacun des circuits de production de coefficients 340-1, 340- 2,..., 340-(h-c-1) produit un coefficient du polynôme générateur g(D). Étant donné que chacun des coefficients produits est un bit "0" logique ou

un bit "1" logique, chaque circuit de production de coeffi-

cient 340-1 à 340-(h-c-1) peut être réalisé simplement sous la forme d'une connexion fermée de circuits (pour un bit "1" logique) ou un circuit ouvert (pour un bit "0" logique). La valeur délivrée par chaque circuit générateur de coefficients 340-1, 340-2, 340-(h-c-1) est envoyée en

tant que second signal d'entrée à l'une des portes XOR 310-

2, 310-3,... ou 310-(h-c), le signal de sortie du circuit générateur de coefficients 340-1 étant envoyé à la partie XOR 310-2, le signal de sortie du circuit générateur de coefficients 340-2 étant envoyé à la porte XOR 310-3, etc. De cette manière, les portes XOR 310-1, 310-2,..., 310-(h-c), les circuits de retardement 320-1, 320-2,..., 320(h-c) et les circuits générateurs de coefficients 340-1, 340-2,..., 340-(h-c) divisent un flux binaire introduit comprenant la seconde suite partielle, suivie par la troisième suite partielle (représentée par le premier nombre z(D)) par le polynôme générateur g(D) pour produire le polynôme de syndrome s(D). En fonctionnement, lorsque le

(premier) bit avant de la seconde suite partielle (c'est-à-

dire le bit avant du polynôme reçu z(D)) atteint l'élément de retardement 320(h-c), la porte 330 est commutée dans la

position fermée, ce qui valide la boucle de réaction 335.

Tous les bits des seconde et troisième suites partielles (c'est-à- dire tous les bits du polynôme reçu z(D)) sont par conséquent transférés au moyen du trajet de réaction 335, qui produit le syndrome s(D). Après le résultat de la combinaison OU-EXCLUSIF du (dernier) bit arrière de la troisième suite partielle (c'est-à-dire du polynôme reçu z(D)) et du bit délivré par l'élément de retardement 330-(h-c), la suite de circuits de retardement 320-1 et 320-(h-c) contient le polynôme de syndrome s(D). Comme indiqué précédemment, si la troisième suite partielle est formée par les bits A-CRC et que la seconde suite partielle est formée par les bits A, on a alors z(D) = y(D). S'il en est ainsi, alors la seconde suite partielle est un message reçu, c'est-à- dire les bits A, et la troisième suite partielle est un mot de parité de code de redondance cyclique reçu, qui a été initialement produit en utilisant le polynôme générateur g(D), c'est-à-dire les bits A-CRC. Si la condition précédente z(D) = y(D) est vraie et si le polynôme reçu y(D) ne comporte aucune erreur, alors s(D) contient uniquement des coefficients nuls. C'est pourquoi, si les deux conditions indiquées précédemment sont vraies, alors chaque circuit de retardement 320-1, 320-(h-c)

mémorise un "0" logique.

Les coefficients du polynôme syndrome s(D) sont délivrés à une porte OU d'entrée h-c 350. La porte OU 350 reçoit également le signal crcen délivré par le circuit de commande de cadencement 140 (figure 5). En réponse à un circuit crc en approprié, la porte OU 350 réalise la combinaison OU logique de tous ces signaux d'entrée et délivre le signal de sortie err_rpt. La porte OU 350 délivre un signal errrpt approprié indiquant si les seconde et troisième suites partielles sont ou non une suite de messages, c'est-à-dire les bits A, et respectivement le mot de parité de code de redondance cyclique pour cette suite de messages, c'est-à-dire les bits A-CRC. Comme indiqué précédemment, si les seconde et troisième suites partielles introduites (le polynôme z(D)) contient un polynôme de message y(1)(D) et un polynôme de parité y(2)(D) produits en utilisant un polynôme générateur déterminé g(D), et si z(D) ne comporte aucune erreur, alors la porte OU 350 délivre un "0" logique. Si l'une ou l'autre de ces conditions n'est pas vraie, alors la porte OU 350 produit un "1" logique. Si la porte OU 350 produit un "0" logique, alors la seconde suite partielle reçue est supposée être formée par les bits A, et la troisième suite

partielle reçue est supposée être formée par les bits A-

CRC. La porte OU 350 peut être utilisée en liaison avec un autre circuit (non représenté) pour produire le signal err_gate, qui fournit une information de cadencement nécessaire destinée à être envoyée au circuit de décision 130. Par conséquent, il est prévu un système et un procédé, qui peuvent identifier très rapidement les limites de trames. Dans le scénario du meilleur cas (aucun raté et aucune fausse alarme), il suffit d'identifier un seul mot de synchronisation dans un seul créneau temporel. Ce mot de synchronisation peut être vérifié pendant ce même créneau temporel. Par conséquent, une cadence de trame peut être acquise en un intervalle de temps aussi faible qu'un seul

* créneau temporel. Ceci est possible étant donné que l'iden-

tification du mot de synchronisation potentiel (première suite partielle) d'un créneau temporel peut être vérifiée en utilisant uniquement une information dans le même

créneau temporel (seconde et troisième suites partielles).

En résumé, il est prévu un système et un procédé d'acquisi-

tion du cadencement de trames. Le système comprend un corrélateur servant à comparer une première suite partielle de bits de longueur fixe d'un flux binaire reçu à un mot de synchronisation prédéterminé. Un circuit de contrôle CRC est également prévu pour la réception de seconde et troisième suites partielles de longueur fixe du flux binaire introduit, séparées de la première suite partielle par des décalages fixes prédéterminés. En réponse au fait que le corrélateur établit que la première suite partielle

de bits de longueur fixe concorde avec le mot de synchroni-

sation prédéterminé, le circuit de contrôle CRC détermine si la troisième suite partielle est un mot de parité de code de redondance cyclique formé à partir de la seconde suite partielle. Un seul bit de décision est également prévu pour identifier des limites d'une trame du flux binaire reçu en réponse au fait que le circuit de contrôle CRC établit que la troisième suite partielle st un mot de parité de code de redondance cyclique formé à partir de la seconde suite de bits. Le système et le procédé selon la présente invention sont à même d'identifier des limites de trames après avoir identifié un mot de synchronisation uniquement dans un seul créneau. En outre, uniquement, le système et le procédé peuvent être utilisé dans un système PDMA, dans lequel des bits ne sont pas nécessairement transmis dans chaque position binaire du flux binaire, et dans lequel les mots de synchronisation et le code de redondance cyclique sont assemblés dans des salves plutôt

que répartis dans les positions binaires de la trame.

Enfin, on a décrit précédemment l'invention en

référence à des formes de réalisation spécifiques.

Cependant, ceci n'a été fait qu'à titre illustratif. Des spécialistes ordinaires de la technique peuvent mettre au point de nombreuses autres formes de réalisation sans pour

autant sortir du cadre de l'invention.

Claims

REVENDICATIONS

1. Procédé d'acquisition de trames, caractérisé en ce qu'il comprend les étapes consistant à: comparer une première suite partielle de bits de longueur fixe d'un flux binaire reçu, à un mot de synchro- nisation prédéterminé, en réponse à la mise en correspondance de ladite première suite partielle de bits de longueur fixe avec ledit mot de synchronisation prédéterminé, déterminer si une troisième suite de bits de longueur fixe dudit flux binaire est un mot de parité de code de redondance cyclique formé à partir d'une seconde suite partielle de bits de longueur fixe dudit flux binaire, et identifier des limites de trames dudit flux binaire reçu en réponse à la détermination du fait que ladite troisième suite de bits de longueur fixe est un mot de parité de contrôle de redondance cyclique de ladite

seconde suite de bits de longueur fixe.

2. Procédé selon la revendication 1, caractérisé

en ce que ledit flux binaire contient des positions binai-

res vides, pendant la durée desquelles aucun bit n'est reçu.

3. Procédé selon la revendication 1, caractérisé en ce que ladite trame comprend une pluralité de créneaux temporels (31-0...31-23), et que lesdites première, seconde et troisième suites sont contenues dans un seul desdits

créneaux temporels de ladite trame.

4. Procédé selon la revendication 3, caractérisé

en ce que lesdits limites identifiées d'une trame compren-

nent une limite de créneau située à l'intérieur dudit flux

binaire, en étant séparée de la première suite par un déca-

lage prédéterminé.

5. Procédé selon la revendication 4, caractérisé en ce que ladite limite de créneau est une limite arrière d'un créneau contenant lesdites première, seconde et

troisième suites.

6. Procédé selon la revendication 1, caractérisé en ce que lesdites seconde et troisième suites de longueur fixe sont situées à l'intérieur dudit flux binaire en étant séparées de ladite première suite par des décalages

prédéterminés fixes respectifs.

7. Procédé selon la revendication 1, caractérisé en ce que ladite étape de détermination comprend en outre une étape consistant à produire un syndrome de code de redondance cyclique à partir desdites première et seconde

suites de bits de longueur fixe.

8. Procédé selon la revendication 7, selon lequel ladite étape de détermination comprend en outre l'étape consistant à établir que ladite troisième suite de bits de longueur fixe est un mot de parité de code de redondance cyclique formé à partir de ladite seconde suite de longueur fixe, si chaque coefficient dudit syndrome de code de

redondance cyclique produit est nul.

9. Système d'acquisition d'un cadencement de trames dans un récepteur à accès multiple par répartition dans le temps, caractérisé en ce qu'il comporte: un corrélateur (110) pour comparer une première suite de bits de longueur fixe d'un flux binaire reçu à un mot.de synchronisation prédéterminé, un circuit de contrôle de redondance cyclique (120) qui, en réponse au fait que ledit corrélateur (110) détermine que ladite première suite de bits de longueur

fixe concorde avec ledit mot de synchronisation prédétermi-

né, détermine si une troisième suite de bits de longueur fixe dudit flux binaire est un mot de parité de code de redondance cyclique formé à partir d'une seconde suite de bits de longueur fixe dudit flux binaire, et un circuit de décision (130) pour identifier des limites d'une trame dudit flux binaire reçu en réponse à la détermination, par ledit circuit de contrôle de redondance cyclique (120), du fait que ladite troisième suite de bits de longueur fixe est un mot de parité de contrôle de redondance cyclique de ladite seconde suite de bits de

longueur fixe.

10. Système selon la revendication 9, caractérisé en ce qu'il comporte en outre un générateur de cadencement pour recevoir un signal dudit corrélateur (110) indiquant que ladite première suite de bits de longueur fixe concorde avec ledit mot de synchronisation prédéterminé, et envoyer un signal de validation audit circuit de contrôle de redondance cyclique (120) pour valider ce circuit pour déterminer si la troisième suite de bits de longueur fixe dudit flux binaire est un mot de parité de code de redondance cyclique formé à partir de ladite seconde suite

de bits de longueur fixe dudit flux binaire.