DE19520046A1 - Planare, ionenimplantierte GaAs-MESFETs mit verbesserter Durchbrenneigenschaft bei offenem Kanal - Google Patents

Planare, ionenimplantierte GaAs-MESFETs mit verbesserter Durchbrenneigenschaft bei offenem Kanal

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DE19520046A1
DE19520046A1 DE19520046A DE19520046A DE19520046A1 DE 19520046 A1 DE19520046 A1 DE 19520046A1 DE 19520046 A DE19520046 A DE 19520046A DE 19520046 A DE19520046 A DE 19520046A DE 19520046 A1 DE19520046 A1 DE 19520046A1
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    • H01L29/0891Source or drain regions of field-effect devices of field-effect transistors with Schottky gate

Description

Die Erfindung betrifft ein verbessertes Feldeffekttransistor-(FET-)Bau­ element und seine Herstellung. Genauer gesagt, betrifft die Erfindung einen FET mit wesentlich verbesserter Durchbrenneigenschaft, welcher sich einfach herstellen läßt.
GaAs-MESFETs (MEtal-Semiconductor Field Effect Transistors) haben sich als Mikrowellen-Leistungsbauelemente bei mittleren Leistungspegeln etabliert. Der Betrag der Ausgangsleistung, der von einem gegebenen Bauelement erzeugt werden kann, bestimmt sich durch das Produkt des maximalen Stroms, den das Bauelement zu führen imstande ist, und der maximalen Spannung, die das Bauelement zwischen Drain und Source tolerieren kann, ohne durchzubrennen. Aufgrund anderer Erwägungen wie ohm′scher Verluste in dem Bauelement und dem Schaltkreis, die proportional zum Quadrat des Bauelementstroms sind, ist es interessant, größere Versorgungsspannungen bei geringerer Stromstärke zur Erzie­ lung eines gegebenen Spannungspegels zu verwenden. Allerdings muß die Versorgungsspannung tief genug liegen, damit die maximale Span­ nung an den Drain- und Sourceelektroden des Bauelements um einen akzeptierbaren Grenzwert geringer ist als die Durchbrennspannung des Bauelements.
Bei einer typischen Leistungs-Anwendung arbeitet das aktive Bauelement mit einer "Lastlinie", was bedeutet, daß die maximale an dem Bauele­ ment auftretende Spannung abnimmt, wenn der Strom durch das Bauele­ ment zunimmt. Daraus läßt sich folgern, daß ein Bauelement mit einer niedrigeren Durchbrennspannung bei offenem Kanal (starkem Strom) im Vergleich zu dem abgeschnürten Zustand (niedriger Strom) akzeptierbar ist. Allerdings ist ein Bauelement mit einer hohen Durchbrennspannung bei sämtlichen Stromstärken wünschenswert, so daß vorübergehende Einschwingvorgänge oder Fehlanpassungs-Bedingungen das Bauelement nicht zum Ausfall bringen. Wenn z. B. die Eingangs- und Ausgangs­ impedanz-Anpaßstrukturen eines GaAs-FET-Verstärkers empirisch so abgestimmt werden, daß die Verstärkerleistung optimiert wird, kommt es häufig zu starken Fehlanpassungen in den Lastimpedanzen. Bei einer starken Fehlanpassung wird die von dem FET erzeugte Mikrowellenlei­ stung nicht an die Last geliefert, sondern statt dessen fließt durch den FET ein starker Strom. Starke Fehlanpassungen erfolgen auch dann, wenn andere Bauelemente oder Lötverbindungen in einer Verstärker­ schaltung ausfallen, was zu einem Zustand starken Stromflusses führt. Abnormale Bedingungen hoher Spannung und starken Stroms können sich auch durch Schaltstöße an induktiven Lasten ergeben. Somit war die Erreichung des Ziels einer hohen Durchbrennspannung für sämtliche Spannungswerte ein Faktor, der die Entwicklung von GaAs-MESFETs in der Vergangenheit leitete.
Frühere GaAs-MESFETs waren "planare" Bauelemente, was bedeutet, daß sämtliche drei der Bauelementelektroden - Source, Gate und Drain - auf einer Oberfläche des GaAs-Materials ausgebildet waren. Diese Bau­ elemente konnten mit Hilfe eines relativ einfachen Fertigungsprozesses hergestellt werden, der aufgrund seiner geringen Kosten und einfachen Handhabbarkeit attraktiv war. In der Mitte der 1970iger Jahre wurde herausgefunden, daß die Hinzufügung von eingelagerten n⁺-Source- und Drainkontaktzonen zu einem derartigen planaren Bauelement die Dran- Source-Durchbrennspannung des Bauelements heraufsetzen und parasi­ täre Widerstände des Bauelements verringern konnte. Im Anschluß daran wurde herausgefunden, daß derartige Bauelemente an einer schwerwie­ genden Beschränkung litten: die Drain-Durchbrennspannung war im Zustand offenen Kanals wesentlich geringer als bei abgeschnürtem Bau­ element. Fig. 3 zeigt eine Querschnittansicht eines derartigen, zum Stand der Technik gehörigen planaren MESFET mit eingelagerten n⁺- Zonen unterhalb seiner Source- und Drainelektroden. Bezugszeichen 12 bezeichnet die Kanalzone, das ist die Zone, von der von Beginn an angenommen wurde, daß dort der Lawinendurchbruch stattfindet. Die mit dem Bezugszeichen 13 bezeichnete Zone, d. h. diejenige Zone innerhalb der Subkanalzone 14, die an die n⁺-Zone angrenzt und sich unterhalb der Kanalzone 12 befindet, ist eine weitere mögliche Stelle für einen Lawinendurchbruch.
Die US-A-4,956,308 offenbart ein Verfahren zum Herstellen von selbst­ ausgerichteten Feldeffekttransistoren mit asymmetrischen Strukturen, im Gegensatz zur Ausbildung symmetrischer Drain- und Source-n⁺-Zonen auf den beiden Seiten der Gateelektrode. Der Einschluß dieser asym­ metrischen Struktur führte zu einem geringeren parasitären Sourcewider­ stand, ohne weitere kritische Bauelementparameter abträglich zu beein­ flussen. Allerdings führt diese Methode nicht zu einer verbesserten Durchbrennleistung bei offenem Kanal, es wird lediglich die Durch­ brennleistung im abgeschnürten Zustand verbessert.
Weitere Verbesserungen des Durchbrennens in der Nähe des Ein­ schnürzustands wurden dadurch erhalten, daß das Gate am Boden einer in der GaAs-Kanalzone ausgeätzten Wanne oder Ausnehmung gebildet wurde, wobei letztere die gleichen Seitenabmessungen besaß wie das Gate. Allerdings wurde das Durchbrennen bei offenem Kanal durch diese Variante nicht stark beeinflußt. Dann wurde festgestellt, daß sich die Durchbrennspannung bei offenem Kanal verbessern ließ, wenn man eine breite Ausnehmung (breiter als das Gate, siehe Fig. 2) verwendete.
Die meisten modernen GaAs-Leistungs-MESFETs sind dem in Fig. 2 dargestellten Aufbau ähnlich. Die Gate-Ausnehmung (oder mehrere Gate-Ausnehmungen) führen zu einem sehr guten Durchbrennverhalten, allerdings läßt sich dieses Bauelement mit ausgenommenem Gate nicht einfach als planares Bauelement fertigen. Andererseits haben konventio­ nelle planare Bauelemente des in Fig. 1 dargestellten Typs, die aus fertigungstechnischen Gesichtspunkten erstrebenswert sind, unerwünschte Durchbrenneigenschaften bei offenem Kanal.
Es ist daher ein Ziel der vorliegenden Erfindung, einen Feldeffekttran­ sistor anzugeben, der die Nachteile des Standes der Technik vermeidet, und es ist spezielles Ziel der Erfindung, einen verbesserten planaren MESFET mit wesentlich verbessertem Durchbrennverhalten bei offenem Kanal anzugeben, wobei die Vorteile der Fertigung eines planaren Bau­ elements erhalten bleiben sollen.
Durch die vorliegende Erfindung soll ferner eine Bauelementstruktur geschaffen werden, in der eine ausgewählte dotierte Schutzzone zwischen der n⁺-Drainzone und dem Rest des Bauelements vorhanden ist.
Durch die vorliegende Erfindung soll auch ein Verfahren zum Herstellen von Feldeffekttransistoren geschaffen werden, bei denen die Durchbrenn­ spannung bei offenem Kanal erhöht ist, ohne daß dies einen abträglichen Einfluß auf die Mikrowellen-Leistungsmerkmale des Bauelements hat.
Ein verbesserter, im wesentlichen planarer und einfach herzustellender Feldeffekttransistor enthält eine Schutzzone in der Nähe einer Drain­ zone, die es ermöglicht, die Durchbruchspannung des FET im Zustand offenen Kanals signifikant zu erhöhen, ohne die anderen Leistungs- Merkmale des Bauelements abträglich zu beeinflussen.
Die Schutzzone kann eine Ladungsträgerkonzentration aufweisen, die zwischen den Ladungsträgerkonzentrationen der Drainzone und einer Subkanalzone liegt. Ein Substrat aus beispielsweise GaAs beinhaltet eine Subkanalzone, und auf der Subkanalzone befindet sich eine Kanalzone. Die Drainzone und eine Sourcezone, beide vorzugsweise n-leitend, befinden sich an den jeweiligen Seiten des Kanals. Im wesentlichen planare Source-, Drain- und Gateelektroden befinden sich auf der Source-, Drain- bzw. der Kanalzone.
Ein Fertigungsverfahren für einen FET mit verbesserten Durchbrenn­ eigenschaften umfaßt folgende Schritte: Ausbilden einer Kanalzone mit einer ersten aktiven Ladungsträgerkonzentration auf einer Subkanalzone in einem Substrat; Ausbilden einer Gateelektrode auf der Kanalzone; Schaffen einer ersten Implantierungsmaske, die sich in seitlicher Rich­ tung über die Kanalzone erstreckt und in sich Source- und Drain- Implantieröffnungen aufweist; Einbringen von Fremdstoffen einer zweiten aktiven Ladungsträgerkonzentration in das Substrat über die Source- und Drainöffnungen, um dotierte Source- und Drainzonen zu bilden; Bereitstellen einer zweiten Implantierungsmaske mit einer dritten Öffnung über dem Substrat, wobei ein Teil der Drainzone und/oder ein Teil der Kanalzone innerhalb der dritten Öffnung freiliegen; Einbringen von Fremdstoffen einer dritten aktiven Ladungsträgerkonzentration über die dritte Öffnung, um eine Schutzzone zu bilden, wobei die Schutzzone verbesserte Durchbrenneigenschaften des FETs liefert; Ausbilden jewei­ liger Source- und Drainelektroden über den Source- und Drainzonen, so daß die Source-, Drain- und Gateelektroden im wesentlichen planar sind.
Die Fertigungsschritte lassen sich in der Weise variieren, daß die Schutzzone vor der Ausbildung der Gateelektrode dotiert wird. Alterna­ tiv kann die Schutzzone zwischen der Gate-Definition und den Dotier­ schritten für die Drain-/Source-Zone dotiert werden.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Querschnittansicht der bevorzugten Ausführungsform eines verbesserten planaren FETs gemäß der Erfindung;
Fig. 2A einen Verarbeitungsschritt bei der Fertigung eines FET gemäß der Erfindung;
Fig. 2B einen zusätzlichen Verarbeitungsschritt bei der Fertigung eines erfindungsgemäßen FETs; und
Fig. 2C eine Querschnittansicht eines fertigen erfindungsgemäßen FETs.
Fig. 3 eine Querschnittansicht eines zum Stand der Technik gehörigen planaren FET-Bauelements;
Fig. 4 eine Querschnittansicht eines weiteren zum Stand der Technik gehörigen FET-Bauelements mit ausgenommenem Gate.
Um das grundlegende Konzept der Erfindung zu verdeutlichen, sei erneut auf das in Fig. 3 dargestellte herkömmliche planare Bauelement Bezug genommen. In der stromführenden Kanalzone 12 wird eine Zone eines starken elektrischen Feldes induziert, wenn eine starke Drain- Source-Vorspannung angelegt wird und der Kanal offengelassen wird, d. h. mit externen Schaltungselementen und unter solchen Bedingungen konfiguriert ist, daß ein starker Strom von dem Drain zu der Source fließt. Unter diesen Bedingungen des offenen Kanals ist das starke elek­ trische Feld eine Ursache für einen Lawinendurchbruch in der Kanal­ zone 12. Ein weiteres starkes elektrisches Feld, im Zustand offenen Kanals in dem Bereich 13 induziert, der an die n⁺-Drainzone 15 und die Subkanalzone 14 unterhalb der Kanalzone 12 angrenzt, ist eine Ursache für einen Lawinendurchbruch in dem Bereich 13.
Um das Problem des Lawinendurchbruchs im Zustand des offenen Kanals zu lösen, wobei es sich um das Ziel der vorliegenden Erfindung handelt, kann man in Erwägung ziehen, den Kanal 12 derart zu modifi­ zieren, daß dort die starken Felder reduziert oder sich verjüngend gestal­ tet werden. Da aber der Kanal 12 der stromführende Kanal ist, wären derartige Modifizierungen schwierig, ohne die weiteren kritischen Bau­ elementparameter wie z. B. Steilheit und Strom-Linearität, abträglich zu beeinflussen. Andererseits würde ein Modifizieren der Zone 13 den Lawinendurchbruch bei offenem Kanal mit minimalem Effekt auf die übrigen kritischen Parameter verringern.
In einem typischen planaren Bauelement existiert ein starker Unterschied der Dotierung zwischen der n⁺-Drainzone 15 und der Subkanalzone 14. Häufig besteht die Subkanalzone 14 aus undotiertem GaAs-Material. Gelegentlich wird der Subkanal 14 gezielt p-dotiert, um das Ein­ schnürverhalten zu verbessern, wodurch ein pn-Übergang zwischen den Zonen 15 und 14 mit einer starken Differenz in der Nettodotierung gebildet wird. In diesem Fall ist der Dotierungsgradient zwischen den Bereichen 13 und 15 sehr hoch, und es erfolgt ein Durchbruch bei einer relativ geringen Spannung an dem n⁺-Subkanal-Übergang.
Die vorliegende Erfindung schafft eine Lösung des Durchbruchproblems aus dem Stand der Technik durch Einfügen einer mittelstark dotierten Schutzzone zwischen die n⁺- und die Subkanalzone. Der Fremdstoff­ gradient wird dadurch verringert, und es ist eine größere Spannung erforderlich, damit der kritische Wert des elektrischen Feldes erreicht wird, bei dem ein Durchbruch stattfindet.
Eine Querschnittansicht der bevorzugten Ausführungsform der Erfindung ist in Fig. 1 gezeigt. Ein FET 30, bei dem es sich um einen auf einem Substrat 29 aus beispielsweise GaAs ausgebildeten MESFET handeln kann, verwendet eine Schutzzone 18 zwischen einer n⁺-Drainzone 19 und dem Rest des Bauelements. Ein ohm′scher Kontakt 25, der die Sourceelektrode bildet, befindet sich oberhalb einer n⁺-Sourcezone 24. Die Gateelektrode wird aus einem Schottkykontakt 26 gebildet, der sich oberhalb eines stromführenden Kanals 22 befindet, der vorzugsweise n­ leitend dotiert ist. Ein ohm′scher Kontakt 27 bildet die Drainelektrode. Wie in Fig. 3 gezeigt ist, ist die Gateelektrode 26 in Richtung der Sourceelektrode 25 versetzt. Das Anordnen der Elektroden auf diese asymmetrische Weise ist eine Frage des Entwurfs, wie es im Stand der Technik bekannt ist. Diese Konfiguration wird gegenüber einem FET mit selbstausgerichtetem Gate symmetrischer Struktur, bei der die n⁺- Zonen auf jeder Seite der Gateelektrode symmetrisch sind, bevorzugt. Der asymmetrische Aufbau hat den Vorteil, daß der parasitäre Source­ widerstand verringert wird ohne abträgliche Effekte auf die Gate-Drain- Durchbruchspannung, die Gate-Drain-Kapazität und den Ausgangswider­ stand, die unweigerlich mit einem hohen Dotierungspegel auf der Drain- Seite dem Gates einhergehen.
Zwischen dem Kanal 22 und der Schutzzone 18 ist eine Überlappungs­ zone 21 gebildet. Wie im folgenden noch beschrieben wird, hat diese Überlappungszone 21 vorzugsweise eine Dotierstoffkonzentration in der Nähe der Dotierstoffkonzentration des Rests vom Kanal 22, und deshalb kann man die Zone 21 als Teil des Kanals 22 anstatt als Teil der Schutz­ zone 18 betrachten. Ein Subkanal 23, der aus GaAs-Material besteht, ist entweder undotiert oder p-dotiert, abhängig von den objektiven Leistungskennwerten des Entwurfs.
Die Schutzzone 18 hat typischerweise eine n⁻- oder schwache n-Fremd­ stoffkonzentration. Die Schutzzone 18 hat eine Breite W1, die sich von einer Seitenfläche der n⁺-Drainzone 19 aus erstreckt, und eine Tiefe d2, gemessen von der Oberfläche 28 des FET 30 aus. Die bevorzugte Aus­ führungsform nach Fig. 1 zeigt die Schutzzone mit einer L-Form, die einen Bereich mit einer Breite W1 neben einer Seitenfläche 26 der Drainzone 19 und einen Bereich benachbart zu der Bodenfläche 37 der Drainzone 19 belegt. Die Breite W2 der Schutzzone 18 unterhalb der Drainzone 19 erstreckt sich bis hin zu der anderen Seite der Zone 19. Alternativ läßt sich W2 reduzieren bei gleichbleibendem Wert von W1, in welchem Fall die Schutzzone an einem Punkt unterhalb der Zone 19, etwa in der Nähe ihrer Mitte oder in der Nähe der Fläche 36, endet. Damit läßt sich das Dotierungsprofil der Schutzzone 18 zusammen mit den Abmessungen W1, W2 und d2 variieren, um eine spezielle objektive Durchbruchspannung zu erreichen. Die Dotierstoffkonzentrationen der Subkanalzone 23, der n⁺-Zone 19 und der Kanalzone 22 sind ebenfalls Variablen, die von Bedeutung sind bei der Erlangung eines akzeptier­ baren Schutzzonen-Dotierungsgradienten und einer akzeptierbaren Durchbruchspannung. Beispielsweise kann man eine akzeptierbare Kom­ bination von Ladungsträgerkonzentrationen gemäß nachstehender Tabelle 1 verwenden. Ein FET mit Dotierungsprofilen, die in die dargestellten Bereiche fallen, und mit einem Wert von Idss von etwa 300 mA/mm läßt sich so entwerfen, daß er einer Drain-Source-Offenkanal-Spannung von etwa 25 V widersteht. Von Bedeutung ist, daß der gleiche FET ohne die Schutzzone eine Durchbruchspannung von etwa 13 V hätte, also um einen Faktor von 2 niedriger.
TABELLE 1
Die Fertigung eines verbesserten erfindungsgemäßen FET läßt sich auf vielfältige Weise durchführen, wobei auf bekannte Methoden zurück­ gegriffen wird. Fig. 2(A-C) zeigen einen solchen Fertigungsprozeß. Wie in Fig. 2A gezeigt ist, wird mit einem GaAs-Substrat 60 begonnen, und mit Hilfe bekannter Prozesse werden eine dotierte aktive Kanalzone 22, eine Subkanalzone 23, eine Gatestruktur 43 und selektiv dotierte Source- und Drain-n⁺-Zonen 24 und 19 ausgebildet (vgl. z. B. die US-A- 4,956,308). Die dotierte aktive Kanalzone 22 wird mit Hilfe eines geeigneten Dotierverfahrens gebildet, beispielsweise mit Hilfe von Ionenimplantation oder Epitaxie aus der Dampfphase. Die Gate-Metalli­ sierung wird in die Gateelektrodenstruktur 43 des Bauelements als Muster eingebracht. Die bevorzugte Methode zur Ausbildung des Gates besteht darin, eine (nicht gezeigte) Metall-Ätzmaske durch Aufdampfen und Abheben auszubilden. Ein bevorzugtes Ätzmaskenmaterial ist Nickel, obschon sich für diesen Zweck auch Aluminium eignet. Über­ schüssiges Gatemetall wird durch reaktives Ionenätzen oder Plasmaätzen entfernt, so daß unterhalb der Ätzmaske nur Gatemetall stehenbleibt.
Dann werden die n⁺-Drain-Zone 19 und die n⁺-Source-Zone 24 dotiert, indem zunächst ein Fotoresist oder ein anderes geeignetes Maskiermate­ rial aufgebracht und mit einem Muster versehen wird, um eine Implan­ tiermaske 44 zu erhalten, die sich über die Kanalzone 22 in seitlicher Richtung erstreckt. Die Implantiermaske 44 wird derart mit einem Muster versehen, daß Source- und Drain-Implantieröffnungen 55 und 57 gebildet werden, durch die hindurch Dotierionen in das GaAs-Substrat 60 hineinimplantiert oder diffundiert werden, um die Source- und Drain­ zonen 24 bzw. 19 auszubilden. Fig. 2A zeigt eine Sourcezone 24, die präzise durch Selbstausrichtung mit dem Gate 23 gebildet ist, wobei das Gate 23 als Maske für die dotierten Ionen dient, welche die Zone 24 dotieren. Indem die Implantiermaske 44 nur die seitliche Kante 48 des Gates 43 und nicht die Seitenkante 47 abdeckt, beginnt die n⁺-Source­ zone 24 an der ersten seitlichen Kante 47 der Gatestruktur 43. Darü­ berhinaus sind die Drainzone 19 und die später auszubildende Drainelek­ trode gegenüber der Gateelektrode versetzt. Auf diese Weise lassen sich die oben erwähnten Nachteile vermeiden, daß man eine stark dotierte n⁺-Zone benachbart zu beiden Seiten des Gates hat. Alternativ kann die Sourcezone 24 in nicht-selbstausrichtender Weise zu dem Gate gebildet werden, in welchem Fall eine (nicht dargestellte) Zone zwischen dem Gate 43 und der Sourcezone 24 maskiert würde, bevor die Zone 24 mit Ionen implantiert wird. In diesem Fall wird die Implantiermaske 44 so ausgebildet, daß sie beide Seitenkanten 47 und 48 des Gates 43 abdeckt, um eine Drain-Implantieröffnung 57 und eine unterschiedliche Source- Implantieröffnung zu bilden.
Fig. 2B zeigt die Ausbildung der Schutzzone 18 und der Überlappungs­ zone 21 mit Hilfe ähnlicher Implantierung oder Diffusion mittels Masken. Eine Implantiermaske 49 wird aufgebracht und mit einem Muster versehen, damit Dotierstoffionen in das GaAs-Substrat 60 durch eine Schutzzonenöffnung 53 hindurch implantiert oder diffundiert werden können, damit nur die Oberflächen der Zonen 21 und 19 freiliegen. Dann werden Dotierstoffionen implantiert oder eindiffundiert, um die Schutzzone 18 und die Überlappungszone 21 auszubilden. Die Schutz­ zone 18 hat eine Breite W1, die 0,5 bis 2,0 Mikrometer betragen kann, und hat eine Tiefe d2 in der Größenordnung von 0,4 Mikrometer, wenn die Drainzone 19 eine Tiefe d1 von etwa 0,3 Mikrometer besitzt. Selbst­ verständlich gibt es keine präzisen Grenzwerte für die dotierten Zonen insoweit, als die Dotierstoffkonzentrationen allmählich als Funktion der Tiefe übergehen und die Dotierstoffprofile eine Frage des Entwurfs sind. In jedem Fall ist die Schutzzone mit einer Ladungsträgerkonzentration dotiert, die zwischen derjenigen der n⁺-Drainzone und derjenigen des Subkanals liegt (wobei letzterer p-leitend, schwach n-leitend oder nicht­ dotiert sein kann). Dementsprechend verringert sich die Feldstärke an dem Übergang der n⁺-Drainzone zur Subkanalzone, wodurch ein früh­ zeitiges Durchbrennen aufgrund von Aufschlag-Ionisierung in dieser Zone verhindert wird.
Es sollte verstanden werden, daß die Dotierung der Schutzzone nicht durchgeführt werden muß, nachdem die Gate-Ausbildung und die selek­ tive n⁻-Dotierung durchgeführt sind, wie dies in Fig. 2A und 2B gezeigt ist. Statt dessen könnte die Dotierung der Schutzzone auch direkt vor dem Definieren des Gates oder zwischen dem Definieren des Gates und den n⁺-Dotierschritten erfolgen.
Nach der Ausbildung der Schutzzone 18 werden die Source- und Drain­ elektroden über den Source- bzw. Drainzonen in der dargestellten Weise an dem vollständigen Bauelement nach Fig. 2C ausgebildet, wozu von einem geeigneten, bekannten Verfahren Gebrauch gemacht werden kann. Es ist ersichtlich, daß bezüglich der Einzelheiten der Aktivierung der n⁺- und Schutzzonen, der endgültigen Gate-Struktur, des Passivierungs­ verfahrens und -materials und des Materials für die ohm′schen Kontakte sowie des Legierungsverfahrens zahlreiche Abwandlungen möglich sind, wobei im wesentlichen die gleiche Schutzzone benutzt wird.
Die vorstehende Beschreibung offenbart also einen FET mit im wesentli­ chen planaren Drain-, Source- und Gateelektroden zur einfachen Her­ stellung, wobei das Durchbrennverhalten deutlich verbessert ist. Ein Vorteil der vorliegenden Erfindung liegt darin, daß eine viel höhere Durchbruchspannung unter Bedingungen des offenen Kanals (starker Strom) erhalten wird, ohne daß dadurch die weiteren kritischen Bauele­ mentparameter abträglich beeinflußt werden. Ein weiterer Vorteil der Erfindung liegt darin, daß der FET planar und mithin einfach herzustel­ len ist. Dies stellt eine wesentliche Verbesserung gegenüber den kon­ ventionellen FETs mit hoher Durchbruchspannung dar, die unterhalb des Gates breite Ausnehmungen besitzen, was deren Fertigung schwierig gestaltet.

Claims (20)

1. Feldeffekttransistor (FET) mit im wesentlichen planaren Source-, Drain- und Gateelektroden, die sich auf auf einem Substrat ausgebil­ deten Source-, Drain- und Kanalzonen befinden, dadurch gekennzeichnet, daß in der Nähe der Drainzone (19) eine Schutzzone (18) vorgesehen ist, die die Funktion hat, die Durch­ bruchspannung des Feldeffekttransistors unter Offenkanal-Bedingun­ gen zu erhöhen.
2. FET nach Anspruch 1, bei dem die Gateelektrode (26) in Richtung der Sourceelektrode (25) versetzt ist, um den parasitären Source­ widerstand zu senken.
3. FET nach Anspruch 1, bei dem die Drain-, Source- und Kanalzonen auf einer Subkanalzone (23) liegen, wobei die Drain- und Source­ zonen (19, 24) jeweils höhere Dotierungspegel als die Kanalzone (22) aufweisen, die Drain- und Sourcezonen (19, 24) auf den jewei­ ligen Seiten der Kanalzone liegen, und die Schutzzone (18) einen Netto-Dotierungspegel aufweist, der zwischen den Netto-Dotierungs­ pegeln der Drain- und der Subkanalzone (19, 23) liegt.
4. FET nach Anspruch 1, bei dem das Substrat GaAs-Material aufweist.
5. FET nach Anspruch 3, bei dem die Subkanalzone (23) undotiertes GaAs aufweist.
6. FET nach Anspruch 3, bei dem die Subkanalzone GaAs mit einer p- Dotierung aufweist.
7. FET nach mindestens einem der Ansprüche 1 bis 6, bei dem die Drain- und Sourcezonen sich auf den jeweiligen Seiten der Kanal­ zone (22) befinden, und die Schutzzone (18) sich in der Nachbar­ schaft eines Teils jeder der Drain- und Kanalzonen befindet.
8. FET nach einem der Ansprüche 1 bis 7, bei dem sich die Drain- und Sourcezonen (19, 24) auf den jeweiligen Seiten der Kanalzone (22) befinden, die Drainzone (19) eine erste Tiefe (d1) von der Drainelektrode (27) aus aufweist und die Kanalzone (22) eine zweite Tiefe (d3) von der Gateelektrode (26) aus aufweist, wobei die zweite Tiefe (d3) geringer ist als die erste Tiefe (d1), und die Schutzzone (18) bezüglich einer vertikalen Achse, die so orientiert ist, daß die Drain- und Gateelektroden (27, 26) sich jeweils ober­ halb der Drain- und Kanalzonen (19, 22) befinden, eine L-förmige Zone aufweist, von der sich ein Abschnitt unterhalb der Drainzone (19) und ein anderer Abschnitt in einem Bereich unterhalb der Kanalzone und benachbart zu der Drainzone (19) befindet.
9. FET nach Anspruch 8, bei der der Abschnitt unterhalb der Drain­ zone (19) sich von einer ersten Seitenkante der Drainzone (19) in seitlicher Richtung zu einer Zone hin erstreckt, die sich sowohl jenseits einer zweiten Seitenkante (36) der Drainzone als auch unterhalb der Kanalzone (22) befindet.
10. FET nach einem der Ansprüche 1 bis 9, bei dem die Sourcezone bezüglich der Gatestruktur derart selbst ausgerichtet ist, daß die Sourcezone eine Seitenkante besitzt, die vertikal mit einer Seiten­ kante (47) der Gatestruktur (43) ausgerichtet ist.
11. FET nach Anspruch 3, bei der die Source- und Drainzonen aktive Ladungsträgerkonzentrationen vom n-Typ von mindestens 1×10¹⁷/cm³ bei einer Tiefe von etwa 0,3 µm unter den Oberflächen der Source- und Drainzonen aufweisen.
12. FET nach Anspruch 11, bei dem die Kanalzone eine aktive Ladungsträgerkonzentration vom n-Typ von mindestens 5×10¹⁶/cm³ innerhalb einer Tiefe von etwa 0,2 µm unter einer Oberseite der Kanalzone aufweist.
13. FET nach Anspruch 12, bei dem die Schutzzone eine aktive Ladungsträgerkonzentration vom n-Typ von mindestens 1×10¹⁶/cm³ innerhalb einer Tiefe von etwa 0,4 µm von der Oberfläche der Kanalzone aus aufweist.
14. FET nach Anspruch 13, bei dem die Subkanalzone (23) eine aktive Ladungsträgerkonzentration vom p-Typ von mindestens 1×1 0¹⁶/cm³ innerhalb einer Tiefe von etwa 0,6 µm unter der Oberfläche der Kanalzone (22) aufweist.
15. Verfahren zum Herstellen eines Feldeffekttransistors (FET) mit verbesserten Durchbrenneigenschaften, umfassend die Schritte:
Ausbilden einer Kanalzone (22) mit einer ersten aktiven Ladungs­ trägerkonzentration auf einer Subkanalzone (23) eines Substrats (60);
Ausbilden einer Gateelektrode (43) auf der Kanalzone (22);
Bereitstellen einer ersten Implantiermaske (44), die sich in seitlicher Richtung über die Kanalzone (22) erstreckt und Source- und Drain- Implantieröffnungen (55, 57) besitzt;
Einbringen von Fremdstoffen mit einer zweiten aktiven Ladungs­ trägerkonzentration in das Substrat (60) über die Source- und Drain- Öffnungen (55, 57), um dotierte Source- und Drainzonen (24, 19) zu bilden;
Bereitstellen einer zweiten Implantiermaske (49) mit einer dritten Öffnung (53) oberhalb des Substrats (60), wobei ein Abschnitt der Kanalzone (22) in der Nähe der Drainzone (19) innerhalb der dritten Öffnung (53) freiliegt;
Einbringen von Fremdstoffen mit einer dritten aktiven Ladungs­ trägerkonzentration über die dritte Öffnung, um eine Schutzzone (18) zu bilden, wobei die Schutzzone (18) ein verbessertes Durch­ brennverhalten des FET liefert; und
Ausbilden von Source- und Drainelektroden (25, 27) oberhalb der Source- und Drainzonen (24, 19) derart, daß die Source-, Drain- und Gateelektroden im wesentlichen planar sind.
16. Verfahren nach Anspruch 15, bei dem das Substrat GaAs-Material aufweist.
17. Verfahren nach Anspruch 15, bei dem die Gateelektrode (43) mit einer ersten Seitenkante und einer zweiten Seitenkante (47, 48) ausgebildet wird, von denen die erste Seitenkante (47) der Source­ zone (24) und die zweite Seitenkante (48) der Drainzone (19) zu­ gewandt ist, wobei die erste Implantiermaske (44) sich in seitlicher Richtung über der Kanalzone (22) über die zweite Seitenkante (48) hinauserstreckt und zur Bildung von Source- und Drain-Implantier­ öffnungen mit einem Muster versehen ist, und wobei die erste Seitenkante (47) innerhalb der Source-Öffnung liegt, so daß die Sourcezone (24) selbst-ausgerichtet bezüglich der ersten Seitenkante (47) der Gateelektrode (43) ist.
18. Verfahren nach einem der Ansprüche 15 bis 17, bei dem die erste aktive Ladungsträgerkonzentration vom n-Typ, die zweite aktive Ladungsträgerkonzentration vom n⁺-Typ ist, und wobei die dritte aktive Ladungsträgerkonzentration zwischen den Ladungsträgerkon­ zentrationen der Drainzone und der Subkanalzone (19, 23) liegt.
19. Verfahren nach einem der Ansprüche 15 bis 18, bei dem die Fremdstoffe mit der dritten aktiven Ladungsträgerkonzentration in einer Weise eingebracht werden, daß die gebildete Schutzzone (18) eine Zone unterhalb der Drainzone (19) enthält.
20. Verfahren nach einem der Ansprüche 15 bis 19, bei dem die dritte aktive Ladungsträgerkonzentration wesentlich geringer ist als die erste aktive Ladungsträgerkonzentration, derart, daß die Ladungs­ trägerkonzentration in einer Überlappungszone (21) innerhalb der Kanalzone (22) und unterhalb der dritten Öffnung (53) im wesentli­ chen die gleiche wie die erste Ladungsträgerkonzentration bleibt, nachdem die Schutzzone (18) gebildet ist.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096610A (en) * 1996-03-29 2000-08-01 Intel Corporation Transistor suitable for high voltage circuit
US5731608A (en) * 1997-03-07 1998-03-24 Sharp Microelectronics Technology, Inc. One transistor ferroelectric memory cell and method of making the same
US6458640B1 (en) * 2001-06-04 2002-10-01 Anadigics, Inc. GaAs MESFET having LDD and non-uniform P-well doping profiles
US6559513B1 (en) * 2002-04-22 2003-05-06 M/A-Com, Inc. Field-plate MESFET
DE102005059231B4 (de) * 2005-12-12 2011-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur
US20070138515A1 (en) * 2005-12-19 2007-06-21 M/A-Com, Inc. Dual field plate MESFET
US7485514B2 (en) * 2006-01-05 2009-02-03 Winslow Thomas A Method for fabricating a MESFET
US8125008B2 (en) * 2006-11-17 2012-02-28 System General Corporation Schottky device and process of making the same comprising a geometry gap

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51142304A (en) * 1975-06-02 1976-12-07 Matsushita Electric Ind Co Ltd Magnetic recording and reproducing device
US4396437A (en) * 1981-05-04 1983-08-02 Hughes Aircraft Company Selective encapsulation, controlled atmosphere annealing for III-V semiconductor device fabrication
JPS59119867A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 半導体装置
US4674174A (en) * 1984-10-17 1987-06-23 Kabushiki Kaisha Toshiba Method for forming a conductor pattern using lift-off
US4956308A (en) * 1987-01-20 1990-09-11 Itt Corporation Method of making self-aligned field-effect transistor
JPH01212474A (ja) * 1988-02-19 1989-08-25 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH02253632A (ja) * 1989-03-27 1990-10-12 Matsushita Electric Ind Co Ltd 電界効果型トランジスタの製造方法
JP2786307B2 (ja) * 1990-04-19 1998-08-13 三菱電機株式会社 電界効果トランジスタ及びその製造方法
FR2686734B1 (fr) * 1992-01-24 1994-03-11 Thomson Composants Microondes Procede de realisation d'un transistor.

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