DE19507280C2

DE19507280C2 - Digital/Analogwandler

Info

Publication number: DE19507280C2
Application number: DE19507280A
Authority: DE
Inventors: Yong-In Park
Original assignee: Goldstar Electron Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1994-05-17
Filing date: 1995-03-02
Publication date: 1996-10-24
Anticipated expiration: 2015-03-03
Also published as: KR950035099A; US5568146A; KR960013048B1; DE19507280A1; JPH07321659A; JP3554596B2

Description

Hintergrund der Erfindung Bereich der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf Digital/Analogwandler und insbesondere auf einen Digital/ Analogwandler mit den Merkmalen des Patentanspruchs 1, in dem eingegebene digitale Daten in Bits höherer Ordnung und Bits niedrigerer Ordnung aufgeteilt werden und die aufgeteilten Bits höherer und niedrigerer Ordnung jeweils durch Strom und Widerstandsfeld verarbeitet werden, so daß ein Digital/Analogwandlungsvorgang mit hoher Geschwindigkeit und hoher Auflösung ausgeführt werden kann und ein aus einer Prozeßabweichung resultierender Fehler durch eine Stromkompensationsschaltung automatisch so kom pensiert wird, daß der Integrationsgrad eines Halbleiter bauelements erhöht werden kann.

Beschreibung des Stands der Technik

Aus DE 33 34 364 C2 ist ein Digital/Analogwandler mit einer Grobbit-Dekodiereinrichtung zum Dekodieren von n-m Bits niedri ger Ordnung des digitalen n-Bit-Eingangssignals, einer Stromge nerierungseinrichtung zum Generieren eines den m Bits höherer Ordnung entsprechenden Stromes, einer Stromgenerierungseinrich tung mit einem an zwei feste Spannungen angeschlossenen Span nungsteiler zum Generieren eines den n-m Bits niedriger Ordnung entsprechenden Stromes, und einer Summationseinrichtung zur Bildung des Gesamtstroms aus den beiden genannten Teilströmen bekannt.

In Fig. 1 ist ein Schaltungsdiagramm eines herkömmli chen Digital/Analogwandlers gezeigt. Wie in dieser Zeich nung gezeigt, umfaßt der herkömmliche Digital/Analogwandler einen Spannungsteiler 1 zum Teilen einer Differenz zwischen oberen und unteren Referenzspannungen in 2^N Stufen, falls die Bitanzahl eines eingegebenen digitalen Signals N ist. Zu diesem Zweck enthält der Spannungsteiler 1 eine Kette aus 2^N zwischen oberen und unteren Referenzspannungen V_RT und V_RB in Reihe geschalteten Widerständen R1-R2^N.

Der herkömmliche Digital/Analogwandler umfaßt auch einen Decoder 3 zum Decodieren des eingegebenen digitalen N-Bit-Signals in ein 2^N-Bit-Signal und zum Ausgeben des decodierten 2^N-Bit-Signals an einen Selektor für geteilte Spannung 2. Der Selektor für geteilte Spannung 2 ist darauf ausgelegt, als Reaktion auf das Ausgangssignal vom Decoder 3 die durch den Spannungsteiler 1 in die 2^N Stufen aufge teilten Spannungen selektiv auszugeben. Zu diesem Zweck enthält der Selektor für geteilte Spannung 2 2^N-1 elektro nische Schalter S1-S2^N-1.

Der herkömmliche Digital/Analogwandler umfaßt weiter einen Ausgabepuffer 4 zum Puffern einer Ausgangsspannung vom Selektor für geteilte Spannung 2 und zum Ausgeben der gepufferten Spannung.

Im folgenden wird die Arbeitsweise des herkömmlichen Digital/Analogwandlers mit dem oben erwähnten Aufbau be schrieben.

Falls die Bitanzahl des eingegebenen digitalen Signals N ist, wird die Differenz V_RT-V_RB zwischen den oberen und unteren Referenzspannungen V_RT und V_RB im Spannungsteiler 1 durch die 2^N zwischen diesen in Reihe geschalteten Wider stände R1-R2^N in die 2^N Stufen aufgeteilt. In diesem Fall beträgt eine Spannung an jedem der Widerstände R1-R2^N (V_RT- V_RB)/2^N [V].

Jeder der 2^N-1 Knoten wird zwischen aneinander angren zenden der Widerstände R1-R2^N im Spannungsteiler 1 gebildet und mit einem Anschluß eines Entsprechenden der 2^N-1 elek tronischen Schalter S1-S2^N-1 im Selektor für geteilte Span nung 2 verbunden, deren andere Anschlüsse gemeinsam mit einem nicht invertierenden Eingangsanschluß eines Opera tionsverstärkers im Ausgabepuffer 4 verbunden sind. Der Decoder 3 decodiert das eingegebene digitale N-Bit-Signal zum 2^N-Bit-Signal und gibt das decodierte 2^N-Bit-Signal als ein Schalt-Steuersignal an die elektronischen Schalter S1- S2^N aus.

Die elektronischen Schalter S1-S2^N im Selektor für geteilte Spannung 2 werden als Reaktion auf das 2^N-Bit- Signal vom Decoder 3 ein/ausgeschaltet, um die durch den Spannungsteiler 1 in die 2^N Stufen geteilten Spannungen selektiv auszugeben. Dann verstärkt der Ausgabepuffer 4 die Ausgangsspannung vom Selektor für geteilte Spannung 2 um ein gewünschtes Maß und gibt die verstärkte Spannung aus.

Der oben erwähnte herkömmliche Digital/Analogwandler hat jedoch darin einen Nachteil, daß die Größe der Wider standskette und der Schaltergruppe erhöht wird, wenn die Auflösung einer Ausgangsspannung Vo höher wird, was zu einer Zunahme der Chipgröße und der verbrauchten Leistung führt. Die Auflösung wird auch verringert, wenn die Wider standskette keine Anpassung besitzt.

Zusammenfassung der Erfindung

Angesichts der obigen Probleme ist ein Ziel der vorlie genden Erfindung, einen Digital/Analogwandler bereitzu stellen, in dem eingegebene digitale Daten in Bits höherer Ordnung und Bits niedrigerer Ordnung aufgeteilt werden und in dem die aufgeteilten Bits höherer und niedrigerer Ord nung jeweils durch Strom und Widerstandsfeld verarbeitet werden, so daß eine Digital/Analogwandlung mit hoher Ge schwindigkeit und hoher Auflösung ausgeführt werden kann und in dem eine Referenzspannung durch einen externen Widerstand dem Pegel nach immer konstant wird, so daß ein aus einer Prozeßabweichung resultierender Fehler kompen siert werden kann.

Die obigen und andere Ziele können gemäß der vorlie genden Erfindung durch Bereitstellen eines Digital/Analog wandlers erreicht werden, der eine Grobbit-Decodiereinrich tung zum Decodieren vom M Bits höherer Ordnung eines digi talen (M+N) -Bit-Eingangssignals; eine Feinbit-Decodierein richtung zum Decodieren vom N Bits niedrigerer Ordnung des digitalen (M+N) -Bit-Eingangssignals; eine Stromskalierein richtung zum Klassifizieren von Strömen in eine Vielzahl von Stufen und zum Ausgeben eines Ausgewählten der klassi fizierten Stufenströme als Reaktion auf ein Ausgangssignal von der Grobbit-Decodiereinrichtung; eine Strom/Spannungs umwandlungseinrichtung zum Umwandeln eines Ausgangsstroms von der Stromskaliereinrichtung in eine Spannung; eine Spannungserhöhungseinrichtung zum Ausgeben einer Ausgangs spannung von der Strom/Spannungsumwandlungseinrichtung als eine Referenzspannung; eine Spannungsteilereinrichtung zum Teilen der Referenzspannung von der Spannungserhöhungsein richtung in eine Vielzahl von Stufen und zum Ausgeben einer Ausgewählten der geteilten Stufenspannungen als Reaktion auf ein Schalt-Steuersignal von der Feinbit-Decodierein richtung; und eine Stromkompensationseinrichtung zum Kompensieren einer durch die Spannungsteilereinrichtung fließenden Strommenge, um die Referenzspannung in der Span nungsteilereinrichtung dem Pegel nach konstant zu machen.

Kurze Beschreibung der Zeichnungen

Die obigen und andere Ziele, Eigenschaften und Vor teile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung in Verbindung mit den beige fügten Zeichnungen besser verständlich, worin:

Fig. 1 ein Schaltungsdiagramm eines herkömmlichen Digital/Analogwandlers ist;

Fig. 2 ein Schaltungsdiagramm eines Digital/Analog wandlers gemäß der vorliegenden Erfindung ist;

Fig. 3 ein Schaltungsdiagramm einer Ausführungsform eines Stromskalierers in Fig. 2 ist;

Fig. 4 ein Schaltungsdiagramm einer Ausführungsform eines Strom/Spannungswandlers in Fig. 2 ist;

Fig. 5 eine Ansicht ist, die eine Ausführungsform eines Spannungserhöhers in Fig. 2 zeigt;

Fig. 6 ein Schaltungsdiagramm einer Ausführungsform eines Spannungsteilers in Fig. 2 ist; und

Fig. 7 ein Schaltungsdiagramm einer Ausführungsform eines Stromkompensierers in Fig. 2 ist.

Ausführliche Beschreibung der bevorzugten Ausführungsformen

In Fig. 2 ist ein Blockdiagramm eines Digital/Analog wandlers gemäß der vorliegenden Erfindung gezeigt. Wie in dieser Zeichnung gezeigt, umfaßt der Digital/Analogwandler einen Grobbit-Decoder 10 zum Decodieren von M Bits höherer Ordnung eines digitalen K(M+N)-Bit-Eingangssignals, einen Feinbit-Decoder 70 zum Decodieren von N Bits niedrigerer Ordnung des digitalen K(M+N) -Bit-Eingangssignals, einen Stromskalierer 20 zum Klassifizieren von Strömen in 2^M Stufen und zum Ausgeben eines Ausgewählten der klassifi zierten 2^M Stufenströme als Reaktion auf ein Ausgangssignal vom Grobbit-Decoder 10, einen Strom/Spannungswandler 30 zum Umwandeln eines Ausgangsstroms vom Stromskalierer 20 in eine Spannung und einen Spannungserhöher 40 zum Ausgeben einer Ausgangsspannung vom Strom/Spannungswandler 30 als eine Referenzspannung an einen Spannungsteiler 50.

Der Spannungsteiler 50 ist darauf ausgelegt, die Refe renzspannung vom Spannungserhöher 40 in 2^N Stufen aufzutei len und als Reaktion auf ein Schalt-Steuersignal vom Fein bit-Decoder 70 eine Ausgewählte der aufgeteilten 2^N Stufen spannungen auszugeben.

Der Digital/Analogwandler umfaßt weiter einen Strom kompensierer 60 zum Kompensieren einer durch den Spannungs teiler 50 fließenden Strommenge, um die Referenzspannung im Spannungsteiler 50 dem Pegel nach konstant zu machen.

Im folgenden wird die Arbeitsweise des Digital/Analog wandlers mit dem oben erwähnten Aufbau gemäß der vorliegen den Erfindung ausführlich beschrieben.

Zunächst wird das digitale K(M+N)-Bit-Eingangssignal in die M Bits höherer Ordnung und die N Bits niedrigerer Ordnung aufgeteilt. Die aufgeteilten M Bits höherer Ordnung werden durch den Grobbit-Decoder 10 decodiert und die aufgeteilten N Bits niedrigerer Ordnung werden durch den Feinbit-Decoder 70 decodiert. Das Ausgangssignal vom Grobbit-Decoder 10 wird an den Stromskalierer 20 angelegt. Der Stromskalierer 20 klassifiziert die Ströme in die 2^M Stufen und gibt als Reaktion auf das Ausgangssignal vom Grobbit-Decoder 10 einen Ausgewählten der klassifizierten 2^M Stufenströme aus.

In Fig. 3 ist ein Schaltungsdiagramm einer Ausfüh rungsform des Stromskalierers 20 gezeigt. Wie in dieser Zeichnung gezeigt, enthält der Stromskalierer 20 M parallel zueinander geschaltete Stromquellen. Die einen Anschlüsse der M Stromquellen sind gemeinsam mit einem Masseanschluß verbunden und die anderen Anschlüsse sind jeweils gemeinsam mit einem mit dem Strom/Spannungswandler 30 verbundenen Knoten 21 verbunden. Der Stromskalierer 20 enthält auch M jeweils zwischen die M Stromquellen und den Knoten 21 geschaltete Schalter SW1-SWM. Falls das digitale Eingangs signal M Bits DM, D_M-1, . . . , D₁ besitzt, werden den Strom quellen jeweils M Gewichtungsfaktoren I/2, I/2², . . . , I/2^M zugeordnet. Einer der M Schalter SW1-SWM wird gemäß einer Datenkombination vom Grobbit-Decoder 10 angeschaltet, um so die entsprechende Stromquelle auszuwählen. Als Ergebnis wird der Strom von der ausgewählten Stromquelle durch den Knoten 21 an den Strom/Spannungswandler 30 ausgegeben. Der Stromskalierer 20 gibt nämlich als Reaktion auf das Aus gangssignal vom Grobbit-Decoder 10 einen Ausgewählten der klassifizierten 2^M Stufenströme aus. Zu diesem Zeitpunkt kann der Ausgangsstrom Io vom Stromskalierer 20 wie folgt ausgedrückt werden:

Der Ausgangsstrom Io vom Stromskalierer 20 wird durch den Strom/Spannungswandler 30 in eine Spannung V_o1 umge wandelt.

In Fig. 4 ist ein Schaltungsdiagramm einer Ausfüh rungsform des Strom/Spannungswandlers 30 gezeigt. Wie in dieser Zeichnung gezeigt, enthält der Strom/Spannungswand ler 30 eine Impedanz Zo, um eine Versorgungsspannungsquelle V_DD durch diese mit dem Knoten 21 des Stromskalierers 20 zu verbinden. Die Spannung V_o1 wird durch Verringern einer Versorgungsspannung von der Versorgungsspannungsquelle V_DD um eine durch Multiplizieren des Stroms Io vom Stromska lierer 20 mit der Impedanz Zo erhaltene Spannung erhalten.

Die Spannung V_o1 kann nämlich wie folgt ausgedrückt werden:

V_o1 = V_DD - ZoIo.

Die Spannung Vol vom Strom/Spannungswandler 30 wird durch den Spannungserhöher 40 als die Referenzspannung an den Spannungsteiler 50 angelegt.

Wie in Fig. 5 gezeigt, gibt der Spannungserhöher 40 eine grobe Ein-Bit-Stufenspannung vom Strom/Spannungswand ler 30 als die Referenzspannung an den Spannungsteiler 50 aus. Die grobe Ein-Bit-Stufenspannung ist eine der durch den Stromskalierer 20 und den Strom/Spannungswandler 30 in die 2^M Stufen klassifizierten und durch den Grobbit-Decoder 10 ausgewählten Spannungen.

In Fig. 6 ist ein Schaltungsdiagramm einer Ausfüh rungsform des Spannungsteilers 50 gezeigt. Wie in dieser Zeichnung gezeigt, enthält der Spannungsteiler 50 2^N zwischen oberen und unteren Referenzspannungen V_T und V_B in Reihe geschaltete Widerstände R1-R2^N, um die Differenz zwischen diesen in die 2^N Stufen zu teilen. Die Widerstände R1-R2^N haben denselben Widerstand. Das Verhältnis zwischen den Widerständen R1-R2^N kann wie folgt ausgedrückt werden:

R1 = R2 = . . . = R2^N
R1 + R2 + . . . + R2^N = R_REF.

Die Differenz zwischen den oberen und unteren Refe renzspannungen V_T und V_B ist die grobe Ein-Bit-Stufen spannung vom Spannungserhöher 40. Es gilt nämlich

V_T - V_B = V_op-p/2^M

mit V_op-p: gesamte Skala.

Als Ergebnis wird die grobe Ein-Bit-Stufenspannung vom Spannungserhöher 40 durch die Widerstände R1-R2^N gleich mäßig in die 2^N Stufen aufgeteilt. Hier ist der Widerstand R_REF derselbe wie der im Stromkompensierer 60 von Fig. 7.

Der Spannungsteiler 50 enthält auch 2^N-1 Schalter SF1- SF2^N-1, deren einer Anschluß mit jeweiligen Knoten zwischen aneinander angrenzenden der Widerstände R1-R2^N verbunden ist und deren andere Anschlüsse gemeinsam mit einem nicht invertierenden Eingangsanschluß eines Operationsverstärkers in einem Ausgabepuffer 50A verbunden sind. Das Schalten der Schalter SF1-SF2^N-1 wird durch das Ausgangssignal vom Feinbit-Decoder 70 gesteuert, der die N Bits niedrigerer Ordnung des digitalen K (M+N) -Bit-Eingangssignals decodiert.

Als Ergebnis werden die Ausgangsspannungen von den Schaltern SF1-SF2^N-1 durch erneutes Teilen der in die 2^M groben Bitstufen geteilten Spannungen in die 2^N feinen Bitstufen erhalten. Auf diese Weise wird das digitale K(M+N)-Bit-Eingangssignal in ein analoges Spannungssignal umgewandelt. Dann wird das digital/analog gewandelte Signal an den nicht invertierenden Eingangsanschluß des Opera tionsverstärkers im Ausgabepuffer 50A angelegt. Als Ergeb nis verstärkt der Ausgabepuffer 50A das digital/analog gewandelte Signal um einen gewünschten Pegel und gibt das verstärkte Signal aus.

Nebenbei bemerkt kann der Widerstand R_REF bei der Realisierung des Spannungsteilers 50 nicht immer konstant sein. Der Widerstand R_REF kann nämlich wegen einer Prozeß abweichung wie folgt variieren:

R′_REF = R_REF + ΔR.

Falls der Spannungsteiler 50 auf der Grundlage einer konstanten Strommenge betrieben wird, kann die grobe Ein- Bit-Stufenspannung aus diesem Grund mit einem Spannungs fehler von ΔR × 1/2^M nicht genau ausgegeben werden.

Deshalb ist die Stromkompensierung nötig, um die Differenz zwischen den oberen und unteren Referenzspannun gen V_T und V_B gleich der groben Ein-Bit-Stufenspannung zu machen, obwohl der Widerstand der Kette aus den Widerstän den R1-R2^N wegen der Prozeßvariation variiert wird. Zu diesem Zweck stellt die vorliegende Erfindung den Strom kompensierer 60 von Fig. 7 bereit.

In Fig. 7 ist ein Schaltungsdiagramm einer Ausfüh rungsform des Stromkompensierers 60 gezeigt. Wie in dieser Zeichnung gezeigt, enthält der Stromkompensierer 60 einen externen Widerstand R_CON und eine Stromquelle I/2^M, die zwischen der Versorgungsspannungsquelle V_DD und dem Masse anschluß in Reihe geschaltet sind. Die Stromquelle I/2^M ist dieselbe wie die im Stromskalierer 20 von Fig. 3 und wird zur Stromkompensierung verwendet. Der Stromkompensierer 60 enthält auch einen internen Widerstand R_REF und einen NMOS- Transistor NM1, die zwischen der Versorgungsspannungsquelle V_DD und dem Masseanschluß in Reihe geschaltet sind. Ein Gate und ein Drain des NMOS-Transistors NM1 sind gemeinsam mit dem internen Widerstand R_REF verbunden und eine Source ist mit dem Masseanschluß verbunden. Der Stromkompensierer 60 enthält weiter einen Ausgabepuffer 60A, der einen Opera tionsverstärker beinhaltet. Der Operationsverstärker be sitzt einen mit einem Knoten A zwischen dem externen Wider stand R_CON und der Stromquelle I/2^M verbundenen nicht invertierenden Eingangsanschluß und einen mit einem Knoten B zwischen dem internen Widerstand R_REF und dem NMOS-Tran sistor NM1 verbundenen Ausgangsanschluß. Der Stromkompen sierer 60 enthält weiter einen NMOS-Transistor NM2 mit einem mit dem Gate des NMOS-Transistors NM1 verbundenen Gate, einer mit dem Masseanschluß verbundenen Source und einem Drain zur Eingabe der unteren Referenzspannung V_B vom Spannungsteiler 50.

Da der Strom I/2^M von der Versorgungsspannungsquelle V_DD durch den externen Widerstand R_CON fließt, ist eine Spannung V_A am Knoten A wie folgt gegeben:

V_A = V_DD - (R_CON × I/2^M).

Wird in der obigen Gleichung ein Widerstand des exter nen Widerstands R_CON so eingestellt, daß eine Spannung von V_DD - V_A die grobe Ein-Bit-Stufenspannung werden kann, ergibt sich:

R_CON × I/2^M = grobe Ein-Bit-Stufenspannung.

Als Ergebnis kann die grobe Ein-Bit-Stufenspannung dem Pegel nach immer konstant sein. Die Spannung V_A am Knoten A wird durch den Ausgangspuffer 60A zum Knoten B übertragen. Als Ergebnis wird eine Spannung V_B am Knoten B gleich der Spannung V_A am Knoten A.

Ein durch den NMOS-Transistor NM1 fließender Strom Is ist wie folgt gegeben:

Is = (V_DD - V_B)/R_REF
= (V_DD - V_A)/R_REF
= (R_CON/R_REF) × (I/2^M).

Hier ist ein Widerstand des Widerstands R_REF wie oben erwähnt gleich der Summe der Widerstände der Widerstände R1-R2^N im Spannungsteiler 50 von Fig. 6.

Ein aus den Widerständen R1-R2^N im Spannungsteiler 50 von Fig. 6 resultierender Spannungsabfall ΔV kann anderer seits wie folgt ausgedrückt werden:

ΔV = Id × (R1 + R2 + . . . + R2^N)
= Is (= Id) × R_REF
= [(R_CON/R_REF) × (I/2^M)]) × R_REF
= R_CON × I/2^M.

Aus der obigen Gleichung ist ersichtlich, daß der Spannungsabfall ΔV zwischen den oberen und unteren Refe renzspannungen V_T und V_B im Spannungsteiler 60 durch den externen Widerstand R_CON und die Stromquelle I/2^M genau gesteuert werden kann. Deshalb kann die Referenzspannung ungeachtet der Variation des Widerstands wegen der Prozeß abweichung dem Pegel nach konstant werden.

Wie aus der obigen Beschreibung ersichtlich, ist die in den Spannungsteiler eingespeiste Referenzspannung gemäß der vorliegenden Erfindung immer dem Pegel nach konstant. Deshalb hat der Digital/Analogwandler der vorliegenden Erfindung den Effekt, einen Fehler des Ausgangssignals wegen einer Prozeßabweichung eines integrierten Bauelements zu beseitigen. Auch falls die digitalen Eingangsdaten 16 Bits sind, erfordert der Digital/Analogwandler der vorlie genden Erfindung 28 Widerstände, obwohl der herkömmliche, mit der Widerstandskette arbeitende Digital/Analogwandler 2¹⁶ Widerstände erfordert hat. Deshalb hat der Digital-/ Analogwandler der vorliegenden Erfindung den Effekt der Verringerung der Chipgröße. Da die 8 Bits höherer Ordnung des digitalen Eingangssignals weiterhin durch Stromtreiben verarbeitet werden, kann der Digital/Analogwandlungsvorgang verglichen mit der herkömmlichen Widerstandskette mit ver gleichsweise hoher Geschwindigkeit ausgeführt werden. Da der Strom außerdem durch den Stromkompensierer automatisch kompensiert wird, kann ein Abgleichverfahren des integrier ten Bauelements weggelassen werden.

Obwohl die bevorzugten Ausführungsformen der vorlie genden Erfindung zu beispielhaften Zwecken beschrieben wurden, werden Fachleute für den Stand der Technik erken nen, daß verschiedene Modifikationen, Zusätze und Erset zungen möglich sind, ohne vom Bereich und vom Geist der Erfindung abzuweichen, wie sie in den beigefügten Patent ansprüchen beschrieben ist.

Claims

1. Digital/Analogwandler, der folgendes umfaßt:
eine Grobbit-Decodiereinrichtung 10 zum Decodieren von M Bits höherer Ordnung eines digitalen (M+N)-Bit-Eingangs signals;
eine Feinbit-Decodiereinrichtung 70 zum Decodieren von N Bits niedrigerer Ordnung des digitalen (M+N)-Bit-Ein gangssignals;
eine Stromskaliereinrichtung 20 zum Klassifizieren von Strömen in eine Vielzahl von Stufen und zum Ausgeben eines Ausgewählten der klassifizierten Stufenströme als Reaktion auf ein Ausgangssignal von der Grobbit-Decodiereinrichtung 10;
eine Strom/Spannungsumwandlungseinrichtung 30 zum Umwandeln eines Ausgangsstroms von der Stromskalierein richtung 30 in eine Spannung;
eine Spannungserhöhungseinrichtung 40 zum Ausgeben einer Ausgangsspannung von der Strom/Spannungsumwandlungs einrichtung 30 als eine Referenzspannung;
eine Spannungsteilereinrichtung 50 zum Teilen der Referenzspannung von der Spannungserhöhungseinrichtung 40 in eine Vielzahl von Stufen und zum Ausgeben einer Ausge wählten der geteilten Stufenspannungen als Reaktion auf ein Schalt-Steuersignal von der Feinbit-Decodiereinrichtung 70; und
eine Stromkompensationseinrichtung 60 zum Kompensieren einer durch die Spannungsteilereinrichtung 50 fließenden Strommenge, um die Referenzspannung in der Spannungsteiler einrichtung 50 dem Pegel nach konstant zu machen.

2. Digital/Analogwandler wie in Anspruch 1, in welchem die Stromskaliereinrichtung 20 folgendes enthält:
M parallel miteinander verbundene Stromquellen, wobei jeweils die einen Anschlüsse der M Stromquellen gemeinsam mit einem Masseanschluß verbunden sind und die anderen Anschlüsse gemeinsam mit einem mit der Strom/Spannungs umwandlungseinrichtung 30 verbundenen Ausgangsanschluß ver bunden sind und die M Stromquellen jeweils unterschiedliche Gewichtungsfaktoren besitzen; und
M jeweils zwischen den M Stromquellen und dem Aus gangsanschluß verbundene Schalter.

3. Digital/Analogwandler wie in Anspruch 1, in welchem die Stromskaliereinrichtung 20 darauf ausgelegt ist, die Ströme in 2^M Stufen zu klassifizieren und einen groben Ein- Bit-Stufenstrom auszugeben, wobei der grobe Ein-Bit-Stufen strom eine der durch die Grobbit-Decodiereinrichtung 10 ausgewählten klassifizierten 2^M Stufenströme ist.

4. Digital/Analogwandler wie in Anspruch 2, in welchem die Stromskaliereinrichtung 20 weiter eine Stromquelle zur Stromkompensierung enthält.

5. Digital/Analogwandler wie in Anspruch 4, in welchem die Stromquelle zur Stromkompensierung denselben Gewich tungsfaktor wie den eines niedrigstwertigen Bits der M Stromquellen besitzt.

6. Digital/Analogwandler wie in Anspruch 1, in welchem die Strom/Spannungsumwandlungseinrichtung 30 eine Impedanz enthält, um durch diese eine Versorgungsspannungsquelle mit einem Ausgangsanschluß der Stromskaliereinrichtung 20 zu verbinden; und
einen zwischen der Impedanz und dem Ausgangsanschluß der Stromskaliereinrichtung 20 gebildeten Spannungsausgabe anschluß enthält.

7. Digital/Analogwandler wie in Anspruch 1, in welchem die Spannungserhöhungseinrichtung 40 darauf ausgelegt ist, eine grobe Ein-Bit-Stufenspannung von der Strom/Spannungs umwandlungseinrichtung 30 als die Referenzspannung an die Spannungsteilereinrichtung 50 auszugeben.

8. Digital/Analogwandler wie in Anspruch 1, in welchem die Spannungsteilereinrichtung 50 folgendes enthält:
2^N miteinander in Reihe geschaltete Widerstände, um die Referenzspannung von der Spannungserhöhungseinrichtung 40 gemäß einen niedrigstwertigen Bitstrom von der Strom skaliereinrichtung 20 gleichmäßig in 2^N Stufen zu teilen;
2^N-1 Schalter, deren eine Anschlüsse mit jeweiligen Knoten zwischen aneinander angrenzenden der 2^N Widerstände verbunden sind und deren andere Anschüsse miteinander ver bunden sind, um als Reaktion auf das Schalt-Steuersignal von der Feinbit-Decodiereinrichtung 70 die durch die 2^N Widerstände geteilten Spannungen selektiv auszugeben; und
einen Ausgangspuffer zum Puffern einer Ausgangsspan nung von jedem der 2^N-1 Schalter und zum Ausgeben der gepufferten Spannung.

9. Digital/Analogwandler wie in Anspruch 1, in welchem die Stromkompensationseinrichtung 60 folgendes enthält:
einen externen Widerstand und eine Stromquelle zur Stromkompensation, die zwischen einer Versorgungsspannungs quelle und einem Masseanschluß in Reihe geschaltet sind;
einen internen Widerstand und einen ersten NMOS-Tran sistor, die zwischen der Versorgungsspannungsquelle und dem Masseanschluß in Reihe geschaltet sind, wobei der NMOS- Transistor gemeinsam mit dem internen Widerstand verbundene Gate und Drain und eine mit dem Masseanschluß verbundene Source besitzt;
einen Ausgangspuffer, der einen mit einem Knoten zwi schen dem externen Widerstand und der Stromquelle verbun denen Eingangsanschluß und einen mit einem Knoten zwischen dem internen Widerstand und dem ersten NMOS-Transistor ver bundenen Ausgangsanschluß besitzt; und
einen zweiten NMOS-Transistor mit einem mit dem Gate des ersten NMOS-Transistors verbundenen Gate, einer mit dem Masseanschluß verbundenen Source und einem mit der Span nungsteilereinrichtung 50 verbundenen Drain.

10. Digital/Analogwandler wie in Anspruch 9, in welchem der externe Widerstand einen einstellbaren Wider stand besitzt, um die durch die Spannungsteilereinrichtung 50 fließende Strommenge einzustellen.

11. Digital/Analogwandler wie in Anspruch 9, in welchem der interne Widerstand denselben Widerstand wie eine Widerstandskette der Spannungsteilereinrichtung 50 besitzt.