JP3554596B2 - ディジタル／アナログ変換器 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ディジタル／アナログ変換器に係るもので、詳しくは、入力されたディジタルデータを上位ビットと下位ビットとに分離して電流アレイ（ｃｕｒｒｅｎｔ ａｒｒａｙ）と抵抗アレイ（ｒｅｓｉｓｔｏｒ ａｒｒａｙ） でそれぞれ処理し、高速およびハイレゾリューション（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ）のディジタル／アナログ変換を可能にし、工程偏差による誤差を電流補償回路により自動補償させて、半導体の集積度向上に適応し得るようにしたディジタル／アナログ変換器に関するものである。
【０００２】
【従来の技術】
一般に、ディジタル／アナログ変換器においては、図７に示したように、入力するディジタル信号のビット数がＮビットである場合、２^Ｎ 個の抵抗列が上位基準電圧（Ｖ_ＲＴ）と下位基準電圧（Ｖ_ＲＢ） 間に直列に連結され、それら両方側の電圧を２^Ｎ 個のステップに分周する電圧分配器１と、Ｎビットのディジタル入力信号を２^Ｎ ビットにデコーディングして分周電圧選択部２に出力するデコーダ３と、２^Ｎ −１個のスイッチを有し前記電圧分配器１により２^Ｎ 個のステップに分周された電圧中、前記デコーダ３により選択されたステップの電圧を出力する分周電圧選択部２と、該分周電圧選択部２で選択された電圧を緩衝増幅して出力する出力バッファ４とを備えていた。
【０００３】
そして、このようなディジタル／アナログ変換器の作用を説明すると次のようであった。
【０００４】
すなわち、入力するディジタル信号がＮビットである場合、上位基準電圧（Ｖ_ＲＴ）と下位基準電圧（Ｖ_ＲＢ）間に直列に連結されている２^Ｎ 個の抵抗（Ｒ１−Ｒ２^Ｎ ）における両方側端の電圧差（Ｖ_ＲＴ−Ｖ_ＲＢ）は２^Ｎ 個のステップに分周され、このとき、各抵抗（Ｒ１〜Ｒ２^Ｎ ）の両方側端にかかる電圧差は（Ｖ_ＲＴ−Ｖ_ＲＢ）／２^Ｎ ［Ｖ］になる。
【０００５】
かつ、前記電圧分配器１で各抵抗間の２^Ｎ −１個の接点が前記分周電圧選択部２の２^Ｎ −１個の電子スイッチ（Ｓ１〜Ｓ２^Ｎ −１）の一方側にそれぞれ連結され、それらスイッチの他方側はすべて共通接続され前記出力バッファ４のＯＰアンプ（ＯＰ−ＡＭＰ） の非反転入力端子に印加される。
【０００６】
次いで、Ｎビットのディジタル入力信号を２^Ｎ ビットにデコーディングするデコーダ３の出力信号は前記電子スイッチ（Ｓ１〜Ｓ２^Ｎ −１）にそれぞれスイッチング制御信号として印加される。
【０００７】
したがって、前記分周電圧選択部２の電子スイッチ（Ｓ１〜Ｓ２^Ｎ −１）は前記デコーダ３から入力するディジタル信号によりＯＮ／ＯＦＦされるので前記電圧分配器１で分周された電圧が選択され、前記分周電圧選択部２の出力信号は出力バッファ４を通って適正レベルに増幅して出力される。
【０００８】
【発明が解決しようとする課題】
しかるに、このように構成された従来のディジタル／アナログ変換器においては、出力電圧（Ｖ_０ ）がハイレゾリューション（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ）になるほどそれに伴う抵抗列とスイッチング群とが大きくなるためチップのサイズが大きくなり、消費電力も増加されるという不都合な点があった。
【０００９】
また、２^Ｎ 個の抵抗列が互いにマッチングされない場合はレゾリューションが低下されるという不都合な点があった。
【００１０】
それで、このような問題点を解決するため本発明者たちは研究を重ねた結果、次のようなディジタル／アナログ変換器を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の目的は、入力されるディジタルデータを上位ビットと下位ビットに区分してそれぞれ電流アレイ方式および抵抗アレイ方式により処理し高速およびハイレゾリューションにディジタル／アナログ変換を行ない得るディジタル／アナログ変換器を提供しようとするものである。
【００１２】
また、本発明の他の目的は、外部の抵抗から常に一定な基準電圧を供給して工程偏差による誤差を改善し、チップのサイズを減らし得るディジタル／アナログ変換器を提供しようとするものである。
【００１３】
そして、このような本発明の目的は、（Ｍ＋Ｎ）ビットのディジタル信号中、上位ビットのＭビットをデコーディングして出力するコースビットデコーダと、前記（Ｍ＋Ｎ）ビットのディジタル信号中、下位ビットのＮビットをデコーディングして出力するファインビットデコーダと、各異なる加重値に設定された複数個の電流源中、前記コースビットデコーダの出力信号により該当する電流を出力する電流スケーラと、該電流スケーラから入力された電流を相応の電圧に変換する電流／電圧変換器と、該電流／電圧変換器から入力された電圧を出力する電圧エレベータと、該電圧エレベータから入力された電圧を基準電圧に受け複数のステップに等分した後、ファインビットデコーダから入力されるスイッチング制御信号により該当の電圧を出力する電圧分配器と、該電圧分配器に供給される基準電圧の電圧降下が一定になるように電流の供給を制御する電流補償部とを備えてディジタル／アナログ変換器を構成することにより達成される。
【００１４】
【作用】
（Ｍ＋Ｎ）ビットのディジタル信号が入力されると、上位ビットのＭビットと下位ビットのＮビットとに分離され上位ビットのＭビットはコースビットデコーダで、下位ビットのＮビットはファインビットデコーダでそれぞれデコーディングされる。
【００１５】
次いで、コースビットデコーダの出力信号は電流スケーラに入力され、該電流スケーラから該当の出力電流が電流／電圧変換器により出力されて該電流／電圧変換器により相応の電圧が電圧エレベータを通って電圧分配器に出力され、該電圧分配器で前記電圧エレベータから入力された電圧を基準電圧とし、前記ファインデコーダから入力される該当電圧信号と電流補償部から入力される補償電流信号とによりアナログ信号に変換される。
【００１６】
【実施例】
以下、本発明の実施例に対し図面を用いて詳細に説明する。
【００１７】
図１に示したように、本発明に係るディジタル／アナログ変換器においては、入力される（Ｍ＋Ｎ）ビットのディジタル信号中、上位Ｍビットのディジタル信号をデコーディングして出力するコースビットデコーダ（Ｃｏａｒｓｅ Ｂｉｔ Ｄｅｃｏｒｄｅｒ）１０と、下位Ｎビットのディジタル信号をデコーディングして出力するファインビットデコーダ（Ｆｉｎｅ Ｂｉｔ Ｄｅｃｏｒｄｅｒ）７０と、電流を２^Ｎ 個のステップに区分し前記コースビットデコーダ１０から出力する信号により該当のステップの電流を選択して出力する電流スケーラ２０と、該電流スケーラ２０から入力される電流を相応の電圧に変換する電流／電圧変換部３０と、該電流／電圧変換器３０と前記電流スケーラ２０とを通って電圧に変換され入力する１ステップの電圧を電圧分配器５０に出力する電圧エレベータ４０と、該電圧エレベータ４０から入力する電圧を上、下位基準電圧として受け２^Ｎ 個のステップに等分して前記ファインビットデコーダ７０から入力されるスイッチング信号により該当電圧を選択して出力する電圧分配器５０と、該電圧分配器５０に流れる電流を補償する電流補償部６０とを備えて構成されている。
【００１８】
このように構成された本発明に係るディジタル／アナログ変換器の作用を説明すると次のようである。
【００１９】
まず、Ｍビットのディジタル信号が入力されると上位Ｍビットと下位Ｎビットとに分離され、該上位Ｍビットはコースビットデコーダ１０でデコーディングされ、下位Ｎビットはファインビットデコーダ７０でデコーディングされる。
【００２０】
次いで、前記コースビットデコーダ１０でデコーディングされた信号は電流スケーラ２０に入力され、該電流スケーラ２０では電流を２^Ｍ 個のステップに区分し前記コースビットデコーダ１０から入力される信号により該当の１個ステップの電流を選択して出力する。
【００２１】
この場合、該電流スケーラ２０には、図２に示したように、Ｍ個の電流源が並列に連結されて、一方側は接地され、他方側は接続点２１に共通接続して電流／電圧変換器３０に連結され、各電流源と接続点２１間にはｍ個のスイッチ（ｓｗ１−ｓｗｍ）が接続されている。
【００２２】
かつ、入力するディジタル信号がＭビット（Ｄ_Ｍ 、Ｄ_Ｍ−１ 、…、Ｄ_１ ）である場合、前記電流源にはＩ／２、Ｉ／２^２ 、…、Ｉ／２^Ｍ の加重値がそれぞれ付与され、コースビットデコーダ１０から入力されるデータの組合せによって該当スイッチがオンになり、電流源が選択されて出力される。
【００２３】
したがって、前記電流スケーラ２０は２^Ｍ 個のステップに区分された電流を出力し、該出力される電流Ｉ_０ は次の式により表示される。
【００２４】
【数１】

【００２５】
次いで、前記電流スケーラ２０の出力電流Ｉ_０ は、図４に示した、電流／電圧変換器３０により電圧に変換され、入力電流Ｉ_０ に対する変換電圧Ｖ_０１は前記電流Ｉ_０ と回路のインピーダンスＺ_０ が乗じられた程度の電圧が電源電圧からダウンされて現われ、変換電圧Ｖ_０１は、
Ｖ_０１＝Ｖ_ＤＤ−Ｚ_０ Ｉ_０
になる。
【００２６】
次いで、該変換電圧Ｖ_０ は、電圧エレベータ４０を通じて電圧分配器５０の上位基準電圧に印加される。
【００２７】
また、電圧エレベータ４０においては、図４に示したように、前記電流スケーラ２０と電流／電圧変換器３０とにより２^Ｍ 個のステップに区分された電圧中、前記コースビットデコーダ１０により選択された１ステップの電圧、すなわち、コース１ビットのステップを電圧分配器５０の上位基準電圧Ｖ_Ｔ に出力する。
【００２８】
次いで、電圧分配器５０においては、図５に示すように、すべて同様な抵抗値を有する２^Ｎ 個の抵抗（Ｒ１〜Ｒ２^Ｎ ）が上、下位基準電圧間に直列に連結され、該各抵抗の関係は、Ｒ１＝Ｒ２＝…＝Ｒ２^Ｎ となり、Ｒ１＋Ｒ２＋…＋Ｒ２^Ｎ ＝Ｒ_ＲＥＦ に設定され、それら抵抗列の両方側端には上位基準電圧Ｖ_Ｔ と下位基準電圧Ｖ_Ｂ とがそれぞれ印加され、それら上、下位基準電圧間の電圧降下は、図４に示したように、２^Ｍ 区間に区分された電圧中、前記電圧エレベータ４０から入力されたコース１ビットステップの電圧（Ｖ_Ｔ −Ｖ_Ｂ ＝Ｖ_ＯＰ−Ｐ２^Ｍ 、Ｖ_ＯＰ−Ｐ：Ｆｕｌｌ ｓｃａｌｅ） になる。
【００２９】
したがって、コース１ビットステップの電圧が前記抵抗列（Ｒ１〜Ｒ２^Ｎ ）により２^Ｎ 個にそれぞれ均等に等分される。ここでＲ_ＲＥＦ は、図６の電流補償回路に適用される抵抗値と同様である。
【００３０】
それの２^Ｎ 個に構成された抵抗列において、各抵抗間の接点は２^Ｎ−１ 個のスイッチ（ＳＦ１〜ＳＦ２^Ｎ−１ ）の一方側端子にそれぞれ連結され、それらスイッチＳＦ１〜ＳＦ２^Ｎ−１ の他方側端子は共通接続され出力バッファ５０Ａの非反転入力端子に接続される。
【００３１】
そして、前記スイッチ（ＳＦ１〜ＳＦ２^Ｎ−１ ）は、ファインビットデコーダ７０がＮビットの入力データをデコーディングして出力する信号によりスイッチングが制御される。
【００３２】
したがって、前記電子スイッチ（ＳＦ１〜ＳＦ２^Ｎ−１ ）から出力する電圧は、２^Ｎ 個のコースビットステップに区分された電圧が再び２^Ｎ 個のファインビットステップに区分されるので、結局（Ｍ＋Ｎ）ビットのディジタル入力信号がアナログ電圧に変換される。
【００３３】
次いで、前記ディジタル／アナログ変換された信号は前記出力バッファ５０Ａの非反転入力端子に印加され、適正レベルに増幅されて出力される。
【００３４】
一方、図５に示した電圧分配器５０において、抵抗Ｒ_ＲＥＦ ＝Ｒ１＋Ｒ２＋…＋Ｒ２^Ｎ 値は常に一定にならず、製造工程の工程偏差によりＲ_ＲＥＦ ＝Ｒ_ＲＥＦ ＋ΔＲになる。
【００３５】
すなわち、一定な電流により電圧分配器５０が駆動する場合、コース１ビットステップが正確に出力されず、ΔＲＩ／２^Ｍ 程度の電圧誤差が発生される。
【００３６】
よって、抵抗列（Ｒ１〜Ｒ２^Ｎ ）の抵抗値が工程偏差により変化しても、上位基準電圧（Ｖ_Ｔ ）と下位基準電圧（Ｖ_Ｂ ）間の電圧降下がコース１ビットステップの値と同様になるように補償する必要がある。
【００３７】
それで、本発明では図６に示したような電流補償部６０を使用している。すなわち、該電流補償部６０においては、電源電圧Ｖ_ＤＤと接地との間に、外部抵抗Ｒ_ＣＯＮ と、図２の電流スケーラ２０の電流源のＩ／２^Ｍ のような電流源とが直列に連結され、それら外部抵抗Ｒ_ＣＯＮ と電流源間の接点Ａが出力バッファ６０ＡのＯＰアンプ（ＯＰ−ＡＭＰ） の非反転入力端子に接続され、抵抗Ｒ_ＲＥＦ とＮＭＯＳ（ＮＭ１）とが電源電圧と接地間に直列に連結され、それら抵抗Ｒ_ＲＥＦ とＮＭＯＳ（ＮＭ１）との接点に前記出力バッファ（６０Ａ）の出力端が接続され、前記ＮＭＯＳ（ＮＭ１）のゲートに他のＮＭＯＳ（ＮＭ２）のゲートが連結され、該ＮＭＯＳ（ＮＭ２）のドレインには電圧分配器５０の下位基準電圧Ｖ_Ｂ が接続され、ソースと接地されている。
【００３８】
この場合、電流Ｉ／２^Ｍ が電源電圧Ｖ_ＤＤで集積素子の抵抗Ｒ_ＣＯＮ に流れているので、接続点Ａの電圧はＶ_Ａ ＝Ｖ_ＤＤ−（Ｒ_ＣＯＮ ×Ｉ／２^Ｍ ）になる。
【００３９】
そして、Ｖ_ＤＤ−Ｖ_Ａ がコース１ビットステップの電圧になるように外部抵抗Ｒ_ＣＯＮ の値を設定すると、Ｒ_ＣＯＮ ×Ｉ／２^Ｍ ＝コース１ビットステップの電圧になり、常に一定な電圧を得るようになる。
【００４０】
該電圧は出力バッファ６０Ａを通って同様な電圧が接続点Ｂに伝達され、Ｖ_Ｂ になる。
【００４１】
かつ、前記ＮＭＯＳ（ＮＭ１）を通って流れる電流Ｉ_Ｓ は、
【００４２】
【数２】

【００４３】
になる。
ここで、前記抵抗Ｒ_ＲＥＦ は、図５のように構成された電圧分配器５０で抵抗列（Ｒ１〜Ｒ２^Ｎ ）の抵抗を全部合わせた値と同様である。
【００４４】
また、図５に示したように、電圧分配器５０の抵抗列（Ｒ１〜Ｒ２^Ｎ ）から発生される電圧降下ΔＶは、
【００４５】
【数３】

【００４６】
になる。
したがって、前記電圧分配器（５０）の上、下位基準電圧間の電圧降下（ΔＶ）は、集積素子の外部抵抗（Ｒ_ＣＯＮ ）により正確に制御され、集積化工程を通った抵抗値の変化にかかわらず一定な基準電圧を得ることができる。
【００４７】
【発明の効果】
以上説明したように、本発明に係るディジタル／アナログ変換器においては、電圧分配器（５０）に一定な基準電圧を供給し集積素子の工程偏差による出力信号のエラーを除去し得るようになっているため、従来の抵抗ストリング方式において入力されるディジタルデータが１６ビットである場合２^１６個の抵抗を必要としていたが、本発明では入力されるデータが１６（８＋８）ビットである場合２^８ 個の抵抗のみを必要とするので、チップのサイズを減らすことができるという効果がある。
【００４８】
かつ、上位８ビットが電流ドライブ方式で処理されるので抵抗ストリングの方式に比べ高速のディジタル／アナログ変換が可能であるという効果がある。
【００４９】
また、電流補償回路により自動補償が行なわれるので、集積素子のトリミング過程が省略されるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル／アナログ変換器のブロック図である。
【図２】本発明に係る電流スケーラの一実施例を示した回路図である。
【図３】本発明に係る電流／電圧変換器の一実施例を示した回路図である。
【図４】本発明に係る電圧エレベータの一実施例を示した説明図である。
【図５】本発明に係る電圧分配器の一実施例を示した回路図である。
【図６】本発明に係る電流補償部の一実施例を示した回路図である。
【図７】従来のディジタル／アナログ変換器のブロック図である。
【符号の説明】
１０ コースビットデコーダ
２０ 電流スケーラ
３０ 電流／電圧変換器
４０ 電圧エレベータ
５０ 電圧分配器
６０ 電流補償部
７０ ファインビットデコーダ

Claims (11)

1. ディジタル／アナログ変換器であって、
   Ｍ＋Ｎビットのディジタル信号から上位ビットのＭビットをデコーディングして出力するコースビット（Ｃｏａｒｓｅ Ｂｉｔ） デコーダと、
   前記Ｍ＋Ｎビットのディジタル信号から下位ビットのＮビットをデコーディングして出力するファインビット（Ｆｉｎｅ Ｂｉｔ） デコーダと、
   各々異なる加重値に設定された複数個の電流源中、前記コースビットデコーダの出力信号により該当の電流を出力する電流スケーラ（Ｓｃａｌｅｒ） と、
   該電流スケーラから入力された電流を相応の電圧に変換する電流／電圧変換器と、
   該電流／電圧変換器から入力された電圧を出力する電圧エレベータと、
   該電圧エレベータから入力された電圧を基準電圧として受け、これを複数個のステップに等分した後、ファインビットデコーダから供給されるスイッチング制御信号により該当電圧を出力する電圧分配器と、
   該電圧分配器に供給される基準電圧の電圧降下が一定になるように電流供給を制御する電流補償部とを備えた、ディジタル／アナログ変換器。
2. 前記電流スケーラは、
   各異なる加重値に設定されたＭ個の電流源が互いに並列に接続され、一方側は接地され、他方側は共通接続されて出力端子が形成され、前記Ｍ個の電流源と出力端子との間にスイッチがそれぞれ連結される、請求項１記載のディジタル／アナログ変換器。
3. 前記電流スケーラは、
   電流を２^Ｍ 個のステップに区分し、該２^Ｍ 個のステップに区分された電流中、コースビットデコーダにより選択された１ステップの電流であるコース１ビットステップを出力するようになる、請求項１記載のディジタル／アナログ変換器。
4. 前記スケーラの電流源は、
   電流補償のために余分の電流源を含んで構成される請求項２記載のディジタル／アナログ変換器。
5. 前記余分の電流源は、
   電流スケーラの最下位ビットの加重値と同様な加重値を有するようになる、請求項４記載のディジタル／アナログ変換器。
6. 前記電流／電圧変換器は、
   電源電圧がインピーダンスを通って電流スケーラの出力端子に接続され、その接続点が電圧出力端子となる、請求項１記載のディジタル／アナログ変換器。
7. 前記電圧エレベータは、
   前記電流／電圧変換器から出力されたコース１ビットステップが電圧分配器の基準電圧として出力されるように構成される、請求項１記載のディジタル／アナログ変換器。
8. 前記電圧分配器は、
   前記電流スケーラの最下位ビット電流を利用し前記電圧エレベータから入力される電圧を等分して出力する２^Ｎ 個の抵抗が直列に連結された抵抗列と、
   該抵抗列の一方側は各抵抗間の接点に連結され他方側は共通接続され、前記等分され出力する電圧をファインビットデコーダの出力信号により選択的に出力する２^Ｎ −１個のスイッチと、
   それらスイッチの出力電圧を緩衝増幅して出力する出力バッファとにより構成された、請求項１記載のディジタル／アナログ変換器。
9. 前記電流補償部は、
   電流補償のため電流源は外部抵抗を通って電源電圧端子と連結されるとともに該接続点はバッファの入力端と接続され、前記電源電圧端子は内部抵抗を通ってソースの接地された第１ＮＭＯＳのドレインおよびゲートと共通接続され、前記バッファ出力端は内部抵抗と第１ＮＭＯＳとの接続点に連結され、第２ＮＭＯＳのゲートは前記第１ＮＭＯＳのゲートと接続され、第２ＮＭＯＳのドレインは前記電圧分配器の一方側端子に接続され、それら第１、第２ＮＭＯＳのソースは接地されるように構成される、請求項１記載のディジタル／アナログ変換器。
10. 前記外部抵抗を調節することにより電圧分配器に流れる電流が調節される、請求項９記載のディジタル／アナログ変換器。
11. 前記内部抵抗は、
    前記電圧分配器の抵抗列の各抵抗値をすべて合わせた値と同様である、請求項９記載のディジタル／アナログ変換器。

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