JPH07321659A - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
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- JPH07321659A JPH07321659A JP7028026A JP2802695A JPH07321659A JP H07321659 A JPH07321659 A JP H07321659A JP 7028026 A JP7028026 A JP 7028026A JP 2802695 A JP2802695 A JP 2802695A JP H07321659 A JPH07321659 A JP H07321659A
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- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、高速およびハイレゾリュー
ションにディジタル／アナログ変換を行ない、常に一定
な基準電圧を外部抵抗により供給させて工程偏差による
誤差を改善し、容積を減らし得るディジタル／アナログ
変換器を提供しようとするものである。 【構成】 一定な基準電圧を供給し集積素子の工程偏差
による出力信号のエラーを補償する電流補償部６０およ
び電圧分配器５０と、コースビットデコーダ１０および
ファインビットデコーダ７０と、電流スケーラ２０と、
電流／電圧変換器３０とを備え、半導体チップのサイズ
を減らし得るディジタル／アナログ変換器が構成されて
いる。
ションにディジタル／アナログ変換を行ない、常に一定
な基準電圧を外部抵抗により供給させて工程偏差による
誤差を改善し、容積を減らし得るディジタル／アナログ
変換器を提供しようとするものである。 【構成】 一定な基準電圧を供給し集積素子の工程偏差
による出力信号のエラーを補償する電流補償部６０およ
び電圧分配器５０と、コースビットデコーダ１０および
ファインビットデコーダ７０と、電流スケーラ２０と、
電流／電圧変換器３０とを備え、半導体チップのサイズ
を減らし得るディジタル／アナログ変換器が構成されて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル／アナログ
変換器に係るもので、詳しくは、入力されたディジタル
データを上位ビットと下位ビットとに分離して電流アレ
イ（currentarray)と抵抗アレイ（resistor array) で
それぞれ処理し、高速およびハイレゾリューション（Hi
gh Resolution)のディジタル／アナログ変換を可能に
し、工程偏差による誤差を電流補償回路により自動補償
させて、半導体の集積度向上に適応し得るようにしたデ
ィジタル／アナログ変換器に関するものである。
変換器に係るもので、詳しくは、入力されたディジタル
データを上位ビットと下位ビットとに分離して電流アレ
イ（currentarray)と抵抗アレイ（resistor array) で
それぞれ処理し、高速およびハイレゾリューション（Hi
gh Resolution)のディジタル／アナログ変換を可能に
し、工程偏差による誤差を電流補償回路により自動補償
させて、半導体の集積度向上に適応し得るようにしたデ
ィジタル／アナログ変換器に関するものである。
【０００２】
【従来の技術】一般に、ディジタル／アナログ変換器に
おいては、図７に示したように、入力するディジタル信
号のビット数がＮビットである場合、２N 個の抵抗列が
上位基準電圧（ＶRT）と下位基準電圧（ＶRB) 間に直列
に連結され、それら両方側の電圧を２N 個のステップに
分周する電圧分配器１と、Ｎビットのディジタル入力信
号を２N ビットにデコーディングして分周電圧選択部２
に出力するデコーダ３と、２N −１個のスイッチを有し
前記電圧分配器１により２N 個のステップに分周された
電圧中、前記デコーダ３により選択されたステップの電
圧を出力する分周電圧選択部２と、該分周電圧選択部２
で選択された電圧を緩衝増幅して出力する出力バッファ
４とを備えていた。
おいては、図７に示したように、入力するディジタル信
号のビット数がＮビットである場合、２N 個の抵抗列が
上位基準電圧（ＶRT）と下位基準電圧（ＶRB) 間に直列
に連結され、それら両方側の電圧を２N 個のステップに
分周する電圧分配器１と、Ｎビットのディジタル入力信
号を２N ビットにデコーディングして分周電圧選択部２
に出力するデコーダ３と、２N −１個のスイッチを有し
前記電圧分配器１により２N 個のステップに分周された
電圧中、前記デコーダ３により選択されたステップの電
圧を出力する分周電圧選択部２と、該分周電圧選択部２
で選択された電圧を緩衝増幅して出力する出力バッファ
４とを備えていた。
【０００３】そして、このようなディジタル／アナログ
変換器の作用を説明すると次のようであった。
変換器の作用を説明すると次のようであった。
【０００４】すなわち、入力するディジタル信号がＮビ
ットである場合、上位基準電圧（Ｖ RT）と下位基準電圧
（ＶRB）間に直列に連結されている２N 個の抵抗（Ｒ１
−Ｒ２N ）における両方側端の電圧差（ＶRT−ＶRB）は
２N 個のステップに分周され、このとき、各抵抗（Ｒ１
〜Ｒ２N ）の両方側端にかかる電圧差は（ＶRT−ＶRB）
／２N ［Ｖ］になる。
ットである場合、上位基準電圧（Ｖ RT）と下位基準電圧
（ＶRB）間に直列に連結されている２N 個の抵抗（Ｒ１
−Ｒ２N ）における両方側端の電圧差（ＶRT−ＶRB）は
２N 個のステップに分周され、このとき、各抵抗（Ｒ１
〜Ｒ２N ）の両方側端にかかる電圧差は（ＶRT−ＶRB）
／２N ［Ｖ］になる。
【０００５】かつ、前記電圧分配器１で各抵抗間の２N
−１個の接点が前記分周電圧選択部２の２N −１個の電
子スイッチ（Ｓ１〜Ｓ２N −１）の一方側にそれぞれ連
結され、それらスイッチの他方側はすべて共通接続され
前記出力バッファ４のＯＰアンプ（OP-AMP) の非反転入
力端子に印加される。
−１個の接点が前記分周電圧選択部２の２N −１個の電
子スイッチ（Ｓ１〜Ｓ２N −１）の一方側にそれぞれ連
結され、それらスイッチの他方側はすべて共通接続され
前記出力バッファ４のＯＰアンプ（OP-AMP) の非反転入
力端子に印加される。
【０００６】次いで、Ｎビットのディジタル入力信号を
２N ビットにデコーディングするデコーダ３の出力信号
は前記電子スイッチ（Ｓ１〜Ｓ２N −１）にそれぞれス
イッチング制御信号として印加される。
２N ビットにデコーディングするデコーダ３の出力信号
は前記電子スイッチ（Ｓ１〜Ｓ２N −１）にそれぞれス
イッチング制御信号として印加される。
【０００７】したがって、前記分周電圧選択部２の電子
スイッチ（Ｓ１〜Ｓ２N −１）は前記デコーダ３から入
力するディジタル信号によりＯＮ／ＯＦＦされるので前
記電圧分配器１で分周された電圧が選択され、前記分周
電圧選択部２の出力信号は出力バッファ４を通って適正
レベルに増幅して出力される。
スイッチ（Ｓ１〜Ｓ２N −１）は前記デコーダ３から入
力するディジタル信号によりＯＮ／ＯＦＦされるので前
記電圧分配器１で分周された電圧が選択され、前記分周
電圧選択部２の出力信号は出力バッファ４を通って適正
レベルに増幅して出力される。
【０００８】
【発明が解決しようとする課題】しかるに、このように
構成された従来のディジタル／アナログ変換器において
は、出力電圧（Ｖ0 ）がハイレゾリューション（High R
esolution)になるほどそれに伴う抵抗列とスイッチング
群とが大きくなるためチップのサイズが大きくなり、消
費電力も増加されるという不都合な点があった。
構成された従来のディジタル／アナログ変換器において
は、出力電圧（Ｖ0 ）がハイレゾリューション（High R
esolution)になるほどそれに伴う抵抗列とスイッチング
群とが大きくなるためチップのサイズが大きくなり、消
費電力も増加されるという不都合な点があった。
【０００９】また、２N 個の抵抗列が互いにマッチング
されない場合はレゾリューションが低下されるという不
都合な点があった。
されない場合はレゾリューションが低下されるという不
都合な点があった。
【００１０】それで、このような問題点を解決するため
本発明者たちは研究を重ねた結果、次のようなディジタ
ル／アナログ変換器を提供しようとするものである。
本発明者たちは研究を重ねた結果、次のようなディジタ
ル／アナログ変換器を提供しようとするものである。
【００１１】
【課題を解決するための手段】本発明の目的は、入力さ
れるディジタルデータを上位ビットと下位ビットに区分
してそれぞれ電流アレイ方式および抵抗アレイ方式によ
り処理し高速およびハイレゾリューションにディジタル
／アナログ変換を行ない得るディジタル／アナログ変換
器を提供しようとするものである。
れるディジタルデータを上位ビットと下位ビットに区分
してそれぞれ電流アレイ方式および抵抗アレイ方式によ
り処理し高速およびハイレゾリューションにディジタル
／アナログ変換を行ない得るディジタル／アナログ変換
器を提供しようとするものである。
【００１２】また、本発明の他の目的は、外部の抵抗か
ら常に一定な基準電圧を供給して工程偏差による誤差を
改善し、チップのサイズを減らし得るディジタル／アナ
ログ変換器を提供しようとするものである。
ら常に一定な基準電圧を供給して工程偏差による誤差を
改善し、チップのサイズを減らし得るディジタル／アナ
ログ変換器を提供しようとするものである。
【００１３】そして、このような本発明の目的は、（Ｍ
＋Ｎ）ビットのディジタル信号中、上位ビットのＭビッ
トをデコーディングして出力するコースビットデコーダ
と、前記（Ｍ＋Ｎ）ビットのディジタル信号中、下位ビ
ットのＮビットをデコーディングして出力するファイン
ビットデコーダと、各異なる加重値に設定された複数個
の電流源中、前記コースビットデコーダの出力信号によ
り該当する電流を出力する電流スケーラと、該電流スケ
ーラから入力された電流を相応の電圧に変換する電流／
電圧変換器と、該電流／電圧変換器から入力された電圧
を出力する電圧エレベータと、該電圧エレベータから入
力された電圧を基準電圧に受け複数のステップに等分し
た後、ファインビットデコーダから入力されるスイッチ
ング制御信号により該当の電圧を出力する電圧分配器
と、該電圧分配器に供給される基準電圧の電圧降下が一
定になるように電流の供給を制御する電流補償部とを備
えてディジタル／アナログ変換器を構成することにより
達成される。
＋Ｎ）ビットのディジタル信号中、上位ビットのＭビッ
トをデコーディングして出力するコースビットデコーダ
と、前記（Ｍ＋Ｎ）ビットのディジタル信号中、下位ビ
ットのＮビットをデコーディングして出力するファイン
ビットデコーダと、各異なる加重値に設定された複数個
の電流源中、前記コースビットデコーダの出力信号によ
り該当する電流を出力する電流スケーラと、該電流スケ
ーラから入力された電流を相応の電圧に変換する電流／
電圧変換器と、該電流／電圧変換器から入力された電圧
を出力する電圧エレベータと、該電圧エレベータから入
力された電圧を基準電圧に受け複数のステップに等分し
た後、ファインビットデコーダから入力されるスイッチ
ング制御信号により該当の電圧を出力する電圧分配器
と、該電圧分配器に供給される基準電圧の電圧降下が一
定になるように電流の供給を制御する電流補償部とを備
えてディジタル／アナログ変換器を構成することにより
達成される。
【００１４】
【作用】（Ｍ＋Ｎ）ビットのディジタル信号が入力され
ると、上位ビットのＭビットと下位ビットのＮビットと
に分離され上位ビットのＭビットはコースビットデコー
ダで、下位ビットのＮビットはファインビットデコーダ
でそれぞれデコーディングされる。
ると、上位ビットのＭビットと下位ビットのＮビットと
に分離され上位ビットのＭビットはコースビットデコー
ダで、下位ビットのＮビットはファインビットデコーダ
でそれぞれデコーディングされる。
【００１５】次いで、コースビットデコーダの出力信号
は電流スケーラに入力され、該電流スケーラから該当の
出力電流が電流／電圧変換器により出力されて該電流／
電圧変換器により相応の電圧が電圧エレベータを通って
電圧分配器に出力され、該電圧分配器で前記電圧エレベ
ータから入力された電圧を基準電圧とし、前記ファイン
デコーダから入力される該当電圧信号と電流補償部から
入力される補償電流信号とによりアナログ信号に変換さ
れる。
は電流スケーラに入力され、該電流スケーラから該当の
出力電流が電流／電圧変換器により出力されて該電流／
電圧変換器により相応の電圧が電圧エレベータを通って
電圧分配器に出力され、該電圧分配器で前記電圧エレベ
ータから入力された電圧を基準電圧とし、前記ファイン
デコーダから入力される該当電圧信号と電流補償部から
入力される補償電流信号とによりアナログ信号に変換さ
れる。
【００１６】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。
細に説明する。
【００１７】図１に示したように、本発明に係るディジ
タル／アナログ変換器においては、入力される（Ｍ＋
Ｎ）ビットのディジタル信号中、上位Ｍビットのディジ
タル信号をデコーディングして出力するコースビットデ
コーダ（Coarse Bit Decorder)１０と、下位Ｎビットの
ディジタル信号をデコーディングして出力するファイン
ビットデコーダ（Fine Bit Decorder)７０と、電流を２
N 個のステップに区分し前記コースビットデコーダ１０
から出力する信号により該当のステップの電流を選択し
て出力する電流スケーラ２０と、該電流スケーラ２０か
ら入力される電流を相応の電圧に変換する電流／電圧変
換部３０と、該電流／電圧変換器３０と前記電流スケー
ラ２０とを通って電圧に変換され入力する１ステップの
電圧を電圧分配器５０に出力する電圧エレベータ４０
と、該電圧エレベータ４０から入力する電圧を上、下位
基準電圧として受け２N 個のステップに等分して前記フ
ァインビットデコーダ７０から入力されるスイッチング
信号により該当電圧を選択して出力する電圧分配器５０
と、該電圧分配器５０に流れる電流を補償する電流補償
部６０とを備えて構成されている。
タル／アナログ変換器においては、入力される（Ｍ＋
Ｎ）ビットのディジタル信号中、上位Ｍビットのディジ
タル信号をデコーディングして出力するコースビットデ
コーダ（Coarse Bit Decorder)１０と、下位Ｎビットの
ディジタル信号をデコーディングして出力するファイン
ビットデコーダ（Fine Bit Decorder)７０と、電流を２
N 個のステップに区分し前記コースビットデコーダ１０
から出力する信号により該当のステップの電流を選択し
て出力する電流スケーラ２０と、該電流スケーラ２０か
ら入力される電流を相応の電圧に変換する電流／電圧変
換部３０と、該電流／電圧変換器３０と前記電流スケー
ラ２０とを通って電圧に変換され入力する１ステップの
電圧を電圧分配器５０に出力する電圧エレベータ４０
と、該電圧エレベータ４０から入力する電圧を上、下位
基準電圧として受け２N 個のステップに等分して前記フ
ァインビットデコーダ７０から入力されるスイッチング
信号により該当電圧を選択して出力する電圧分配器５０
と、該電圧分配器５０に流れる電流を補償する電流補償
部６０とを備えて構成されている。
【００１８】このように構成された本発明に係るディジ
タル／アナログ変換器の作用を説明すると次のようであ
る。
タル／アナログ変換器の作用を説明すると次のようであ
る。
【００１９】まず、Ｍビットのディジタル信号が入力さ
れると上位Ｍビットと下位Ｎビットとに分離され、該上
位Ｍビットはコースビットデコーダ１０でデコーディン
グされ、下位Ｎビットはファインビットデコーダ７０で
デコーディングされる。
れると上位Ｍビットと下位Ｎビットとに分離され、該上
位Ｍビットはコースビットデコーダ１０でデコーディン
グされ、下位Ｎビットはファインビットデコーダ７０で
デコーディングされる。
【００２０】次いで、前記コースビットデコーダ１０で
デコーディングされた信号は電流スケーラ２０に入力さ
れ、該電流スケーラ２０では電流を２M 個のステップに
区分し前記コースビットデコーダ１０から入力される信
号により該当の１個ステップの電流を選択して出力す
る。
デコーディングされた信号は電流スケーラ２０に入力さ
れ、該電流スケーラ２０では電流を２M 個のステップに
区分し前記コースビットデコーダ１０から入力される信
号により該当の１個ステップの電流を選択して出力す
る。
【００２１】この場合、該電流スケーラ２０には、図２
に示したように、Ｍ個の電流源が並列に連結されて、一
方側は接地され、他方側は接続点２１に共通接続して電
流／電圧変換器３０に連結され、各電流源と接続点２１
間にはｍ個のスイッチ（sw1-swm)が接続されている。
に示したように、Ｍ個の電流源が並列に連結されて、一
方側は接地され、他方側は接続点２１に共通接続して電
流／電圧変換器３０に連結され、各電流源と接続点２１
間にはｍ個のスイッチ（sw1-swm)が接続されている。
【００２２】かつ、入力するディジタル信号がＭビット
（ＤM 、ＤM-1 、…、Ｄ1 ）である場合、前記電流源に
はＩ／２、Ｉ／２2 、…、Ｉ／２M の加重値がそれぞれ
付与され、コースビットデコーダ１０から入力されるデ
ータの組合せによって該当スイッチがオンになり、電流
源が選択されて出力される。
（ＤM 、ＤM-1 、…、Ｄ1 ）である場合、前記電流源に
はＩ／２、Ｉ／２2 、…、Ｉ／２M の加重値がそれぞれ
付与され、コースビットデコーダ１０から入力されるデ
ータの組合せによって該当スイッチがオンになり、電流
源が選択されて出力される。
【００２３】したがって、前記電流スケーラ２０は２M
個のステップに区分された電流を出力し、該出力される
電流Ｉ0 は次の式により表示される。
個のステップに区分された電流を出力し、該出力される
電流Ｉ0 は次の式により表示される。
【００２４】
【数１】
【００２５】次いで、前記電流スケーラ２０の出力電流
Ｉ0 は、図４に示した、電流／電圧変換器３０により電
圧に変換され、入力電流Ｉ0 に対する変換電圧Ｖ01は前
記電流Ｉ0 と回路のインピーダンスＺ0 が乗じられた程
度の電圧が電源電圧からダウンされて現われ、変換電圧
Ｖ01は、 Ｖ01＝ＶDD−Ｚ0 Ｉ0 になる。
Ｉ0 は、図４に示した、電流／電圧変換器３０により電
圧に変換され、入力電流Ｉ0 に対する変換電圧Ｖ01は前
記電流Ｉ0 と回路のインピーダンスＺ0 が乗じられた程
度の電圧が電源電圧からダウンされて現われ、変換電圧
Ｖ01は、 Ｖ01＝ＶDD−Ｚ0 Ｉ0 になる。
【００２６】次いで、該変換電圧Ｖ0 は、電圧エレベー
タ４０を通じて電圧分配器５０の上位基準電圧に印加さ
れる。
タ４０を通じて電圧分配器５０の上位基準電圧に印加さ
れる。
【００２７】また、電圧エレベータ４０においては、図
４に示したように、前記電流スケーラ２０と電流／電圧
変換器３０とにより２M 個のステップに区分された電圧
中、前記コースビットデコーダ１０により選択された１
ステップの電圧、すなわち、コース１ビットのステップ
を電圧分配器５０の上位基準電圧ＶT に出力する。
４に示したように、前記電流スケーラ２０と電流／電圧
変換器３０とにより２M 個のステップに区分された電圧
中、前記コースビットデコーダ１０により選択された１
ステップの電圧、すなわち、コース１ビットのステップ
を電圧分配器５０の上位基準電圧ＶT に出力する。
【００２８】次いで、電圧分配器５０においては、図５
に示すように、すべて同様な抵抗値を有する２N 個の抵
抗（Ｒ１〜Ｒ２N ）が上、下位基準電圧間に直列に連結
され、該各抵抗の関係は、Ｒ１＝Ｒ２＝…＝Ｒ２N とな
り、Ｒ１＋Ｒ２＋…＋Ｒ２N＝ＲREF に設定され、それ
ら抵抗列の両方側端には上位基準電圧ＶT と下位基準電
圧ＶB とがそれぞれ印加され、それら上、下位基準電圧
間の電圧降下は、図４に示したように、２M 区間に区分
された電圧中、前記電圧エレベータ４０から入力された
コース１ビットステップの電圧（ＶT −ＶB ＝ＶOP-P２
M 、ＶOP-P：Full scale) になる。
に示すように、すべて同様な抵抗値を有する２N 個の抵
抗（Ｒ１〜Ｒ２N ）が上、下位基準電圧間に直列に連結
され、該各抵抗の関係は、Ｒ１＝Ｒ２＝…＝Ｒ２N とな
り、Ｒ１＋Ｒ２＋…＋Ｒ２N＝ＲREF に設定され、それ
ら抵抗列の両方側端には上位基準電圧ＶT と下位基準電
圧ＶB とがそれぞれ印加され、それら上、下位基準電圧
間の電圧降下は、図４に示したように、２M 区間に区分
された電圧中、前記電圧エレベータ４０から入力された
コース１ビットステップの電圧（ＶT −ＶB ＝ＶOP-P２
M 、ＶOP-P：Full scale) になる。
【００２９】したがって、コース１ビットステップの電
圧が前記抵抗列（Ｒ１〜Ｒ２N ）により２N 個にそれぞ
れ均等に等分される。ここでＲREF は、図６の電流補償
回路に適用される抵抗値と同様である。
圧が前記抵抗列（Ｒ１〜Ｒ２N ）により２N 個にそれぞ
れ均等に等分される。ここでＲREF は、図６の電流補償
回路に適用される抵抗値と同様である。
【００３０】それの２N 個に構成された抵抗列におい
て、各抵抗間の接点は２N-1 個のスイッチ（ＳＦ１〜Ｓ
Ｆ２N-1 ）の一方側端子にそれぞれ連結され、それらス
イッチＳＦ１〜ＳＦ２N-1 の他方側端子は共通接続され
出力バッファ５０Ａの非反転入力端子に接続される。
て、各抵抗間の接点は２N-1 個のスイッチ（ＳＦ１〜Ｓ
Ｆ２N-1 ）の一方側端子にそれぞれ連結され、それらス
イッチＳＦ１〜ＳＦ２N-1 の他方側端子は共通接続され
出力バッファ５０Ａの非反転入力端子に接続される。
【００３１】そして、前記スイッチ（ＳＦ１〜ＳＦ２
N-1 ）は、ファインビットデコーダ７０がＮビットの入
力データをデコーディングして出力する信号によりスイ
ッチングが制御される。
N-1 ）は、ファインビットデコーダ７０がＮビットの入
力データをデコーディングして出力する信号によりスイ
ッチングが制御される。
【００３２】したがって、前記電子スイッチ（ＳＦ１〜
ＳＦ２N-1 ）から出力する電圧は、２N 個のコースビッ
トステップに区分された電圧が再び２N 個のファインビ
ットステップに区分されるので、結局（Ｍ＋Ｎ）ビット
のディジタル入力信号がアナログ電圧に変換される。
ＳＦ２N-1 ）から出力する電圧は、２N 個のコースビッ
トステップに区分された電圧が再び２N 個のファインビ
ットステップに区分されるので、結局（Ｍ＋Ｎ）ビット
のディジタル入力信号がアナログ電圧に変換される。
【００３３】次いで、前記ディジタル／アナログ変換さ
れた信号は前記出力バッファ５０Ａの非反転入力端子に
印加され、適正レベルに増幅されて出力される。
れた信号は前記出力バッファ５０Ａの非反転入力端子に
印加され、適正レベルに増幅されて出力される。
【００３４】一方、図５に示した電圧分配器５０におい
て、抵抗ＲREF ＝Ｒ１＋Ｒ２＋…＋Ｒ２N 値は常に一定
にならず、製造工程の工程偏差によりＲREF ＝ＲREF ＋
ΔＲになる。
て、抵抗ＲREF ＝Ｒ１＋Ｒ２＋…＋Ｒ２N 値は常に一定
にならず、製造工程の工程偏差によりＲREF ＝ＲREF ＋
ΔＲになる。
【００３５】すなわち、一定な電流により電圧分配器５
０が駆動する場合、コース１ビットステップが正確に出
力されず、ΔＲＩ／２M 程度の電圧誤差が発生される。
０が駆動する場合、コース１ビットステップが正確に出
力されず、ΔＲＩ／２M 程度の電圧誤差が発生される。
【００３６】よって、抵抗列（Ｒ１〜Ｒ２N ）の抵抗値
が工程偏差により変化しても、上位基準電圧（ＶT ）と
下位基準電圧（ＶB ）間の電圧降下がコース１ビットス
テップの値と同様になるように補償する必要がある。
が工程偏差により変化しても、上位基準電圧（ＶT ）と
下位基準電圧（ＶB ）間の電圧降下がコース１ビットス
テップの値と同様になるように補償する必要がある。
【００３７】それで、本発明では図６に示したような電
流補償部６０を使用している。すなわち、該電流補償部
６０においては、電源電圧ＶDDと接地との間に、外部抵
抗Ｒ CON と、図２の電流スケーラ２０の電流源のＩ／２
M のような電流源とが直列に連結され、それら外部抵抗
ＲCON と電流源間の接点Ａが出力バッファ６０ＡのＯＰ
アンプ（OP-AMP) の非反転入力端子に接続され、抵抗Ｒ
REF とＮＭＯＳ（ＮＭ１）とが電源電圧と接地間に直列
に連結され、それら抵抗ＲREF とＮＭＯＳ（ＮＭ１）と
の接点に前記出力バッファ（６０Ａ）の出力端が接続さ
れ、前記ＮＭＯＳ（ＮＭ１）のゲートに他のＮＭＯＳ
（ＮＭ２）のゲートが連結され、該ＮＭＯＳ（ＮＭ２）
のドレインには電圧分配器５０の下位基準電圧ＶB が接
続され、ソースと接地されている。
流補償部６０を使用している。すなわち、該電流補償部
６０においては、電源電圧ＶDDと接地との間に、外部抵
抗Ｒ CON と、図２の電流スケーラ２０の電流源のＩ／２
M のような電流源とが直列に連結され、それら外部抵抗
ＲCON と電流源間の接点Ａが出力バッファ６０ＡのＯＰ
アンプ（OP-AMP) の非反転入力端子に接続され、抵抗Ｒ
REF とＮＭＯＳ（ＮＭ１）とが電源電圧と接地間に直列
に連結され、それら抵抗ＲREF とＮＭＯＳ（ＮＭ１）と
の接点に前記出力バッファ（６０Ａ）の出力端が接続さ
れ、前記ＮＭＯＳ（ＮＭ１）のゲートに他のＮＭＯＳ
（ＮＭ２）のゲートが連結され、該ＮＭＯＳ（ＮＭ２）
のドレインには電圧分配器５０の下位基準電圧ＶB が接
続され、ソースと接地されている。
【００３８】この場合、電流Ｉ／２M が電源電圧ＶDDで
集積素子の抵抗ＲCON に流れているので、接続点Ａの電
圧はＶA ＝ＶDD−（ＲCON ×Ｉ／２M ）になる。
集積素子の抵抗ＲCON に流れているので、接続点Ａの電
圧はＶA ＝ＶDD−（ＲCON ×Ｉ／２M ）になる。
【００３９】そして、ＶDD−ＶA がコース１ビットステ
ップの電圧になるように外部抵抗Ｒ CON の値を設定する
と、ＲCON ×Ｉ／２M ＝コース１ビットステップの電圧
になり、常に一定な電圧を得るようになる。
ップの電圧になるように外部抵抗Ｒ CON の値を設定する
と、ＲCON ×Ｉ／２M ＝コース１ビットステップの電圧
になり、常に一定な電圧を得るようになる。
【００４０】該電圧は出力バッファ６０Ａを通って同様
な電圧が接続点Ｂに伝達され、ＶBになる。
な電圧が接続点Ｂに伝達され、ＶBになる。
【００４１】かつ、前記ＮＭＯＳ（ＮＭ１）を通って流
れる電流ＩS は、
れる電流ＩS は、
【００４２】
【数２】
【００４３】になる。ここで、前記抵抗ＲREF は、図５
のように構成された電圧分配器５０で抵抗列（Ｒ１〜Ｒ
２N ）の抵抗を全部合わせた値と同様である。
のように構成された電圧分配器５０で抵抗列（Ｒ１〜Ｒ
２N ）の抵抗を全部合わせた値と同様である。
【００４４】また、図５に示したように、電圧分配器５
０の抵抗列（Ｒ１〜Ｒ２N ）から発生される電圧降下Δ
Ｖは、
０の抵抗列（Ｒ１〜Ｒ２N ）から発生される電圧降下Δ
Ｖは、
【００４５】
【数３】
【００４６】になる。したがって、前記電圧分配器（５
０）の上、下位基準電圧間の電圧降下（ΔＶ）は、集積
素子の外部抵抗（ＲCON ）により正確に制御され、集積
化工程を通った抵抗値の変化にかかわらず一定な基準電
圧を得ることができる。
０）の上、下位基準電圧間の電圧降下（ΔＶ）は、集積
素子の外部抵抗（ＲCON ）により正確に制御され、集積
化工程を通った抵抗値の変化にかかわらず一定な基準電
圧を得ることができる。
【００４７】
【発明の効果】以上説明したように、本発明に係るディ
ジタル／アナログ変換器においては、電圧分配器（５
０）に一定な基準電圧を供給し集積素子の工程偏差によ
る出力信号のエラーを除去し得るようになっているた
め、従来の抵抗ストリング方式において入力されるディ
ジタルデータが１６ビットである場合２16個の抵抗を必
要としていたが、本発明では入力されるデータが１６
（８＋８）ビットである場合２ 8 個の抵抗のみを必要と
するので、チップのサイズを減らすことができるという
効果がある。
ジタル／アナログ変換器においては、電圧分配器（５
０）に一定な基準電圧を供給し集積素子の工程偏差によ
る出力信号のエラーを除去し得るようになっているた
め、従来の抵抗ストリング方式において入力されるディ
ジタルデータが１６ビットである場合２16個の抵抗を必
要としていたが、本発明では入力されるデータが１６
（８＋８）ビットである場合２ 8 個の抵抗のみを必要と
するので、チップのサイズを減らすことができるという
効果がある。
【００４８】かつ、上位８ビットが電流ドライブ方式で
処理されるので抵抗ストリングの方式に比べ高速のディ
ジタル／アナログ変換が可能であるという効果がある。
処理されるので抵抗ストリングの方式に比べ高速のディ
ジタル／アナログ変換が可能であるという効果がある。
【００４９】また、電流補償回路により自動補償が行な
われるので、集積素子のトリミング過程が省略されると
いう効果がある。
われるので、集積素子のトリミング過程が省略されると
いう効果がある。
【図１】本発明に係るディジタル／アナログ変換器のブ
ロック図である。
ロック図である。
【図２】本発明に係る電流スケーラの一実施例を示した
回路図である。
回路図である。
【図３】本発明に係る電流／電圧変換器の一実施例を示
した回路図である。
した回路図である。
【図４】本発明に係る電圧エレベータの一実施例を示し
た説明図である。
た説明図である。
【図５】本発明に係る電圧分配器の一実施例を示した回
路図である。
路図である。
【図６】本発明に係る電流補償部の一実施例を示した回
路図である。
路図である。
【図７】従来のディジタル／アナログ変換器のブロック
図である。
図である。
１０ コースビットデコーダ ２０ 電流スケーラ ３０ 電流／電圧変換器 ４０ 電圧エレベータ ５０ 電圧分配器 ６０ 電流補償部 ７０ ファインビットデコーダ
Claims (11)
- 【請求項１】 ディジタル／アナログ変換器であって、 Ｍ＋Ｎビットのディジタル信号から上位ビットのＭビッ
トをデコーディングして出力するコースビット（Coarse
Bit) デコーダと、 前記Ｍ＋Ｎビットのディジタル信号から下位ビットのＮ
ビットをデコーディングして出力するファインビット
（Fine Bit) デコーダと、 各々異なる加重値に設定された複数個の電流源中、前記
コースビットデコーダの出力信号により該当の電流を出
力する電流スケーラ（Scaler) と、 該電流スケーラから入力された電流を相応の電圧に変換
する電流／電圧変換器と、 該電流／電圧変換器から入力された電圧を出力する電圧
エレベータと、 該電圧エレベータから入力された電圧を基準電圧として
受け、これを複数個のステップに等分した後、ファイン
ビットデコーダから供給されるスイッチング制御信号に
より該当電圧を出力する電圧分配器と、 該電圧分配器に供給される基準電圧の電圧降下が一定に
なるように電流供給を制御する電流補償部とを備えた、
ディジタル／アナログ変換器。 - 【請求項２】 前記電流スケーラは、 各異なる加重値に設定されたＭ個の電流源が互いに並列
に接続され、一方側は接地され、他方側は共通接続され
て出力端子が形成され、前記Ｍ個の電流源と出力端子と
の間にスイッチがそれぞれ連結される、請求項１記載の
ディジタル／アナログ変換器。 - 【請求項３】 前記電流スケーラは、 電流を２M 個のステップに区分し、該２M 個のステップ
に区分された電流中、コースビットデコーダにより選択
された１ステップの電流であるコース１ビットステップ
を出力するようになる、請求項１記載のディジタル／ア
ナログ変換器。 - 【請求項４】 前記スケーラの電流源は、 電流補償のために余分の電流源を含んで構成される請求
項２記載のディジタル／アナログ変換器。 - 【請求項５】 前記余分の電流源は、 電流スケーラの最下位ビットの加重値と同様な加重値を
有するようになる、請求項４記載のディジタル／アナロ
グ変換器。 - 【請求項６】 前記電流／電圧変換器は、 電源電圧がインピーダンスを通って電流スケーラの出力
端子に接続され、その接続点が電圧出力端子となる、請
求項１記載のディジタル／アナログ変換器。 - 【請求項７】 前記電圧エレベータは、 前記電流／電圧変換器から出力されたコース１ビットス
テップが電圧分配器の基準電圧として出力されるように
構成される、請求項１記載のディジタル／アナログ変換
器。 - 【請求項８】 前記電圧分配器は、 前記電流スケーラの最下位ビット電流を利用し前記電圧
エレベータから入力される電圧を等分して出力する２N
個の抵抗が直列に連結された抵抗列と、 該抵抗列の一方側は各抵抗間の接点に連結され他方側は
共通接続され、前記等分され出力する電圧をファインビ
ットデコーダの出力信号により選択的に出力する２N −
１個のスイッチと、 それらスイッチの出力電圧を緩衝増幅して出力する出力
バッファとにより構成された、請求項１記載のディジタ
ル／アナログ変換器。 - 【請求項９】 前記電流補償部は、 電流補償のため電流源は外部抵抗を通って電源電圧端子
と連結されるとともに該接続点はバッファの入力端と接
続され、前記電源電圧端子は内部抵抗を通ってソースの
接地された第１ＮＭＯＳのドレインおよびゲートと共通
接続され、前記バッファ出力端は内部抵抗と第１ＮＭＯ
Ｓとの接続点に連結され、第２ＮＭＯＳのゲートは前記
第１ＮＭＯＳのゲートと接続され、第２ＮＭＯＳのドレ
インは前記電圧分配器の一方側端子に接続され、それら
第１、第２ＮＭＯＳのソースは接地されるように構成さ
れる、請求項１記載のディジタル／アナログ変換器。 - 【請求項１０】 前記外部抵抗を調節することにより電
圧分配器に流れる電流が調節される、請求項９記載のデ
ィジタル／アナログ変換器。 - 【請求項１１】 前記内部抵抗は、 前記電圧分配器の抵抗列の各抵抗値をすべて合わせた値
と同様である、請求項９記載のディジタル／アナログ変
換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010843A KR960013048B1 (ko) | 1994-05-17 | 1994-05-17 | 디지탈/아날로그 변환기의 오차 보상회로 |
| KR94P10843 | 1994-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321659A true JPH07321659A (ja) | 1995-12-08 |
| JP3554596B2 JP3554596B2 (ja) | 2004-08-18 |
Family
ID=19383311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02802695A Expired - Lifetime JP3554596B2 (ja) | 1994-05-17 | 1995-02-16 | ディジタル／アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568146A (ja) |
| JP (1) | JP3554596B2 (ja) |
| KR (1) | KR960013048B1 (ja) |
| DE (1) | DE19507280C2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163289A (en) * | 1997-09-23 | 2000-12-19 | Philips Electronics North America Corp. | Differential voltage digital-to-analog converter |
| US5977898A (en) * | 1997-12-22 | 1999-11-02 | Texas Instruments Incorporated | Decoding scheme for a dual resistor string DAC |
| KR100563739B1 (ko) * | 1998-12-01 | 2006-06-16 | 삼성전자주식회사 | 액정표시장치의 그레이 전압 발생 장치 |
| EP1380113B1 (en) * | 2000-09-27 | 2007-05-09 | Koninklijke Philips Electronics N.V. | Means for compensating a data-dependent supply current in an electronic circuit |
| US6507272B1 (en) | 2001-07-26 | 2003-01-14 | Maxim Integrated Products, Inc. | Enhanced linearity, low switching perturbation resistor string matrices |
| US6486818B1 (en) | 2001-07-26 | 2002-11-26 | Maxim Integrated Products, Inc. | Segmented resistor string digital-to-analog converters |
| KR100477158B1 (ko) * | 2001-12-18 | 2005-03-17 | 매그나칩 반도체 유한회사 | 디지털-아날로그 변환기를 구비한 씨모스 이미지 센서 |
| DE60312641T2 (de) * | 2003-03-31 | 2007-11-29 | Ami Semiconductor Belgium Bvba | Ein stromgesteuerter Digital Analog Wandler mit gleichbleibender Genauigkeit |
| US6911896B2 (en) * | 2003-03-31 | 2005-06-28 | Maxim Integrated Products, Inc. | Enhanced linearity, low switching perturbation resistor strings |
| JP4376076B2 (ja) * | 2004-01-30 | 2009-12-02 | 富士通マイクロエレクトロニクス株式会社 | Ｄ／ａ変換器および半導体装置 |
| WO2007029381A1 (ja) * | 2005-09-01 | 2007-03-15 | Sharp Kabushiki Kaisha | 表示装置ならびにその駆動回路および駆動方法 |
| US7692462B2 (en) * | 2008-01-25 | 2010-04-06 | Himax Technologies Limited | Delay-locked loop and a stabilizing method thereof |
| JP2010044686A (ja) * | 2008-08-18 | 2010-02-25 | Oki Semiconductor Co Ltd | バイアス電圧生成回路及びドライバ集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954322A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | Ｄ／ａ変換器 |
| US5111205A (en) * | 1990-12-18 | 1992-05-05 | Vlsi Technology, Inc. | Digital-to-analog and analog-to-digital converters |
| US5283580A (en) * | 1992-09-28 | 1994-02-01 | Motorola, Inc. | Current/resistor digital-to-analog converter having enhanced integral linearity and method of operation |
| US5243347A (en) * | 1992-09-28 | 1993-09-07 | Motorola, Inc. | Monotonic current/resistor digital-to-analog converter and method of operation |
-
1994
- 1994-05-17 KR KR1019940010843A patent/KR960013048B1/ko not_active IP Right Cessation
-
1995
- 1995-01-04 US US08/368,445 patent/US5568146A/en not_active Expired - Lifetime
- 1995-02-16 JP JP02802695A patent/JP3554596B2/ja not_active Expired - Lifetime
- 1995-03-02 DE DE19507280A patent/DE19507280C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19507280C2 (de) | 1996-10-24 |
| KR950035099A (ko) | 1995-12-30 |
| US5568146A (en) | 1996-10-22 |
| KR960013048B1 (ko) | 1996-09-25 |
| DE19507280A1 (de) | 1995-11-23 |
| JP3554596B2 (ja) | 2004-08-18 |
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