DE1944416A1 - Verfahren zum Herstellen von flaechenhaften Transistoren geringer Kapazitaet - Google Patents
Verfahren zum Herstellen von flaechenhaften Transistoren geringer KapazitaetInfo
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Description
Böblingen, 29. August 1969
si-rz
Anmelderin:
International Business Machines Corporation, Armonk, N.Y. 10 504
Amtliches Aktenzeichen:
Neuanmeldung
Aktenzeichen der Anmelderin: Docket FI 967 086
Verfahren zum Herstellen von flächenhaften Transistoren geringer Kapazität
Es ist bereits bekannt, bei der Herstellung von Transistorstrukturen diffusionsresistente Materialien, beispielsweise
Saphir, zu benutzen, wie dies z.B. aus einem Aufsatz von Müller et al, in der Zeitschrift Proceedings of the IEEE
im Dezember 1964 auf Seite 1489 zu ersehen ist.
Im dem genannten Aufsatz ist jedoch nicht aufgezeigt, daß das Material Saphir als Diffusionssperre bei der Einbringung
von Dotiersubstanzen benutzt wurde.
Weiterhin ist es bekannt, alternierende Leitfähigkeitszonen durch
Dotieren eines Halbleiterkörpers zu erzeugen, wobei die Dotie-
009811/1035
rungssubstanzen durch Fenster innerhalb einer Maske eingebracht
werden, wie dies im einzelnen aus dem amerikanischen Patent 3 260 zu ersehen ist. Bei einem derartigen Vorgehen ergeben sich
jedoch Obergänge großer Flächenabmessungen, die notwendigerweise
zu entsprechend hohen Kapazitäten führen.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein einfaches Verfahren aufzuzeigen, welches es gestattet,
Dioden oder Transistoren mit niedrigen Kapazität herzustellen.
Das hierzu geeignete Verfahren nach der Lehre der vorliegenden
Erfindung ist dadurch gekennzeichnet, daß auf einem für die benutzten Dotiersubstanzen undurchdringlichen Substrat eine
relativ dünne Halbleiterschicht eines ersten Leitfähigkeitstyps
aufgebracht und durch das Fenster einer Maske hindurch zwei
sukzessiven Diffusionsoperationen unterzogen wird, wobei die erste Diffusion mit einer Dotiersubstanz durchgeführt wird,
die zu einer der Leitfähigkeit der Halbleiterschicht 2 entgegengesetzten
und die zweite Diffusion mit einer Dotiersubstanz durchgeführt wird, die zu einer der Leitfähigkeit der Halbleiterschicht
2 entsprechenden Leitfähigkeit führt und die Dauer der Diffusionsoperation genügend lange gewählt wird, damit die
Halbleiterschicht jeweils in ihrer gesamten Dickenerstreckung umdotiert wird.
Einzelheiten der Erfindung ergeben sich aus der folgenden Beschreibung
im Zusammenhang mit den Figuren. Docket FI 967 086 009811/1035
Fig. 3a+3b
In diesen bedeuten:
Fig. 1 Eine Querschnittsdarstellung einer mehrschichtigen
Struktur, welche bei der Herstellung von Transistoren nach der vorliegenden Erfindung als Ausgangskonfiguration
benutzt wird;
Fig. 2a+2b Draufsicht- und Querschnittsdarstellung einer mehrschichtigen
Struktur nach Einbringung des Fensters in die Maske;
Draufsicht- und Querschnittsdarstellungen der Struktur nach Fig. 2 nach Durchführung des ersten
Diffusionsschrittes;
Draufsicht- und Querschnittsdarstellungen der gleichen
Struktur nach Durchführung des zweiten Diffusionsschrittes;
Fig. 5a+5b Querschnittsdarstellungen zweier spezieller Übergangsprofile,
wie sie nach dem Verfahrender vorliegenden Erfindung entstehen und
Fig. 6 eine Draufsicht auf eine im Rahmen des Verfahrens nach der Erfindung anwendbaren Hilfsmaske zur Herstellung
von Emitterkontakten.
Fig. 1 zeigt eine Querschnittsdarstellung einer mehrschichtigen Struktur aus verschiedenen Materialien, wie sie als Ausgangskonfiguration
für die Herstellung eines Flächentransistors nach
Fig. 4a+4b
Docket FI 967 086
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der Lehre der vorliegenden Erfindung benutzt wird. Der nach dem
Verfahren nach der Erfindung herstellbare Transistor eignet sich
auch für integrierte Schaltungen« Als Unterlage ist ein Material vorgesehen, welches eine sehr geringe elektrische Leitfähigkeit
aufweist und außerdem undurchlässig oder fast undurchlässig für
die bei den durchzuführenden Diffusionen verwendeten Dotierungsmaterialien ist. Es gibt eine große Zahl von Substanzen, welche
für das Substrat benutzt werden können.
- Einige typische geeignete Materialien sind Saphir, Siliziumkarbid,
Siliziumnitrid und Siliziumdioxyd.
Eine dünne Schicht 2 aus Halbleitermaterial wird auf die Oberfläche
des Substrats aufgebracht. Für das vorliegende Ausführungsbeispiel
eignet sich besonders eine Dicke des Halbleitermaterials von
etwa 0,5 bis 3,0 μ, gleichwohl können auch andere Dickenabmessungen
grundsätzlich benutzt werden. Natürlich muß das benutzte Halbleitermaterial die für die Halbleiterfertigung charakteristische
kristallinen Eigenschaften aufweisen. Es gibt eine Reihe von in
der Halbleitertechnik bekannten Verfahren zur Herstellung derartiger dünner Schichten, beispielsweise kann hierzu ein epitaktisches Aufwachsverfahren benutzt werden, obwohl eine epitaktische
Schicht zur Realisierung der vorliegenden Erfindung nicht unbedingt
erforderlich ist. Die zunächst auf das Substrat aufgetragene
dünne Schicht aus Halbleitermaterial besitzt einen einheitlichen Leitfähigkeitstyp, der im folgenden beispielsweise als P-leitend
angenommen sei.
Docket FI-967 086 009811/1035
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Das Substrat 1 kann dadurch hergestellt werden, daß man eine
dünne isolierende Schicht auf die Oberfläche eines monokristallinen
Halbleiterkörpers aufbringt. Die isolierende Schicht kann aus Siliziumdioxyd, Siliziumoxyd, Siliziumnitrid, Aluminiumoxyd
oder irgendeinem anderen elektrisch und chemisch geeigneten Material bestehen. Der Niederschlagsprozeß kann mittels irgendeines
geeigneten Verfahrens durchgeführt werden, das sich natürlich für das jeweilig ausgewählte Material eignen muß. Beispielsweise
kann Siliziumdioxyd durch thermische Züchtung, durch Hochfrequenzenergie
benutzende Kathodenzerstäubungsverfahren usw. aufgebracht werden. Siliziumnitrid kann typischerweise niedergeschlagen
werden durch Kathodenzerstäubung mittels hochfrequenzbetriebener Zerstäubungsapparaturen, bei denen gleichzeitig eine
chemische Reaktion abläuft oder durch pyrolytische Niederschlagsverfahren.
Eine verhältnismäßig dicke Schicht ergibt sich im letzteren Falle auf der Oberfläche der isolierenden Schicht, die
gewöhnlich eine Größenordnung von 1,5 . 10 mm besitzt und die daher als Trägerschicht dienen kann. Diese kann aus polykristallinem Silizium bestehen und durch irgendein bekanntes Verfahren hergestellt werden. Jedoch kann auch jedes andere geeignete Material
zu diesem Zweck benutzt werden.
Ein großer Teil des ursprünglichen Siliziumplättchens, d.h. die
Rückseite des oben erwähnten zusammengesetzten Substrates, wird
dann zur Herabsetzung der Dicke entfernt, so daß eine Restdicke
von 2 u bestehen bleibt. Dieser Verfahrensschritt kann durch chemisches oder mechanisches Polieren oder durch eine Kombination
Docket FI 967 086 009811/103 5
dieser Arbeitsgänge vorgenommen werden. Nunmehr wird eine
Diffusionsmaske 3 auf die obere Fläche der dünnen Schicht 2
aufgebracht. Herstellung und Anwendung derartiger Diffusionsmasken sind in der Halbleitertechnik wohl bekannt.
Die Figuren 2a und 2b zeigen Draufsicht und Querschnitt der
mehrschichtigen Konfiguration nach Durchlaufen des nächsten
Verfahrensschrittes im Rahmen der Herstellung der Halbleitervorrichtung
nach der Lehre der Erfindung. Ein Teil der Maske 3 wurde mittels wohlbekannter Verfahren entfernt, beispielsweise durch Ätzverfahren, wie sie vielfach zur Herstellung von
Maskenfenstern angewendet werden. Die Figuren 3a und 3b sind
Draufsicht- und Querschnittsdars te Hangen der mehrschichtigen
Halbleiterkonfiguration nach Durchlaufen des nächsten Verfahrensschrittes
innerhalb des Gesamtherstellungsverfahrens· Es sei angenommen, daß das Halbleitermaterial der zunächst aufgebrachten dünnen Schicht 2 vom P-Leitfähigkeitstyp ist, wobei
sich insgesamt eine PNP-Zonenfolge des Transistors ergibtβ
Es ist für den Fachmann klar, daß bei der Benützung N-leitenden
Ausgangsmaterials sich Transistoren mit einer NPN-Zonenfolge
ergeben.
Nach der Einbringung des Maskenfensters wird eine Donatorsubstan.
durch das Fenster der Maske unter Benutzung von in der Halbleitertechnik wohlbekannter Verfahren nunmehr hindurchdiffundiert.
Dieser Diffusionsprozeß wird über eine ausreichende Zeitspanne
durchgeführt, damit die Donatorsubstanz die gesamte Dicke der
Docket FI 967 086 009811/1035 -"
dünnen P-leitenden Schicht 2 des dünnen Halbleiterplättchens
durchdringen kann und darüber hinaus noch weiter ausgedehnt, damit außerdem ein PN-Öbergang 4 in einigem Abstand von den
Maskenfensterkontüren zustande kommt« Wie später noch im Zusammenhang mit den Figuren 5a und 5b besprochen wird, verlaufen diese
Obergänge in angenäherter Weise rechtwinklig zu den Oberflächen des Halbleiterkörpers.
Die Figuren 4a und 4b sind Draufsichts- und Querschnittsdarstellungen der mehrschichtigen Halbleiterkonfiguration, wie sie
sich nach dem nächsten Verfahrensschritt darstellt. Dieser besteht darin, eine Akzeptorsubstanz durch das Maskenfenster in
die Oberfläche der dünnen Schicht 2 einzudiffundieren, wodurch sie ein zweiter diffundierter Bereich innerhalb des ersten eindiffundierten Bereiches ergibt. Dieser zweite eindiffundierte
Bereich wird wiederum den ersten Leitfähigkeitstyp aufweisen,
d.h. er wird nach der oben gemachten Annahme vom P-Leitfähigkeitstyp sein und einen zweiten PN-Obergang 5 mit der ersten
diffundierten Zone bilden.
Wie aus der Figur 4a zu entnehmen, bildet daher der erste Obergang 4 die äußere Grenze des ersten eindiffundierten Bereiches
und stellt gleichzeitig die Grenzlinie zwischen dem an erster Stelle eindiffundierten Bereich und dem äußeren Bereich der
dünnen Schicht dar. Der zweite PN-Obergang 5 stellt die innere Grenzlinie des an erster Stelle eindiffundierten Bereiches
dar und grenzt den an erster Stelle eindiffundierten Bereich
gegen den an zweiter Stelle eindiffundierten Bereich ab. Die
Kombination aus dem äußeren Bereich des ersten eindiffundierten
und mit dem zweiten eindiffundierten Bereich stellt einen flächenhaften
PNP-Transistor dar, der in der obenstehenden Weise hergestellt wurde. Natürlich kann das gleiche Vorgehen auch dazu
benutzt werden in entsprechender Weise eine NPN-Halbleiterstruktur
herzustellen.
k Die PN-Übergänge 4 und 5 erstrecken sich von der oberen Fläche
^ der dünnen Schicht des halbleitenden Materials durch das gesamte
halbleitende Material hindurch bis zur oberen Fläche des Substrates. Da das Substrat als für den Dotierstoff undurchdinglich
vorausgesetzt wurde, können sich die Übergänge lediglich bis zu diesem Substrat hin erstrecken. Infolgedessen können die
Obergänge nur eine geringe Flächenerstreckung aufweisen, was somit
zu einer stärken Herabsetzung der kapazitätswerte des Transistors
führt.
jf Die Figuren 5a und Sb sind Querschnittsdarstellungen zweier typischer
Übergangsprofile von Transistoren nach der Lehre der
vorliegenden Erfindung. Diese Übergänge können mehr oder weniger
genau senkrecht zur Oberfläche der Halbleiterschicht verlaufen,
wie dies beim Übergang 4 in Figur Sa gezeigt ist. Andererseits
kann der Verlauf auch ziemlich stark von der senkrechten Rich-.
tung abweichen, wie das bei dem Übergang 5 in Figur 5b der Fall
ist. Im allgemeinen wird ein Übergang, welcher sich weiter weg
von der Kante des Maskenfensters befindet, mehr zu einem Docket'FI 967 086 0 Q 9 8 1 Ί / 1 0 3 S
194U16
rechtwinkligen Verlauf bezüglich der Oberfläche der dünnen Schicht tendieren, als dies für Obergänge der Fall ist, die
sich in größerer Nähe der Maskenfensterkante befinden.
Fig, 6 erläutert ein Hilfsverfahren zur Durchführung des Verfahrensschrittes,
wie es in Verbindung mit den Figuren 4a und 4b beschrieben ist. Es ist wünschenswert, daß die Fläche zwischen
der inneren und äußeren Grenzlinie des ersten Diffusionsbereiches groß genug ist, damit noch die Möglichkeit besteht, einen
elektrischen Kontakt oder Zuführung zum ersten Diffusionsbereich anzubringen, welcher der Basiszone des Transistors entspricht.
Ist der Flächenbereich der ersten Diffus ionszone nach dem obigen
Verfahren hergestellten Transistoren zu klein, so kann man eine zusätzliche Hilfsdiffusionsmaske 6 verwenden, welche nach
Durchführung des ersten Diffusionsschrittes auf das Halbleiterplättchen zur Abdeckung eines gewissen zusätzlichen Flächenbereiches
aufgebracht wird. Die zusätzlich verwendete Maskenfläche 6 bewirkt die Abschattung eines größeren Bereiches der ersten
eindiffundierten Fläche gegen die Dotierungssubstanz während der
Durchführung des zweiten Diffusionsschrittes? so daß insgesamt
ein größerer Flächenbereich zum Zwecke der elektrischen Kontaktierung der Basiszone zur Verfügung steht.
Dock« FI 967 086 „0981171036
Claims (3)
1. j Verfahren zum Herstellen von flächenhaften Transistoren
geringer Kapazität, dadurch gekennzeichnet, daß auf einem für die benutzten Dotiersubstanzen undurchdringlichen Substrat
(1) eine relativ dünne Halbleiterschicht (2) eines ersten Leitfähigkeitstyps aufgebracht und durch das Fenster einer
Maske (3) hindurch zwei sukzessiven DiffiisiöESoperationen
unterzogen wird, wobei die erste Diffusion mit einer Dotier-
fr"--'
substanz durchgeführt wird, die zu einer der Leitfähigkeit der Halbleiterschicht entgegengesetzten und die zweite
Diffusion mit einer Dotiersubstanz durchgeführt wird, die zu
einer der Leitfähigkeit der Halbleiterschicht (2) entsprechenden Leitfähigkeit führt und die Dauer der Diffusionsoperation
genügend lange gewählt wirdp damit die Halbleiterschicht
jeweils in ihrer gesamten Dickenerstreckung umdotiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als
Substratmaterial Saphir, Siliziumcarbid (SiC), Sillzitiinni»
trid (Si3N4), öder Siliziumdioxyd (SiO2) benutzt wird,
3. Verfahren nach den Ansprüchen 1 und 2, gekennzeichnet durch
die Benutzung einer Hilfsmaske (6) zur Vergrößerung der
Kontaktierungsfläche für die Basiszone des zu erstellenden
Transistors.
Docket FI 967 086 009811/103S
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3919005A (en) * | 1973-05-07 | 1975-11-11 | Fairchild Camera Instr Co | Method for fabricating double-diffused, lateral transistor |
US4287660A (en) * | 1974-05-21 | 1981-09-08 | U.S. Philips Corporation | Methods of manufacturing semiconductor devices |
US4124933A (en) * | 1974-05-21 | 1978-11-14 | U.S. Philips Corporation | Methods of manufacturing semiconductor devices |
US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3117260A1 (de) * | 1980-05-05 | 1982-05-06 | Bergbahnen Studio GmbH & Co. KG, 6020 Innsbruck | Fahrzeug zum abfahren in einer rinnenfoermigen bahn |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1069506A (en) * | 1966-02-08 | 1967-05-17 | North American Aviation Inc | A semiconductor device and method of making |
FR1535205A (fr) * | 1966-08-26 | 1968-08-02 | Trw Inc | Procédé de fabrication de transistors très minces et d'autres composants à l'état solide et semi-conducteurs ainsi obtenus |
-
1968
- 1968-09-03 US US756806A patent/US3623923A/en not_active Expired - Lifetime
-
1969
- 1969-08-07 FR FR6926640A patent/FR2017229B1/fr not_active Expired
- 1969-08-13 GB GB40475/69A patent/GB1260567A/en not_active Expired
- 1969-08-30 JP JP44068324A patent/JPS4917916B1/ja active Pending
- 1969-09-02 DE DE1944416A patent/DE1944416C2/de not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3117260A1 (de) * | 1980-05-05 | 1982-05-06 | Bergbahnen Studio GmbH & Co. KG, 6020 Innsbruck | Fahrzeug zum abfahren in einer rinnenfoermigen bahn |
Non-Patent Citations (3)
Title |
---|
Electronics Letters 3 (1967), Nr. 4,S. 137-139 * |
Internationale Elektronische Rundschau 1964, Nr. 7, S. 375-378 * |
Proceedings of the IEEE, Dez. 1964, S. 1487-1490 * |
Also Published As
Publication number | Publication date |
---|---|
DE1944416C2 (de) | 1982-09-02 |
US3623923A (en) | 1971-11-30 |
FR2017229A1 (de) | 1970-05-22 |
JPS4917916B1 (de) | 1974-05-04 |
FR2017229B1 (de) | 1973-10-19 |
GB1260567A (en) | 1972-01-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
D2 | Grant after examination | ||
8339 | Ceased/non-payment of the annual fee |