DE1764951B1 - Mehrschichtige metallisierung fuer halbleiteranschluesse - Google Patents
Mehrschichtige metallisierung fuer halbleiteranschluesseInfo
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Description
25
Die vorliegende Erfindung bezieht sich auf eine mehrschichtige Metallisierung für die elektrischen
Anschlüsse von Halbleitervorrichtungen, insbesondere von integrierten Schaltungen. Die aktiven Zonen
der Halbleiterelemente stehen in leitender Verbindung mit Anschlußleitungen, respektive mit Verbindungsleitungen
in integrierten Schaltungen. In komplexen integrierten Schaltungen können die Leitungen,
die die einzelnen Elemente innerhalb einer Schaltung untereinander verbinden, recht umfangreich
werden, und es kann bei größeren integrierten Schaltungen notwendig sein, diese Leitungen in verschiedenen
Ebenen zu führen. Die vorliegende mehrschichtige Metallisierung stellt eine Leitungsart dar,
die für die genannten Verbindungen besonders gut geeignet ist.
Die Halbleitervorrichtungen bestehen im allgemeinen aus einem Monokristall eines Halbleitermaterials
wie z. B. Silizium, mit verschiedenen eindiffundierten P- und N-Bereichen und deren Kombinationen, die
aktive und passive Schaltelemente darstellen. Diese Elemente sind elektrisch miteinander verbunden und
bilden elektronische Schaltungen mit Leiterzügen, die mit Oxyd- und Glasschichten isoliert sind. Die
sich ergebende Vorrichtung ist sehr kompakt, leistungsfähig
und eine zuverlässige Einheit, die relativ wirtschaftlich in Massenprodukten hergestellt werden
kann.
Obwohl die Herstellung von Leitungsstreifen auf integrierten Schaltungen im Prinzip relativ einfach
ist, so gibt es doch viele praktische Schwierigkeiten bezüglich der Auswahl der passenden Materialien,
Herstellungsverfahren, Ausrichtung von Masken, Haftung, gegenseitige Beeinflussung und Lefrierungseffekte
der Materialien usw. Auf dem sehr begrenzt verfügbaren Raum sind die Schaltungen sehr" konzentriert
angeordnet. Dadurch sind Breite u"d Dicke
von Leiterstreifen, Kontaktbereichen usw. «ehr eingeengt,
was zu relativ hoher Stromdichte führt. Diese Überlegung begrenzt die Wahl von ■"erwendbaren
Metallen.
Außerdem muß das die Leitungen bilder"4·= Meta1!
gut an Siliziumoxyd und dem abdeckenden Glas haften. Wenn die Glasabdeckung mechanisch nicht an
den Kontakten haftet, zerstört eine nachfolgende Verarbeitung, bei der Temperaturveränderungen auftreten,
die Dichtung und ermöglicht eine Verunreinigung, so daß der Halbleiter unbrauchbar wird. Das
Metall, das die Kontakte mit dem Kristall bildet, muß mit dem Silizium-Kristall legieren, um einen
guten Anschluß herzustellen, darf andererseits die Zuverlässigkeit der Vorrichtung nicht durch Oxydeinwirkung
verschlechtern und darf als Verbindung zwischen aktiven Bereichen der Vorrichtung und externen
Anschlüssen auch nur ein Minimum an elektrischem Widerstand aufweisen.
Die Anforderungen an die einzelnen Schichten in einem metallurgischen System sind verschieden und
werden mindestens teilweise von den physikalischen Eigenschaften der Metalle in diesen Schichten bestimmt.
Die in der zweiten Schicht verwendeten Metalle dürfen z. B. die Metalle in der ersten Schicht an
den Berührungspunkten nicht zu stark erodieren durch Ausbildung eutektischer Mischungen oder
spröder Stellen oder resistiver intermetallischer Ver- ^ bindungen bei während der nachfolgenden Verarbei- ^
tung auftretenden Temperaturen. Das Metall oder die metallische Zusammensetzung der ersten Schicht
eines metallurgischen Systems darf die Halbleiterübergänge nicht vergiften, muß elektrischen Streuströmen
einen guten Widerstand entgegensetzen, eine hohe Leitfähigkeit aufweisen und mit allen dotierten
Halbleitermaterialien eine gute ohmsche Verbindung herstellen. Außerdem soll die metallurgische Struktur
in der ersten Schicht eine wirkskame Sperre gegen Diffusion des in der zweiten Schicht angewandten
Metalls darstellen, wenn Durchgangsbohrungen direkt über die Kontaktlöcher gesetzt werden. Die in der
zweiten und allen höheren Ebenen verwendete metallurgische Struktur soll eine gute elektrische Leitfähigkeit
aufweisen, an Glas haften, sowohl zu dem Metall der ersten Stufe passen, als auch zu dem für
die Anschlüsse verwendeten weichen Lötmittel bei Temperaturen, denen die Einheiten während der folgenden
Verarbeitungsschritte ausgesetzt sind. Zudem soll sie auch eine gute Verbindung herstellen.
Außerdem sollte die zweite Ebene Widerstands- i fähig gegen Angriffe von Ätzmitteln sein, die im allgemeinen
zur Öffnung der Durchgangsbohrungen und der Anschlußbohrungen in der über der metallurgischen
Schicht liegenden Glasschichtverwendet werden.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, mehrschichtige Metallisierungsstrukturen für
Halbleiteranschlüsse aufzuzeigen, welche die obengenannten Bedingungen weitgehend erfüllen und die
insbesondere auch für die Verwendung in integrierten Halbleitervorrichtungen geeignet sind.
Eine derartige mehrschichtige Metallisierungsstruktur für Anschlüsse an hermetisch abgeschlossenen
planaren Halbleitervorrichtungen, bei der der Halbleiterkörper mit einer Isolierschicht bedeckt ist,
welche die von den einzelnen Halbleiterzonen zu den Anschlußstellen oder zu anderen Halbleiterzonen
führenden Leitungen trägt und ihrerseits mit einer weiteren Isolierschicht abgedeckt ist, ist dadurch gekennzeichnet,
daß die Leitungen aus einer ersten Schicht aus Chrom, einer Schicht aus Kupfer und
einer zweiten Schicht aus Chrom bestehen.
In F i g. 1 ist ein Ausführungsbeispiel einer Einheit
10 gezeistf, die einen Körper 12 aus einem Monokristall von N-Silizium aufweist, in den ein P-Bereich
3 4
14 diffundiert ist, der mehrere diffundierte N-Bereiche dieser Beschreibung verwendete Ausdruck Glas be-16
aufweist. Der P-Bereich 14 und die N-Bereiche 16 zeichnet alle amorphen anorganischen Materialien,
können jede gewünschte Anordnung und Dicke wie Siliziumnitrit, Siliziumdioxyd, Siliziummonoxyd
haben und entweder durch Ätz- und Nachfüllverfah- usw.
ren hergestellt werden, in denen eine Vertiefung in 5 So kann z. B. de Siliziumdioxydschicht 18 durch
den Körper geätzt wird, in die eine Schicht mit ent- HF-Sprühverfahren oder durch Erwärmen des Körgegengesetzter
Leitfähigkeit epitaktisch eingewachsen pers in einem Dampfbad niedergeschlagen werden,
wird und hinterher die grnudsätzlich genauso her- Die Schicht 20 kann durch dasselbe Sprühverfahren,
gestellten Schichten im Grundbereich gebildet wer- pyrolithische Techniken oder Glassedimentierung mit
den. Eine Siliziumdioxydschicht 18 bedeckt den io anschließendem Schmelzen aufgebracht werden. Die
Körper 12 und darüber ist eine Glasschicht 20 ange- obere Glasschicht 32 muß in nichtoxydierender Umordnet.
Die Metallurgie der ersten Ebene weist eine gebung aufgetragen werden, um eine nachteilige Bedünne
Platin-Silitschicht oder eine Palladium-Silit- einflussung der zweiten metallurgischen Schicht zu
schicht 22 auf, die in elektrischer Verbindung mit verhindern. Die Glasschicht 32 wird vorzugsweise im
dem darüberliegenden Molybdänkontaktstreifen 24 15 HF-Sprühverfahren niedergeschlagen. Die verschiesteht.
Die Molybdänschicht kann gegebenenfalls die denen Metallschichten können durch Aufdampfen
Form einer Anschlußfläche annehmen. Wie in F i g. 1 und nachfolgende stellenweise Entfernung in bekanndargestellt,
stellt der Kontaktstreifen 24 die Verbin- ter Technik niedergeschlagen werden. Die Lötsockeldung
mit dem Halbleiter 12 durch Bohrungen 25 in anschlüsse an sich und ihre Herstellung sind bereits
der Siliziumdioxydschicht 18 her. Die Streifen 24 20 bekannt.
sind mit der Schicht 18 und mit der darüberliegen- Kupfer mit seiner hohen elektrischen Leitfähigkeit
den Glasschicht 20 verbunden. Die Metallurgie der wurde bisher bei der Herstellung von Halbleitern
zweiten Ebene ist die Anordnung geschichteter Ver- wegen seiner verunreinigenden Wirkung auf die
bindungsstreifen 26 mit einer unteren relativ dünnen Übergänge allgemein vermieden. Eine Diffusion von
Chromschicht 27, einer relativ dicken Kupferschicht 25 Kupfer zum Halbleiterkörper macht die Einheit un-28
und einer darüberliegenden Chromschicht 29. brauchbar. Normalerweise ist eine Anzahl von Ver-Das
Chrom hat die Aufgabe, eine bessere Haftung arbeitungsschritten mit Erwärmung nach dem Nieder
Kupferschicht auf der Glas- bzw. SiO2-Schicht derschlag der leitenden Streifen bei der Herstellung
herzustellen. Der Streifen 26 stellt die elektrische integrierter Schalteinheiten erforderlich. Diese wiederVerbindung
mit den Streifen der ersten Ebene 24 30 holte Erwärmung fördert die Metalldiffusion,
über die Durchgangslöcher 30 in der Glasschicht 20 Die Verbindungsmetallurgie für integrierte Halbher. Das Durchgangsloch 30 kann entweder direkt leitervorrichtungen, bei der Kupfer in der zweiten über den Öffnungen 25 in der Siliziumdioxydschicht Ebene zwischen Schichten anderer Metalle verwen-18 oder seitlich davon angeordnet werden. Wenn die det ist, weist sämtliche Vorteile der hohen Leitfähig-Durchgangslöcher 30 den richtigen Abstand von den 35 keit des Kupfers auf. Außerdem bringt die Verwen-Öffnungen in der Siliziumdioxydschicht haben, ist es dung von Kupfer an dieser Stelle den Vorteil seiner praktisch unmöglich, daß der Halbleiter durch Diffu- hohen Standfestigkeit gegen Elektromigration mit sion des Kupfermetalls in der zweiten Ebene ver- sich Die Verwendung von Chromschichten auf jeder unreinigt wird. Seite der Kupferschicht in der Laminarstruktur erWenn die Durchgangslöcher direkt über den Öff- 40 hält die Leitfähigkeit während der Wärmebehandnungen in der Siliziumdioxydschicht angeordnet lung bis zu Temperaturen von ungefähr 550° C und werden, muß die metallurgische Struktur auf der die zusammengesetzte Chrom-Kupfer-Chrom-Schicht ersten Ebene eine Sperre bilden können, die der widersteht auch Angriffen durch Ätzmittel auf HF-Kupferdiffusion der zweiten Ebene während der Basis, die zum öffnen der Durchgangs- und Annachfolgenden Warmbehandlung widersteht. Über 45 schlußlöcher in der Glasschicht, z. B. in der oberen der Oberfläche der Schicht 20 und den metallurgi- Schicht 32, benutzt werden.
über die Durchgangslöcher 30 in der Glasschicht 20 Die Verbindungsmetallurgie für integrierte Halbher. Das Durchgangsloch 30 kann entweder direkt leitervorrichtungen, bei der Kupfer in der zweiten über den Öffnungen 25 in der Siliziumdioxydschicht Ebene zwischen Schichten anderer Metalle verwen-18 oder seitlich davon angeordnet werden. Wenn die det ist, weist sämtliche Vorteile der hohen Leitfähig-Durchgangslöcher 30 den richtigen Abstand von den 35 keit des Kupfers auf. Außerdem bringt die Verwen-Öffnungen in der Siliziumdioxydschicht haben, ist es dung von Kupfer an dieser Stelle den Vorteil seiner praktisch unmöglich, daß der Halbleiter durch Diffu- hohen Standfestigkeit gegen Elektromigration mit sion des Kupfermetalls in der zweiten Ebene ver- sich Die Verwendung von Chromschichten auf jeder unreinigt wird. Seite der Kupferschicht in der Laminarstruktur erWenn die Durchgangslöcher direkt über den Öff- 40 hält die Leitfähigkeit während der Wärmebehandnungen in der Siliziumdioxydschicht angeordnet lung bis zu Temperaturen von ungefähr 550° C und werden, muß die metallurgische Struktur auf der die zusammengesetzte Chrom-Kupfer-Chrom-Schicht ersten Ebene eine Sperre bilden können, die der widersteht auch Angriffen durch Ätzmittel auf HF-Kupferdiffusion der zweiten Ebene während der Basis, die zum öffnen der Durchgangs- und Annachfolgenden Warmbehandlung widersteht. Über 45 schlußlöcher in der Glasschicht, z. B. in der oberen der Oberfläche der Schicht 20 und den metallurgi- Schicht 32, benutzt werden.
sehen Streifen 26 der zweiten Ebene ist eine zweite In F i g. 2 ist ein anderes Ausführungsbeispiel
Glasschicht 32 angeordnet. Die elektrische Verbin- einer metallurgischen Struktur auf eine Einheit 50
dung zur metallurgischen Struktur der zweiten Ebene gezeigt. Diese Einheit 50 enthält den Halbleiter 12
erfolgt durch Öffnungen 33 in der Glasschicht 32 50 mit einer Siliziumdioxydschicht 18 auf seiner Oberüber
die eingezeichneten Sockel und Kugeln. Der fläche. Der Halbleiter 12 enthält die diffundierten
Anschluß besteht aus einem Sockel 34 mit einer Bereiche 14 entgegengesetzter Leitfähigkeit. Die erste
unteren Chromschicht 35, einer Mittelschicht aus metallurgische Ebene besteht aus den Laminarstrei-Nickel
oder Kupfer 36 und einer oberen Goldschicht fen 52, mit einer unteren Chromschicht 53, einer
37. Eine nickelplattierte Kupferkugel 38 wird mit 55 relativ dicken mittleren Silberschicht 54 und einer
dem Sockel durch ein Bleilot 40 verbunden. In der oberen Chromschicht 55. Die Chromschicht 53 hat
in F i g. 1 gezeigten Einheit wird die elektrische Ver- direkte Berührung mit der Oberfläche des Halbleiters
bindung zum Körper 12 durch eine rückwärtige 12 durch die Öffnung. Die erste Ebene kann aber
Montagetechnik hergestellt, in der eine Laminar- auch aus einer Laminarschicht Silber bestehen, das
schicht 42 vorgesehen ist, die aus einer inneren 6o zwischen Molvbdänschichten liegt. Eine gläserne
Chromschicht 44, einer mittleren Nickel- oder isolierschicht 20 ist über der Schicht 18 und den
Kupferschicht 46 und einer äußeren Goldschicht 48 Streifen 52 der ersten Ebene angeordnet. Auf der
besteht. Die Schicht 42 wird auf eine geeignete Sch;cht 20 sind die metallurgischen Strukturen der
Unterlage gelötet. zweiten iirid dritten Schicht mit der Streifenkonfi-Die
verschiedenen Isolierschichten in der Einheit 65 pnmtion 26 ähnlich angeordnet, wie es im ZusamiO
können aus einem organischen o^er anorganischen pyp-nhnn* rnit F if». 1 beschrieben wurde. Die veramorphem
Material bestehen und i*» ;eder bis^r he- cr-h'-p^pnen Anordnungen der Streifen in der ersten,
kannten Technik niedergeschlagen werden. Der in 7νΐ«»;+<»η „„d dritten Schicht können 'ede «eei"nete
Form von Kreuzungen, Verbindungen und anderen bekannten Techniken annehmen. Über der Schicht 20
und der Struktur der zweiten Ebene ist eine Glasschicht 56 mit einer Öffnung 59. Über der Schicht 56
und der daraufliegenden Streifenstruktur befindet sich eine weitere Glasschicht 58.
Die elektrische Verbindung zwischen der oberen metallurgischen Schicht und der mittleren Schicht
erfolgt durch die Durchgangslöcher 59 in der Schicht 56. Die elektrische Verbindung der Zwischenschicht
mit der ersten metallurgischen Struktur erfolgt durch die Durchgangslöcher 57 in der Schicht 20. Ein Lötsockel
34 ist genauso wie in F i g. 1 vorgesehen und haftet an einer Lötmasse 50. Das Herstellungsverfahren
für die Lötverbindungen ist genauer beschrieben in der französichen Patentschrift 1482 574.
Hierzu 1 Blatt Zeichnungen
Claims (2)
1. Mehrschichtige Metallisierung für Anschlüsse an hermetisch abgeschlossenen planaren Halbleitervorrichtungen,
bei der der Halbleiterkörper (12) mit einer Isolierschicht (18, 20) bedeckt ist,
die die von den einzelnen Halbleiterzonen (16) zu den Anschlußstellen (38) oder zu anderen
Halbleiterzonen führenden Leitungen (26) trägt und ihrerseits mit einer weiteren Isolierschicht
(32) abgedeckt ist, dadurch gekennzeichnet,
daß die Leitungen aus einer Schicht aus Chrom (27), einer Schicht aus Kupfer (28) und
einer zweiten Schicht aus Chrom (29) bestehen.
2. Verwendung der mehrschichtigen Metallisierung nach Anspruch 1, in integrierter Halbleitervorrichtungen,
dadurch gekennzeichnet, daß außer der auf der den Halbleiterkörper abdeckenden Isolierschicht angeordneten Ebene leitender
Verbindungen (52) noch wenigstens eine weitere darüberliegende Ebene leitender Verbindungen
(26) vorgesehen ist (Fig. 2).
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---|---|---|---|
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Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4008484A (en) * | 1968-04-04 | 1977-02-15 | Fujitsu Ltd. | Semiconductor device having multilayered electrode structure |
US3879840A (en) * | 1969-01-15 | 1975-04-29 | Ibm | Copper doped aluminum conductive stripes and method therefor |
US3838442A (en) * | 1970-04-15 | 1974-09-24 | Ibm | Semiconductor structure having metallization inlaid in insulating layers and method for making same |
US3675092A (en) * | 1970-07-13 | 1972-07-04 | Signetics Corp | Surface controlled avalanche semiconductor device |
US3668484A (en) * | 1970-10-28 | 1972-06-06 | Rca Corp | Semiconductor device with multi-level metalization and method of making the same |
US4005472A (en) * | 1975-05-19 | 1977-01-25 | National Semiconductor Corporation | Method for gold plating of metallic layers on semiconductive devices |
JPS5851425B2 (ja) * | 1975-08-22 | 1983-11-16 | 株式会社日立製作所 | ハンドウタイソウチ |
US4035827A (en) * | 1976-04-29 | 1977-07-12 | Rca Corporation | Thermally ballasted semiconductor device |
FR2350697A1 (fr) * | 1976-05-06 | 1977-12-02 | Cii | Structure perfectionnee de circuits multicouches |
EP0042943A1 (de) * | 1980-07-02 | 1982-01-06 | International Business Machines Corporation | Mehrschichtige Trägerplattenstruktur für integrierte Schaltkreise und Verfahren zur Herstellung solcher Strukturen |
US4307179A (en) * | 1980-07-03 | 1981-12-22 | International Business Machines Corporation | Planar metal interconnection system and process |
JPS6136946A (ja) * | 1984-07-30 | 1986-02-21 | Nec Corp | 半導体装置 |
US5170931A (en) * | 1987-03-11 | 1992-12-15 | International Business Machines Corporation | Method and apparatus for mounting a flexible film semiconductor chip carrier on a circuitized substrate |
US5159535A (en) * | 1987-03-11 | 1992-10-27 | International Business Machines Corporation | Method and apparatus for mounting a flexible film semiconductor chip carrier on a circuitized substrate |
US4788767A (en) * | 1987-03-11 | 1988-12-06 | International Business Machines Corporation | Method for mounting a flexible film semiconductor chip carrier on a circuitized substrate |
JPH0744188B2 (ja) * | 1989-04-28 | 1995-05-15 | 株式会社東海理化電機製作所 | バイポーラトランジスタ |
US5281684A (en) * | 1992-04-30 | 1994-01-25 | Motorola, Inc. | Solder bumping of integrated circuit die |
US5477086A (en) * | 1993-04-30 | 1995-12-19 | Lsi Logic Corporation | Shaped, self-aligning micro-bump structures |
US5767580A (en) * | 1993-04-30 | 1998-06-16 | Lsi Logic Corporation | Systems having shaped, self-aligning micro-bump structures |
US5468984A (en) * | 1994-11-02 | 1995-11-21 | Texas Instruments Incorporated | ESD protection structure using LDMOS diodes with thick copper interconnect |
US6388203B1 (en) | 1995-04-04 | 2002-05-14 | Unitive International Limited | Controlled-shaped solder reservoirs for increasing the volume of solder bumps, and structures formed thereby |
JP3549208B2 (ja) | 1995-04-05 | 2004-08-04 | ユニティヴ・インターナショナル・リミテッド | 集積再分配経路設定導体、はんだバイプならびにそれらにより形成された構造を形成する方法 |
US5789271A (en) * | 1996-03-18 | 1998-08-04 | Micron Technology, Inc. | Method for fabricating microbump interconnect for bare semiconductor dice |
US6078100A (en) | 1999-01-13 | 2000-06-20 | Micron Technology, Inc. | Utilization of die repattern layers for die internal connections |
US6576926B1 (en) | 1999-02-23 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
US6710446B2 (en) * | 1999-12-30 | 2004-03-23 | Renesas Technology Corporation | Semiconductor device comprising stress relaxation layers and method for manufacturing the same |
JP3568869B2 (ja) * | 2000-02-28 | 2004-09-22 | シャープ株式会社 | 半導体集積回路装置及びその製造方法 |
DE60108413T2 (de) | 2000-11-10 | 2005-06-02 | Unitive Electronics, Inc. | Verfahren zum positionieren von komponenten mit hilfe flüssiger antriebsmittel und strukturen hierfür |
JP3526548B2 (ja) * | 2000-11-29 | 2004-05-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US6863209B2 (en) | 2000-12-15 | 2005-03-08 | Unitivie International Limited | Low temperature methods of bonding components |
US6577002B1 (en) * | 2001-11-29 | 2003-06-10 | Sun Microsystems, Inc. | 180 degree bump placement layout for an integrated circuit power grid |
US6960828B2 (en) | 2002-06-25 | 2005-11-01 | Unitive International Limited | Electronic structures including conductive shunt layers |
US7547623B2 (en) | 2002-06-25 | 2009-06-16 | Unitive International Limited | Methods of forming lead free solder bumps |
US7531898B2 (en) | 2002-06-25 | 2009-05-12 | Unitive International Limited | Non-Circular via holes for bumping pads and related structures |
TWI225899B (en) | 2003-02-18 | 2005-01-01 | Unitive Semiconductor Taiwan C | Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer |
US7049216B2 (en) * | 2003-10-14 | 2006-05-23 | Unitive International Limited | Methods of providing solder structures for out plane connections |
TW200603698A (en) | 2004-04-13 | 2006-01-16 | Unitive International Ltd | Methods of forming solder bumps on exposed metal pads and related structures |
US20060205170A1 (en) * | 2005-03-09 | 2006-09-14 | Rinne Glenn A | Methods of forming self-healing metal-insulator-metal (MIM) structures and related devices |
US7674701B2 (en) | 2006-02-08 | 2010-03-09 | Amkor Technology, Inc. | Methods of forming metal layers using multi-layer lift-off patterns |
US7932615B2 (en) | 2006-02-08 | 2011-04-26 | Amkor Technology, Inc. | Electronic devices including solder bumps on compliant dielectric layers |
EP1837910A1 (de) * | 2006-03-21 | 2007-09-26 | Stmicroelectronics Sa | Chip mit integrierten Schaltkreisen und mit äußeren, versetzt angeordneten Kontaktanschlussflächen sowie Verfahren zur Herstellung eines solchen Chips |
JP2008258499A (ja) * | 2007-04-06 | 2008-10-23 | Sanyo Electric Co Ltd | 電極構造及び半導体装置 |
US8304909B2 (en) * | 2007-12-19 | 2012-11-06 | Intel Corporation | IC solder reflow method and materials |
US7928534B2 (en) * | 2008-10-09 | 2011-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bond pad connection to redistribution lines having tapered profiles |
US7956442B2 (en) * | 2008-10-09 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside connection to TSVs having redistribution lines |
US8736050B2 (en) * | 2009-09-03 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Front side copper post joint structure for temporary bond in TSV application |
US8759949B2 (en) * | 2009-04-30 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer backside structures having copper pillars |
US8158489B2 (en) | 2009-06-26 | 2012-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of TSV backside interconnects by modifying carrier wafers |
US8174124B2 (en) | 2010-04-08 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy pattern in wafer backside routing |
US8492892B2 (en) * | 2010-12-08 | 2013-07-23 | International Business Machines Corporation | Solder bump connections |
US9698079B2 (en) * | 2014-01-03 | 2017-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier structures between external electrical connectors |
US10276402B2 (en) * | 2016-03-21 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and manufacturing process thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3266127A (en) * | 1964-01-27 | 1966-08-16 | Ibm | Method of forming contacts on semiconductors |
US3290753A (en) * | 1963-08-19 | 1966-12-13 | Bell Telephone Labor Inc | Method of making semiconductor integrated circuit elements |
US3409809A (en) * | 1966-04-06 | 1968-11-05 | Irc Inc | Semiconductor or write tri-layered metal contact |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3241931A (en) * | 1963-03-01 | 1966-03-22 | Rca Corp | Semiconductor devices |
US3290565A (en) * | 1963-10-24 | 1966-12-06 | Philco Corp | Glass enclosed, passivated semiconductor with contact means of alternate layers of chromium, silver and chromium |
US3290570A (en) * | 1964-04-28 | 1966-12-06 | Texas Instruments Inc | Multilevel expanded metallic contacts for semiconductor devices |
-
1967
- 1967-09-15 US US668115A patent/US3461357A/en not_active Expired - Lifetime
-
1968
- 1968-08-19 FR FR1578564D patent/FR1578564A/fr not_active Expired
- 1968-08-19 CH CH1247268A patent/CH481487A/de not_active IP Right Cessation
- 1968-09-06 NL NL6812711A patent/NL6812711A/xx unknown
- 1968-09-11 DE DE19681764951 patent/DE1764951B1/de active Pending
- 1968-09-12 GB GB1233466D patent/GB1233466A/en not_active Expired
- 1968-09-13 SE SE12356/68A patent/SE351748B/xx unknown
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3290753A (en) * | 1963-08-19 | 1966-12-13 | Bell Telephone Labor Inc | Method of making semiconductor integrated circuit elements |
US3266127A (en) * | 1964-01-27 | 1966-08-16 | Ibm | Method of forming contacts on semiconductors |
US3409809A (en) * | 1966-04-06 | 1968-11-05 | Irc Inc | Semiconductor or write tri-layered metal contact |
Also Published As
Publication number | Publication date |
---|---|
GB1233466A (de) | 1971-05-26 |
CH481487A (de) | 1969-11-15 |
US3461357A (en) | 1969-08-12 |
FR1578564A (de) | 1969-08-14 |
SE351748B (de) | 1972-12-04 |
NL6812711A (de) | 1969-03-18 |
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