DE1514943C3 - Verfahren zur Herstellung von Halbleiteranordnungen - Google Patents

Verfahren zur Herstellung von Halbleiteranordnungen

Info

Publication number
DE1514943C3
DE1514943C3 DE1514943A DE1514943A DE1514943C3 DE 1514943 C3 DE1514943 C3 DE 1514943C3 DE 1514943 A DE1514943 A DE 1514943A DE 1514943 A DE1514943 A DE 1514943A DE 1514943 C3 DE1514943 C3 DE 1514943C3
Authority
DE
Germany
Prior art keywords
elevations
semiconductor
conductor tracks
substrate
semiconductor body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE1514943A
Other languages
English (en)
Other versions
DE1514943B2 (de
DE1514943A1 (de
Inventor
Klaus Dipl.-Phys.Dr. 7100 Heilbronn Hennings
Hans-Juergen Dipl.-Phys.Dr. 8050 Freising Schuetze
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telefunken Patentverwertungs GmbH
Original Assignee
Telefunken Patentverwertungs GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Telefunken Patentverwertungs GmbH filed Critical Telefunken Patentverwertungs GmbH
Publication of DE1514943A1 publication Critical patent/DE1514943A1/de
Publication of DE1514943B2 publication Critical patent/DE1514943B2/de
Application granted granted Critical
Publication of DE1514943C3 publication Critical patent/DE1514943C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiteranordnungen.
Bei der Herstellung von Halbieiteranordnungen, insbesondere von Halbleiterbauelementen und integrierten Halbleiterschaltungen, wird von einer Halbleiterscheibe ausgegangen, die auf ihrer Oberfläche eine Oxidschicht, z. B. eine SiO2-Schicht, und in ihrem Inneren eine Vielzahl von Bauelementen enthält, welche mittels der bekannten Planartechnik hergestellt werden. Danach wird eine Kontaktierung der Bauelemente mittels der bekannten Beam-Lead-Technik vorgenommen. Diese Technik beginnt mit dem Ätzen
ίο von Kontaktfenstern in die Oxidschicht. Dazu wird eine Fotolackmaske aufgebracht, welche die gewünschten Fenster enthält. Dann erfolgt das Ätzen der SiO2-Schicht, und zwar mit gepufferter Flußsäure (z.B. 1 Teil HF und 5 Teile NH4F). Im nächsten Schritt wird eine dünne Platinschicht auf die gesamte Halbleiterscheibe in einer Argongasentladung aufgestäubt. Außerhalb der Kontaktfenster kann nun das Platin nach dem bekannten Stripping-Verfahren abgelöst werden, z. B. durch Hineinlegen in eine geeignete Lösung, die den Fotolack mitsamt der darauf befindlichen Platinschicht entfernt. Das in den Kontaktfenstern verbleibende Platin wird auf 700° C in einer Schutzgasatmosphäre erhitzt, wobei sich Platinsilizit (Pt5Si2) bildet. Diese Legierung bleibt auch bei höhe-
«5 ren Temperaturen noch fest und bildet auf niederohmigem Silizium einen ohmschen Kontakt. Die ohmschen Kontakte müssen nun über Leitungsbahnen angeschlossen werden, was auf die folgende Weise geschieht. Auf die gesamte Halbleiterscheibe werden mittels Kathodenzerstäubung nacheinander eine dünne Titanschicht und daran anschließend eine Platinschicht aufgestäubt. Alsdann erfolgt die Beschichtung der Halbleiterscheibe mit Fotolack und die Belichtung desselben durch eine Maske, deren Strukturen den zu erzeugenden »Beam-Leads«, das sind über das Bauelement überstehende Leitungsbahnen, entsprechen. Nach der Entwicklung des Lackes bleiben z.B. die belichteten Bereiche desselben auf den Metallschichten stehen. Auf die nicht mit Fotolack bedeckten Bereiche wird nun Gold elektrolytisch abgeschieden, z.B. mit einer Dicke von 10 μτα.
Danach erfolgt die Entfernung der Fotolackschicht und anschließend die Entfernung der freigelegten Platin- und Titanschichten durch »Ionenätzung«, d.h.
Abtragung der Metallschichten in einer Gasentladung, wobei die Siliziumscheibe die Kathode darstellt und die Goldbahnen als Maske dienen. Die Leitungsbahnen sind so angeordnet, daß sie sich lateral über die eigentlichen aktiven Bereiche des jeweiligen Bauelementes hinaus erstrecken. Die Aufteilung der Halbleiterscheibe in einzelne Halbleiterbereiche erfolgt von derjenigen Oberflächenseite her, die den aktiven Bauelementen abgekehrt ist, und zwar durch mechanisches und/oder chemisches Abtragen bis auf eine Dicke von etwa 30 μπι und anschließend unter Anwendung bekannter Fotolack- und Ätztechnik eine Zerlegung in einzelne Bauelemente enthaltende Halbleiterbereiche, sogenannte »Chips«, mittels Ätzen. Nach Durchführung dieses Arbeitsganges bekommt man Chips, die nur wenig größer als die jeweilige Bauelementestruktur sind und auf deren Oberfläche goldverstärkte Leitungsbahnen verlaufen, welche über den Rand der Chips hinausragen.
Bei Beam-Lead-Transistoren sind die drei über die Bauelementeabmessungen hinausragenden Anschlüsse für Emitter, Basis und Kollektor auf einer Oberflächenseite des Bauelementes angeordnet. Der Transistor wird z. B. auf eine Schaltungsplatte mit ge-
druckten Leitungsbahnen derart aufgelegt, daß die Oberseite des Bauelementes der Schaltungsplatte zugekehrt ist und die Beam-Leads direkt auf entsprechend angeordneten Leitungsbahnen der Schaltungsplatte aufliegen. Die Kontaktierung erfolgt dann mittels Thermokompression oder Schweißen, wobei die Beam-Leads mit den Leitungsbahnen verbunden werden. Nachteilig wirken sich bei der Beam-Lead-Technik die schlechte Wärmeableitung der einzelnen Halbleiterbereiche und die nicht einfach durchzuführende, unwirtschaftliche Methode der Kontaktierung dieser Bereiche aus. Außerdem können in einer Halbleiterscheibe weniger aktive Bauelemente untergebracht werden als im Falle der Anwendung der konventionellen Planartechnik, da die über die Bauelementeabmessungen hinausragenden Beam-Leads eine gewisse Mindestlänge von z. B. 200 μηι besitzen müssen und diese Fläche für die Einbringung weiterer Bauelemente verlorengeht. Die beschriebene Beam-Lead-Technik stellt also ein teures Verfahren dar.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von Halbleiteranordnungen anzugeben, welches die beschriebenen. Nachteile und Schwierigkeiten der Beam-Lead-Technik vermeidet, mit dessen Hilfe es also möglich ist, eine gute Wärmeableitung der einzelnen Halbleiterbereiche, weiterhin eine einfach durchzuführende Kontaktierung dieser Bereiche und eine wesentliche Erhöhung der Bauelementedichte in der Halbleiterscheibe zu erzielen. Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein Halbleiterkörper auf einer Seite mit Erhebungen und die Oberfläche dieser Seite mit einer Isolierschicht versehen wird, dann in die Erhebungen Halbleiterbauelemente eingebracht werden, danach an den Halbleiterbauelementen ohmsche Kontakte angebracht werden, anschließend auf der Oberfläche goldverstärkte, die Wände der Erhebungen herunterlaufende Leitungsbahnen aufgebracht werden, nun der Halbleiterkörper von der den Erhebungen gegenüberliegenden Seite aus bis auf die Erhebungen völlig abgetragen wird und abschließend die Erhebungen mit ihren überstehenden Leitungsbahnen rückseitig auf ein mit entsprechend angeordneten Leitungsbahnen und Metallisierungen versehenes Substrat aufgelötet werden.
Mit Hilfe des erfindungsgemäßen Verfahrens ist es möglich, eine gute Wärmeableitung der einzelnen Halbleiteranordnungen auf dem Substrat zu erzielen. Dies wird dadurch erreicht, daß die Halbleiteranordnungen direkt mit der Unterseite ihres Halbleiterkörpers auf entsprechend angeordnete Metallisierungen des Substrates aufgelötet werden. Die zum Substrat hingebogenen »Beam-Leads« lassen sich in einfacher Weise auf die entsprechenden Leitungsbahnen des Substrates auflöten. Durch die Ausbildung gebogener »Beam-Leads« ist eine sehr vorteilhafte Ausnutzung der zur Verfügung stehenden Oberfläche der Halbleiterscheibe, d. h. eine sehr hohe Bauelementedichte in der Halbleiterscheibe möglich, wodurch die Kosten bei der Herstellung der Halbleiteranordnungen bedeutend gesenkt werden können.
Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens sei an Hand der Fig. 1 bis 6 erläutert. In der Fig. 1 ist ein Halbleiterkörper dargestellt, der aus einer niederohmigen Schicht 1 und einer darauf befindlichen höherohmigen Schicht 1' besteht. Die Oberfläche des Halbleiterkörpers ist mit einer Vielzahl mesaförmiger Erhebungen 2 überzogen, und zwar dergestalt, daß die Erhebungen eine Höhe von etwa 50 bis 200 /im und die zwischen diesen befindlichen Gräben 3 eine Breite von ebenfalls etwa 50 bis 200 μπι besitzen. Diese schachbrettartig ausgebildete
S Struktur einkristalliner Erhebungen auf dem Halbleiterkörper kann mittels bekannter Ätzverfahren hergestellt werden, z. B. dadurch, daß auf die Oberfläche des Halbleiterkörpers in an sich bekannter Weise eine Oxidmaske oder eine Fotolackmaske aufgebracht
ίο wird und dann mittels einer Ätzlösung aus z. B. einem Gemisch der konzentrierten Säuren HF, HNO3 und CH3COOH im Verhältnis 1:2:2 entsprechende Gräben aus dem Halbleiterkörper herausgeätzt werden. Mit Verfahren, die von der Einbettung von Isolierschichten in Halbleiterkörper zu Separationszwecken bekannt sind, können auch Grabenstrukturen erzeugt werden, die tiefer sind als breit. Die mit den Erhebungen versehene Halbleiterscheibe wird alsdann mit einer Oxidschicht 4 überzogen, im Falle von Silizium
ao mit einer SiO2-Schicht von z. B. 1 μηι Dicke. In die Erhebungen 2 werden nun mit Hilfe der bekannten Planartechnik Halbleiterbauelemente eingebracht, diese nach dem bereits beschriebenen Beam-Lead-Verfahren mit ohmschen Kontakten aus Pt5Si2 versehen und auf die Oberfläche der Anordnung Leitungsbahnen (»Beam-Leads«) ζ. Β. aus einer aufgestäubten Platin- und einer darüber befindlichen Goldschicht aufgebracht, wobei die Goldschicht z.B. galvanisch auf der Platinschicht mit einer relativ großen Dicke von etwa 10 μπι abgeschieden wird. Unter der Platinleitungsbahn kann auch anfänglich eine Chrom- oder Titanschicht aufgestäubt werden. Die Leitungsbahnen werden hierbei von den ohmschen Kontakten der Halbleiterbauelemente aus über das Erhebungsplateau die Böschung desselben hinab bis in die Gräben 3 geführt. Bei sehr tiefen Gräben muß dabei auf eine Belichtung der Leitbahnlackmaske durch sehr gut paralleles Licht geachtet werden. Eine auf diese Weise entstandene Anordnung ist in einem Ausschnitt in der Fi g. 2 dargestellt. 1 ist wieder ein Teil des Halbleiterkörpers, darauf befindet sich die mesaförmige Erhebung 2, welche mitsamt dem Graben 3 mit der Oxidschicht 4 bedeckt ist. Auf dem Plateau der Erhebung 2 sind Kontaktfenster mit den ohmschen Kontaktzonen 5,6 und 7 für Emitter, Basis und Kollektor eines in die Erhebung 2 eingebrachten Transistors angeordnet. Von den ohmschen Kontaktzonen 5, 6 und 7 laufen die Beam-Leads 5', 6' und 7' über das Plateau die Wände der Erhebungen 2 herunter bis in die Gräben 3. Diese gebogenen Beam-Leads können in unterschiedlich ausgebildeter Form im Graben auslaufen, wie dies in der Fig. 2 angedeutet ist. Einige weitere Beispiele für die Enden der Beam-Leads sind in den Fig. 3a, 3 b und 3c dargestellt.
Die Auftrennung der Halbleiterscheibe in einzelne Halbleiterbereiche erfolgt in der in der Fig. 4 angedeuteten Weise. Diese Figur zeigt einen Querschnitt durch einen Teil der Halbleiterscheibe mit einer einzelnen mesaförmigen Erhebung. 5 ist der Emitterkontakt, 6 der Basiskontakt, 11 die Emitterzone, 12 die Basiszone und 13 die Kollektorzone eines Transistors. Die gesamte Halbleiterscheibe wird mit derjenigen Seite, auf der sich die Erhebungen befinden, auf einem Trägerkörper z. B. mit Wachs befestigt. Anschließend erfolgt eine mechanische und/oder chemische Abtragung des Halbleiterkörpers von der den Erhebungen gegenüberliegenden Seite her, und zwar bis in die Höhe der Trennungslinie 8, so daß dann nur noch Er-
hebungen an dem Trägerkörper haften (der abgetragene Teil ist in der F i g. 4 durch die gestrichelten Linien angedeutet). Die chemische Abtragung erfolgt z. B. mit der gleichen Ätzlösung, welche auch zur Erzeugung der Gräben 3 benutzt wurde. Diese greift die Oxidschicht 4 nur wenig und die darüber angeordneten Beam-Leads aus der Platinschicht 9 und der Goldschicht 10 praktisch nicht an. Die Oxidschicht 4 wird daher nur im Bereich der Gräben entfernt, so daß die »Beam-Leads« freigelegt werden.
In der Fig. 5 ist die Montage eines Beam-Lead-Transistors auf einem Substrat 14 dargestellt. Auf dem Substrat 14 ist die Leitungsbahn 15 für den Emitteranschluß, die Leitungsbahn 16 für den Basisanschluß und der metallisierte Bereich 17 für den Kollektoranschluß angebracht. Der Beam-Lead-Transistor wird mit seinen überstehenden Beam-Leads 5' und 6' auf die Leitungsbahnen 15 und 16 aufgelegt, wobei der Kollektorkörper 13 auf der Metallisierung 17 zu liegen kommt. Danach wird der Transistor durch Erwärmung des Substrates oder des Halbleiterkörpers auf das Substrat aufgelötet, wobei sich die Beam-Leads 5' und 6' mit den Leitungsbahnen 15 und 16 und der Kollektorkörper 13 mit der Metallisierung 17 unter Bildung der Rekristallisationszone 18 verbinden.
Es ist auch möglich, die Beam-Leads mit ihren Enden in entsprechend angeordnete öffnungen des Substrates hineinzustecken und dann den Lötprozeß durchzuführen.
In der Fig. 6 ist eine andere vorteilhafte Möglichkeit der Montage eines Beam-Lead-Transistors dargestellt. Hier sind die Beam-Leads 5' und 6' so ausgebildet, daß sie in Enden auslaufen, deren Flächen parallel zur Plateauoberfläche liegen. Der Kollektorkörper 13 ist auf seiner Rückseite mit der Fotolack-' schicht 19 überzogen, welche eine öffnung enthält, in welche die auf dem Substrat befindliche Metallisierung 17 bei Aufsetzen des Beam-Lead-Transistors hineinragt. Abschließend erfolgt wieder die Auflötung des Transistors bei erhöhter Temperatur. Hierbei ver-
hindert die Fotolackschicht 19 ein Auslaufen der Metallisierung 17, so daß dadurch die Gefahr eines Kurzschlusses der Metallisierung mit der Leitungsbahn 15 oder 16 verhindert wird.
Zum Schluß sei noch auf einen weiteren Vorteil des erfindungsgemäßen Verfahrens hingewiesen. Dadurch, daß die gesamte Halbleiterscheibe auf einen Trägerkörper z. B. auf gewachst und dann bis auf die Erhebungen völlig abgetragen wird, ist bei dem erfindungsgemäßen Verfahren eine nochmalige Maskie-
ao rung der Halbleiterscheibe auf ihrer Rückseite - wie dies bei der bekannten Beam-Lead-Technik durchgeführt werden muß - nicht mehr erforderlich. Damit wird eine nicht immer einfach durchzuführende Justierung einer Maske über der Rückseite der Halblei-
S5 terscheibe relativ zu den Strukturen auf der Vorderseite derselben vermieden, was von großem Vorteil ist.
Das erfindungsgemäße Verfahren ist nicht auf die Kontaktierung von Transistoren beschränkt, es kann vielmehr auch für die Kontaktierung von Festkörperschaltungen verwendet werden.
Hierzu 1 Blatt Zeichnungen

Claims (8)

Patentansprüche:
1. Verfahren zur Herstellung von Halbleiteranordnungen, dadurch gekennzeichnet, daß ein Halbleiterkörper auf einer Seite mit Erhebungen und die Oberfläche dieser Seite mit einer Isolierschicht versehen wird, dann in die Erhebungen Halbleiterbauelemente eingebracht werden, danach an den Halbleiterbauelementen ohmsche Kontakte angebracht werden, anschließend auf der Oberfläche goldverstärkte, die Wände der Erhebungen herunterlaufende Leitungsbahnen aufgebracht werden, nun der Halbleiterkörper von der den Erhebungen gegenüberliegenden Seite aus bis auf die Erhebungen völlig abgetragen wird und abschließend die Erhebungen mit ihren überstehenden Leitungsbahnen rückseitig auf ein mit entsprechend angeordneten Leitungsbahnen und Metallisierungen versehenes Substrat aufgelötet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Erhebungen schachbrettartig auf dem Halbleiterkörper angeordnet werden.
3. Verfahren nach Anspruch I oder 2, dadurch gekennzeichnet, daß die Gräben zwischen den Erhebungen mit einem Gemisch der konzentrierten Säuren HF, HNO3 und CH3COOH im Verhältnis 1:2:2 aus dem Halbleiterkörper herausgeätzt werden.
4. Verfahraen nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ohmschen Kontakte aus Pt5Si2 und die Leitungsbahnen aus einer Platinschicht und einer darauf abgeschiedenen Goldschicht einer Dicke von 10 /im oder aus einer Titan-, Platin- und Goldschicht hergestellt werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Leitungsbahnen in Enden auslaufen, deren Flächen parallel zu oberen Ebenen der Erhebungen liegen.
6. Verfahren nach einem der Ansprüche 1 bis
5, dadurch gekennzeichnet, daß der Halbleiterkörper nach dem Aufbringen der Leitungsbahnen mit der Seite, auf der sich die Erhebungen befinden, auf einem Trägerkörper mit Wachs befestigt wird.
7. Verfahren nach einem der Ansprüche 1 bis
6, dadurch gekennzeichnet, daß die Erhebung mit ihren überstehenden Leitungbahnen in entsprechend angeordnete öffnungen des Substrates hineingestreckt wird und dann der Lölprozeß durchgeführt wird.
8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Erhebung auf ihrer Rückseite mit einer eine öffnung enthaltenden Fotolackschicht überzogen wird, wobei beim Auflegen der Erhebung auf das Substrat diese öffnung die auf dem Substrat befindliche Metallisierung umschließt.
DE1514943A 1966-03-18 1966-03-18 Verfahren zur Herstellung von Halbleiteranordnungen Expired DE1514943C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DET0030703 1966-03-18

Publications (3)

Publication Number Publication Date
DE1514943A1 DE1514943A1 (de) 1969-09-18
DE1514943B2 DE1514943B2 (de) 1974-02-14
DE1514943C3 true DE1514943C3 (de) 1974-09-12

Family

ID=7555785

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1514943A Expired DE1514943C3 (de) 1966-03-18 1966-03-18 Verfahren zur Herstellung von Halbleiteranordnungen

Country Status (1)

Country Link
DE (1) DE1514943C3 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1602498A (en) * 1978-05-31 1981-11-11 Secr Defence Fet devices and their fabrication
GB1603260A (en) * 1978-05-31 1981-11-25 Secr Defence Devices and their fabrication
GB1601059A (en) * 1978-05-31 1981-10-21 Secr Defence Fet devices and their fabrication

Also Published As

Publication number Publication date
DE1514943B2 (de) 1974-02-14
DE1514943A1 (de) 1969-09-18

Similar Documents

Publication Publication Date Title
DE1933547B2 (de) Traeger fuer halbleiterbauelemente
EP2973671B1 (de) Verfahren zum herstellen eines elektronischen bauteils
DE1764951B1 (de) Mehrschichtige metallisierung fuer halbleiteranschluesse
DE2054571A1 (de) Integrierte Halbleiterstruktur und Verfahren zum Herstellen dieser Halbleiterstruktur
DE19531691A1 (de) Halbleitervorrichtung und Kontaktierungsanschlußstruktur dafür
DE2033532C3 (de) Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid
DE6606541U (de) Halbleiteranordnung
DE10351028B4 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE1180067C2 (de) Verfahren zum gleichzeitigen Kontaktieren mehrerer Halbleiteranordnungen
DE2218230A1 (de) Halbleiterbauelement mit guter Wärmeableitung
DE2422120B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE68926258T2 (de) Verfahren zum Herstellen eines uniaxial elektrisch leitenden Artikels
DE2230171A1 (de) Verfahren zum herstellen von streifenleitern fuer halbleiterbauteile
DE69105070T2 (de) Verfahren zum Herstellen eines isolierenden Substrats für Halbleiterbauelemente und eine dazu verwendete, mit einem Muster versehene, Metallplatte.
DE1514943C3 (de) Verfahren zur Herstellung von Halbleiteranordnungen
DE1812130B2 (de) Verfahren zum herstellen einer halbleiter- oder dickfilmanordnung
DE2528000A1 (de) Verfahren zur herstellung einer loetflaeche relativ grosser abmessungen
EP0216945B1 (de) Verfahren zum Anbringen eines Kontaktes an einem Kontaktbereich eines Substrats aus Halbleitermaterial
EP0090820B1 (de) Elektronische dünnschichtschaltung und deren herstellungsverfahren
DE2443245A1 (de) Verfahren zum herstellen einer multichip-verdrahtung
DE3522168C2 (de) Verfahren zum Masseverbinden von planaren Bauelementen und integrierten Schaltkreisen
DE10223203B4 (de) Elektronisches Bauelement-Modul und Verfahren zu dessen Herstellung
DE1803025B2 (de) Elektrisches bauelement und verfahren zu seiner herstellung
DE2028819A1 (en) Electro formed raised contact - for electronic esp semiconductor components umfrd with help of temporary mask
CH446463A (de) Verfahren zur Herstellung von elektrischen Baueinheiten und nach dem Verfahren hergestellte elektrische Baueinheit

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)