DE1499227A1 - Schalf? - Google Patents
Schalf?Info
- Publication number
- DE1499227A1 DE1499227A1 DE19651499227 DE1499227A DE1499227A1 DE 1499227 A1 DE1499227 A1 DE 1499227A1 DE 19651499227 DE19651499227 DE 19651499227 DE 1499227 A DE1499227 A DE 1499227A DE 1499227 A1 DE1499227 A1 DE 1499227A1
- Authority
- DE
- Germany
- Prior art keywords
- flip
- flop
- binary
- input
- flops
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
Description
IBM Deutschland
internationale Büro-Maschinen Gesellschaft mbH
Böblingen, 19. November 1968 ru-hn
Anmelderin:
International Business Machines Corporation, Armonk, N.T. 10 504
Amtliches Aktenzeichen:
Aktenzeichen der Anmelderin: Docket 18 219
Die Erfindung betrifft eine Schaltungsanordnung zur Durchführung logischer
und arithmetischer Grundoperationen mit Hilfe zweier Register zur Aufnahme
von zu verknüpfenden Operanden, Ergebnissen und gegebenenfalls entstehenden Überträgen, wobei die Register aus bistabilen Kippschaltungen bestehen,
die jeweils eine Eingangs-Torschaltungs-Funktion aufweisen-oder mit
Und- bzw* O der-Schaltungen miteinander gekoppelt sind und durch anliegende
Taktsignale und Operations Steuersignale geschaltet werden.
Schaltungsanordnung en zur Durchführung der arithmetischen Grundoperationen
Additionen bzw« Subtraktionen sind bekannt. In "Arithmetic Operations
in Digital Computers11 von R.K.Richards (D. von RTöstrand Co., 1955), insbesondere
auf den Seiten 106 bis 124 und nach Fig. 4-17 sind aus zwei Registern
bestehende akkumulierende Rechenwerke bekannt geworden. Bei diesen
akkumulierenden Rechenwerken wird die Summe bzw. Differenz in den
Kippstufen gebildet. Hierbei befindet sich der erste Operand bereits im Akkumulator
und der zweite wird dazu addiert bzw. davon subtrahiert. Die dabei entstehenden Überträge müssen verzögert oder gespeichert und dem Akkumulator
erneut zugeführt werden. Die Steuerung der
909840/1275
übertragung von den Übertragöspeichern in die Akkumulatorkippstüren
erfolgt über UMD-Schaltungen. Die Übertrüge werden dabei
synchron nacheinander verarbeitet. Dies bedingt,, daß eine lange
Zeit i'ür deren Verarbeitung zur Verfügung stehen muß. Es ist
aurch diese Veröffentlichung ferner bekannt, durch Umschaltung der Ausgänge der Akkumulauorkivi-stufen einen Akkumulator für die
Subtraktion geeignet zu wachen. In diesem Fall wird ein übertrag
darm weitergegeben, wenn eine Kippstufe von 0 auf L wechselt, anstatt
von L auf ö, ew.ie es bei der Audition der Fall ist. Die synchrone
Verarbeitung der Überträge hat gewisse Nachteile, die durch
die in der DAS 1 1^0 Jü'l oekannt gewordene Schaltungsanordnung
zur asynchronen Verarbeitung der Überträge vermieden werden.
Bei dieser Schaltungsanordnung werden die Kipp3tufen zur Zwischenspeicherung
der Dualüberträge über bei Addition und Subtraktion
verschieden gesteuerte UND-üchaltungen durch die bei den
Umschaltvorgängen der Atckumulatorkiypsuifen entstehenden iiehaltflanken
solange wiederholt eingeschaltet und durch den Synchrontaktimpuls
ausgeschaltet bis diese DualÜbertrMge in Form von den
Kippstufen des Akkumulators schaltenden Ausschaltflanken der ersten
Kippstufe in den Akkumulator übertragen worden sind. Diese Schaltungsanordnung ist ferner mit einer Korrektureinrichtung
ausgestattet, die bei üetradisuh verschlüsselten Dezimalzahlen
die erforderlichen Korrekturen erledigt. Da es sich bei der vorliegenden Erfindung hauptsächlich urn rein binäre Verknüpfungen
handelt, wird auf die Korrekturvorrichtung nicht näher eingegangen.
Wie gezeigt; wurde, sind die bekannt gewordenen Schaltungen
zwar zur Durchführung der -arithmetischen Operationen Addition und Subtraktion geeignet., jedoch sind sie nicht zur Durchführung
von logischen Operationen, wie Linksverschiebung, Austausch,
UND- bzw. ODER-Funktion geeignet. Die Funktion von logischen
Operationen mit von einem akkumulierenden Rechenwerk ausführen
zu lassen, ist jedoch bei vielen elektronischen Rechenanlagen' sehr zweckmäßig. Zum Beispiel ist beim Adressenrechenwerk zur ·..
Adressenmodifikation nicht nur eino Addition oder Subtraktion
notwendig, sondern es machen sich häufig auch logische ürund-.oper&tionen
von dem genannten Typ erforderlich·.
909840/1275
BAD ORIGINAL
Weiterhin ist aus dem Taschenbuch der Nachrichtenverarbeitungj Springer
Verlag 1962, Seiten 1107 bis 1112 ein Parallelrechenwerk mit miteinander verbundenen Registern bekannt geworden, das sowohl logische als auch
arithmetische Grundoperationen durchführen kann, indem es von im Speicher
einer Rechenmaschine enthaltenen "Mikrooperationen gesteuert wird.
Dieses Färallelrechenwerk besteht aus drei Registern, die aus bistabilen
Kippschaltungen bestehen, die miteinander durch Und- bzw. Öder -Schaltungen
verbunden sind und durch anliegende Operations- und Taktsignale gesteuert
werden. Diese. Schaltungsanordnung hat jedoch den Nachteil, daß die Überträge, die bei der Addition bzw. bei der Subtraktion zweier Zahlen
gegebenenfalls entstehen, nacheinander verarbeitet werden, so daß gegebenenfalls
η-Taktsignale zur Addition zweier n-stelliger Zahlen benötigt
werden.
Der Erfindung liegt deshalb die Aufgabe zu Grunde, eine Schaltanordnung
zu schaffen, die mit einem akkumulierenden Rechenwerk zur Durchführung
von Additionen oder Subtraktionen ausgestattet ist und die außerdem mit geringem technischen Aufwand noch die logischen Grundoperationen Und,
Oder, Austausch, Links-Rechtsverschiebung und Exclusiv-Oder durchführen
kann. ' .
Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß die Opelrationssignale
wechselstrommäßig in die Kippstufen der Register eingekoppelt werden, und daß der wahre Ausgang einer Kippstufe mit dem wahren und
dem inversen Eingang der entsprechenden y-Kippstufe gleichstrommäßig
gekoppelt ist, während der inve- se Ausgang einer Kippstufe mit den inversen
Eingängen de·»- entsprechenden y-Kippstufe bzw. der nachfolgenden x-Kippstufe
gleichstrommäßig gekoppelt ist und daß der wahre Ausgang einer Kippstufe ^mit dem wahren Eingang der entsprechenden x-Kippstufe und mit
beiden Eingängen der nachfolgenden x-Kippstufe gleichstrommäßig gekoppelt
ist, während der inverse Ausgang einer Kippstufe mit den inversen Eingängen der entsprechenden x-Kippstufe bzw. der nachfolgenden "x-Kippstufe
909840/12tS
■ P 14 99 227.9 4 ' IAO ORIGINAL
sowie deren wahren Eingang gleichstrommäßig gekoppelt ist.
Durch die Kopplung bzw. Verbindung der informations führenden Ein- bzw..
Ausgänge der einzelnen Kippstufen von nur.zwei Registern ist es möglich,
mit sehr geringem schaltungstechnischem Aufwand die a rithmeti sch en Operationen
Addition und Subtraktion sowie die logischen Operationen Und,
Oder, Austausch, Links- bzw. Rechts verschiebung und Austausch mit ein und derselben Schaltungsanordnung durchzuführen.
Oder, Austausch, Links- bzw. Rechts verschiebung und Austausch mit ein und derselben Schaltungsanordnung durchzuführen.
Weitere Merkmale der Erfindung ergeben sich aus der Beschreibung der
in der Zeichnung dargestellten Ausführungsbeispiele. In den Zeichnungen
bedeuten: .
in der Zeichnung dargestellten Ausführungsbeispiele. In den Zeichnungen
bedeuten: .
Fig. 1: eine erfindungsgemäße Schaltungsanordnung zur Durchführung
der parallelen Addition von zwei Binärzahlen,
Fig. 2: eine schaltungs technisch vereinfachte Axtsführung des
Adders nach Fig. 1»
Fig. 3: eine erfindungs gemäße Schaltungsanordnung zur Durchführung
der parallelen binären Subtraktion,
Fig. 4: eine Möglichkeit zur Realisierung der logischen -Und-Funk-
tion mit der erfindungs gemäßen Schaltung,
Fig. 5: eine Möglichkeit zur Realisierung der logischen Oder-Funk
tion mit der erfindungs gemäß en Schaltung,
909840/127S
F,ig. 6 eine erfindungsgemäße Schaltung zur Durchführung
der logischen Operation eines Vierteladders»
Fig. 7 eine Möglichkeit zur Realisierung des des Vertausohens
der beiden RegisterInhalte, ·
Fig. 8 * eine erfindungsgemäöe Schaltung, die die arithmetischen
und logischen Operationen der in den B1Ig. 2-7
dargestellten Schaltung ausführt.
In einem parallelen bl/iären Addierer gemäß der Erfindung, wie
er in Fig. 1 gezeigt ist, befinden sich ein Register für Augend
und Summe,das aus mehreren individuellen Y-Registerstufen 12
mit den Bezeichnungen Y^,.Y2,- Y-* ...-Yn besteht, und ein Register
für Addend/Dbertrag, das aus den X-Registerstufen 14
mit den Bezeichnungen X1, Xp, X·»·*.. X besteht. Die X- und
Y-Register-Stufen sind Über UND-Schaltungen 16 und ODER-Schaltungen
18 gemeinsam an die folgende Stufe angeschlossen und außerdem innerhalb einer Stufe miteinander verbunden, um
eine erforderliche Torsteuerungsfunktion zu haben* Addiersig«
nale werden Jeder Stufe von einer Leitung 22 aus zugeführt, und
sie werden in jeder Stufe auf Wechselstrombasis, wie z.B. über
Kondesatoren 2j5, an entsprechende Toreingänge gekoppelt, Jedes
der X- und Y-Register besteht z.B. aus Flipflops mit die binäre 1 und die binäre 0 darstellenden komplementären Ausgangssignalen,
die aufrechterhalten werden, bis durch ein ente-reQhendes
Eingangssignal der Zustand der Registerstufe umgeschaltet
wird. Jeder Toreingang wird durch die ihm benachbarte Tor·
Steuerleitung, wie z. B. die Jueltung 24 mittels einer herkömmlichen
Torschaltung in einem individuellen Flipflop 12 oder
14 gesteuert. Die Signale vom !"Ausgang Jeder X-Regislersture
werden einer ODER-SchaltUiJg 20 als Weltersohaltsperrsigrutl
zugeführt, Uufch das verhindert wird, daß das Datenveraruettungsgerä't
zum nächsten Teilschritt in einem Programm weiter·*·
schaltet. Das Weifcerachaltsperrsignal bleibt bestehen, solange
909840/127S
BAO
eine X-Registerstufe 14 im binären !-Zustand ist.
Im Betriebszustand des in Flg. 1 gezeigten parallel* binären '.
■Addierers werden zwei Zahlen A in der Form a,,.a2, a~ ..» α
und B in der Form by b2, b, ... bfi in die Y- bzw, X-Register
durch bekannte nichtdargestellte Einrichtungen eingegeben.
Für die Zwecke dieses Beispiels sei A der Augend und B der
Addend. Nach der Eingabe werden dem parallelen binären
Addierer zyklische Addiersfgnale zugeführt. Das erate Addiersignal
veranlaßt die Umschaltung jedes Y-Flipflopa 12« falls
dessen entsprechendes X-Flipflop 14 eine 1 enthält, d.h., Im
binären 1-Zustand ist. Nun enthält das Y-Register das Teilresultat
C,. Gleichzeitig bewirkt das Addieraignal/daß die X-Flipi'lops 14 im Ein-Zustand bleiben oder in den" binären
1-Zustand gebracht werden, falls die X- und Y-Flipflops der
vorhergehenden Stufe im vorhergehenden Umlauf beide im binären
1-Zustand gewesen sind. Es sei darauf hingewiesen.* .daiä
für die Registerstufe X1, nämlich das Flipflop 14 in der
Einerstelle, X1 durch Wirksammaehen des"Ubertrag"-Signals
ausgeschaltet wird (0-Zustand). Wenn eins der X- und Y-Flipflopa
oder beide im Aus-Zustand waren, wird das X-FlIpflop
ausgeschaltet (geht in den binären O-Zustand). Auf diese
Weise werden die Überträge erzeugt und im X-Register als Faktor
F1 gespeichert. Der Umlauf wird wiederholt» bis das
X-Regiatör eine 0 (Fn) enthliltj nun wird das Weitersohaltsperrsignal
aus der ODER-Schaltung 20 beendet» und daher kann das Verarbeitungsgerät seinen Betrieb fortsetzen. Es
werden keine weiteren Addiersignale empfangen, und die Summe
der beiden Zahlen A und B ist im Y-Register gespeichert.
Diese Operation IMt sich wie folgt zusammenfassen ι
A
+ B
+ B
C, Teilresultat
F1 übertrag von A und B
Cg Teilresultat Nr. 2
F2 Übertrag von C^ + Fi
F2 Übertrag von C^ + Fi
C Tüllresultat Nr, J
9098-40/127 5
9098-40/127 5
BAD
C Teilresultat Nr. η (wobei η die Nummer der
Operation bei F = 07)
Operation endet, wenn F=O
Jedes Teilergebnis C wkrd IUr die nachfolgende Addieroperation
im Y-Register gespeichert. Die Operation endet an einer beliebigen
Stelle, wenn die Überträge gleich 0 sind; die Zahl der
Umläufe in der Operation ist Gewöhnlich kleiner als die Zahlder
verwendeten Registerstufen und ist auf keinen Fall großer als die Zahl der Sturen. Nachstehend wird ein Beispiel gegeben,
das die Addieroperation für zwei bestimmte binäre Zahlen zeigt (A β 0100111101 und B =0000001001).
oiooiiiioi a ■"■-■·
. + OOQOOOIOQI B
0100110100 C1
+ QOOQOIOOIO F1 .
0100110100 C1
+ QOOQOIOOIO F1 .
oiooiooiio ei . .
+ OOOOIOQOOO 1%
0100000110 Cv
0100000110 Cv
'♦ oooiOQOooo H
0101000110 C£ = C .
OOOOOOOOOO ^4 = pn
OOOOOOOOOO ^4 = pn
Die Regeln der Operation für diese Schaltung von Fig. 1 lauten
wie folgtί falls Xn * 1, Umschaltung von YnI falls Yn und Xn ■» 1,
Einstellen yon'Xn+1; falls Yn oder. Xn· 0, Rückstellen von
und falls Xn ■ 1, Erzeugen des Weiterschaltsperrslgnals.
Die Fig. 2 zeigt eine parallele binäre Addieranordnung, die
ebenso wie die von Fig. 1 betrieben wird, aber infolge der fehlenden UND« und ODER-Schaltungen l6 und 18 etwas einfacher
im Aufbau lat. Die Wechselstromeingangssignale zu den Torschaltungen
der Jeweiligen Registerstufen sind durch die Pfeile 22*
dargestellt, Es versteht uich Jedoch, daß diese den Eingangs-Signalen
2jS von fig. 1 entsprechen. Wie man sieht, wird das
binäre 1-Auagangssignal der Y-Flipi'lops nicht benutzt, Statt
dessen werden die binären O-Ausgangssignale der Y-Fllpi'lops
zum Einstell-Wechselstromeingang des nKchethöheren X-FlipflOiiS
gekoppelt. Logisch zeigt, dies an, dafl das Y-Flipflop
aue dem binären 1- *§$§§ EHf ^%"<Λλ8ΐ;αηα umschaltet und
BAD
daher sowohl es^lbst und das ihm entsprechende X-Flipflop
im binären 1-Zustand gewesen sein müssen. Die binären
ü-Ausgangssicnale der X- und Y-Fiipflops einer gegebenen
Stufe dienen gum Steuern getrennter Torschaltungen auiv
der Rückstellen! te eines nachfolgenden X-Flipflops. Wenn
also entweder X oder Y =0 ist-, wird das X +,-Flipflop"
durch das nachi'olgende Addiersignal auf ü rückgestellt. Die
Regel für den Betrieb der Sohaltung von Fig. 2 lautet: wenn
Y von 1 auf 0 wechselt, ist X γ in d*en 1-Zustand zu stellen.
Die Wirkungsweise der Schaltung nach Fig. 2 entspricht der
in Figur,·! dargestellten und vorher beschriebenen Anordnung.
Flg. .} zeigt oine bestimmte Anordnung für einen parallelen
binären SufeU&ahierer gemäß der Erfindung. Ein Vergleich 'von
Flg. *> mit tig. 2. läßt erkennen, daß die beiden Schaltungen
fast in Jeder Hinsicht übereinstimmen, abgesehen davon, daß
das binäre 1-Ausgangssignal der Y-Flipflops zur Steuerung des
folgenden X-Fllpflops statt de$ binären Q-Ausgangssignals benutzt
wird. Das Subtrahiersignal wird über eine Leitung JJ2
zugeführt und entspricht dem Äddiersigrlril auf der Leitung von FIg-. 2» Eingangsborg- und Eingangsborg-Signale werden
anstelle der Eingangsübertrag- und JÖingangsübetrag-Slgnale
von Fig. 2 angelegt. Die Regel für den Betrieb der Schaltung von Fig. 3 lautet: wenn Yn von 0 auf 1 übergeht, ist Xn+1 in
den 1-Zu8tand zu schalten. Der einzige Unterschied zwischen dieser Aussage und der für den Betrieb der Schaltung von Fig.
maßgebenden Regel besteht im Umschalten von Y von 1 auf 0
anstatt von 0 auf 1. Ein besonderer Vorteil der Wirkungsweise dee binären Subtraliierers von Fig. 3 besteht darin, daß es
unnötig 1st, zum Zwecke der Subtraktion irgendein Komplement zu bilden. Die Subtrahieroperation wird voll und ganz durch die
echte Teildifferenzeubtraktion ausgeführt. Die Schaltung von
Fig. 5 arbeitet entsprechend dem folgenden Beispiel, bei dem angenommen wird, daß eine blniire Zahl (B = 00110) von einer
binären Zahl A (01101) zu subtrahieren ist.
909840/1275
. ...... t . BAD ORIGINAL
A 01101
Ji QOIlO ·
Αχ 01011 Teil-Differenz
Bi 00100. Teil-Borger
Ag 01111 Teil-Differenz
Bp 01000 Teil-Borger
Ajj 00111 Teil-Differenz
__, Keine ,veiteren Borger - Operationsende
Zunächst sind die Zahl A. im Y-Reglster und die Zahl B im
X~Register durch in Fig. J, nicht gezeigte Einrichtungen eingegeben
worden. Beim Betrieb des Subtrahierers von Fig. j$" wird
Jede Teildifferenz in ihrem entsprechenden Y -Flipfloi. dadurch
gebildet, daß dessen Zustand umgeschaltet wird, wenn eine binäre
i am Ausgang des entsprechenden Xn-Flipflops vorliegt. E
Borgwert wird in dem nachfolgenden Xn+1-Flipflop hergestellt,
wenn *
wird.
wird.
nUre i am Ausgang des entsprechenden Xn-Flipl'lops vorliegt. Ein
H"
wenn ein gegebenes Y -Flipflo^ in den binären 1-Zustand gebracht
Außer zur Subtraktion kann der binare Subtrahierer von 4FIg. ji
zur Ausführung .der Funktion einer binären Linksverschiebung
verwendet werden, ^u diesem Zweck wird die zu verschiebende
Zahl durch in Fig. ρ nicht gezeigte Mittel in das X-Register
eingegeben, und das Y-Register wird auf 0 gestellt. Ai;, Ende
des ersten Subtrahierumlaurs erscheint nun die ursprüngliche
Zahl im X-Register, Jedoch um eine Stelle xiach links..^verschoben
Als Beispiel sei diese Operation für die Verschiebung der binären
Zahl· ÜllOlO dargestelltJ
Y 000000
Zyklus 1 -·Χ - - OJLlOlQ "
Y" 011010 '
Zyklus 2 X i
Die Zahl im X-Register im Umlauf 1 erscheint also im X-Register
im Umlauf 2, um eine Stelle nach links verschoben*
Fig, 4 veranschaulicht eine Anordnung von X- und Y-Register*-
ßtufen, die als logische Schaltung zur Ausführung der UWD-Funktion
9098A0/12TS
BAD
1439227
zwischen Im X- bzw. im Y-Register gespeicherten Zahleij dient.
Das UND-Ergebnis steht dann im Y-Register, und die Operation·
wird gemäß der folgenden Tabelle-ausgeführt:
0 1 |
Tabelle | I | 1 1 |
Ü O |
|
Y X |
0 | • 1 O |
1 | 0 | |
V | O | ||||
Aus Tabelle I ist au ersehen, daß jedes Yn-Fllpflop in einen
binären O-Zustand gebracht werden mud, ausgenpmmen wenn das
entsprechende X -Flipflop eine binäre 1 enthält. Gemäß Fig.
wird das Dinare 1-AusgangssignaI des Xn-Fllpflops 14 zur
Steuerung des Rückstelleingan=sssignals von X und das binäre
O-Ausgangssignal ues X -Flipflops 14 zur Steuerung des Rückstellein^angssignals
aes entsprechenden Y -Flipflops 12 verwendet. Ein zugefUhrtes UND-Signal auf einer Leitung 42 wird
dann entsprechend den beschriebenen-Verbindungen in jede X-
und Y-Flipflo-pstufe eingespeist.
j stellt, eine bestimmte Axiordnung von Y-Reglsterstufen
und X-RegistersUuen 14 dar, die so miteinander verbunden
daid sie eine logische ODER-Punktiorr zwischen entsprechenden
Stellen der X- und Y-Register ausführen. Das ODER-Ergebnis
steht darm im Y-Register und v-irü entsprechend der folgenden
Tabelle gebildet:
0 | Tubelle | II | 0 | |
Y | 1 | ι - | 1 | 0 |
X | ■ o | 1 | ||
Y 1 110
Aus Fig. i> geht hervor, daß das binäre 1-Ausgangssignal des
X -Flipflops 14 so verknüpft wird, daß ee sowohl die Einstellung
des entsprechenden Y -Flipflops 12 als auch die Rückstellung, des
Xn-Flipflops 14 durch ein auf Leitung $2zugefUhrtes ODER-Signalbewirkt.
Dadurch wird Jeder binäre !-Zustand in einem der
-9098.40/1276-
BAD ORIGINAL
U99227
X- und Y-FIl-Ji1Io^S" einer gegebenen Stufe in dem Y-Flipfloo
wird'
der betriffenden Stufe angezeigt;. Sowohl die UND- als auch die QDER-Funktion treffen auf eine Operation innerhalb einer lndividuellea Register-Stufe zu und können gleichzeitig i'Ur soviele Stufen,, wie im X- und im Y-Register enthalten sind, ausgeführt werden. '
der betriffenden Stufe angezeigt;. Sowohl die UND- als auch die QDER-Funktion treffen auf eine Operation innerhalb einer lndividuellea Register-Stufe zu und können gleichzeitig i'Ur soviele Stufen,, wie im X- und im Y-Register enthalten sind, ausgeführt werden. '
Ji1Ig. ί? zeigt eliiQ Anordnung von Y-Flipflaps 12 und X-FIi j.flops
14 für die Ausiührung der exklusiven ÖDER-Funktion bezüglich
der in den jeweiligen Registern gespeicherten binären Zahlen.
Dieaü Funktion wird bezüglich jeder Stelle der X- und Y-Register"
gemäß der folgenden Tabelle ausgeführt:
Ϊ Oil O • X 1 Ü ' 1 O
• - . Yl 10 0
Exklusive ODER-Signale werden über eine Leitung 62 zugeführt»
Die Y- und die X-Stufen jeweils einer Stelle sind so untereinander verbunden, daß der binäre 1-Zustand des X-Flipflo^s
14 «inen Zustandswechsel des entsprechenden Y-Flipriops 12
° und die Rückstellung des" X-Fliuflops 14 bei Anliegen des ex-
CD .
® klusiven ODER-Jignals jtiervorruft. l.'ie man sieht, nutzt diese
^ Öohaltung bei ihrem Betrieb die gleichen Funktionen wie bei der
»ο Audition und Subtraktion aus, jedoch ohne übertrag oder
Fig. 7 zeigt eine Anordnung, bei der zwei Register zur Ausführung
einer direkten Austauschfunktion benutzt werden. Bei
BAD ORIGINAL
diesem Ausführunssbeispiel aind die Y-Plipflops 12 und die
X-Flijjflcvs 14 paarweise so miteinander verbunden, daß der
Zustand jedes Flierl O-1-S auf das andere Flipflop eines Paars ·
beim Anlesen eines Austauschimpulses· aber eine Leitung 6jj
übertrafen wird. In der dargestellten Schaltung steuert·
jedes bir:äre l-AussangssitSnal eines Flipflops den Eiristelleingantf
dec anderen Flipfloj-s in'-derselben Stufe, und jedes
bin'ire O-Ausgangcslgnal eines Fllpflops steuert den Rücksbellein^arii.);
des anderen Flipi'lOiS in der betreff enden Stui'e.
Auf einen Austauschim^uls hin arbeitet die Schaltung entsprechend
der nachstehenden Tabelle:'
O | Tabelle | IV | 1 | |
Y | O | O | 1 | 1 |
X | O | 1 | 0 | 1 |
Y | O | 1 | 0 | 1 |
X | •0 | 1 | ||
Das Ergebnis ist also ein zweiseitiger Austausch der Jeweiligen
gespeicherten binären Zustände innerhalb Jeder Stufe, und die
Operation wird für alle vorgesehenen Registerstufen erweitert.
Bei den bisher bekannten Anordnungen zur Ausführung einer ebensolchen Funktion findet geöhnlich nur eine Umstellung und kein
Austausch von Zahlen statt..D.h. bei den üblichen "Austausch"-Befehlen,
wie z.B. "stelle A nach B um", ersetzt A zwar B, aber B ersetzt nicht A und es geht daher verloren. Im Gegen-
9098 40/127 5 ^1114.
BAD OWCHNAL
satz dazu sieht die vorliegende Anordnung einen echten Austausch
vor/ bei dem Λ an die'Stelle von B und ü an die Stelle
von Λ treten.
Fig. 8 stelle in Form einer iJlockiichaltung die dritte und
die vierLe Stufe eines Teils einer zusammengesetzten Schaltung
aus η Stufen dar, die aus den in Fig. 2 - 7 gezeigten Anordnungen
zur Ausführung der Addier- und Suburahier-Rechenoperationen
und der logischen-Funktionen "UM", "Oder", "exklusives
Oder","Linkverschiebung" und "Austausch" für zwei binäre Zahlen
gesteht. 2ur Vereinfachung der Darstellung sind die X- und
Y-Flipflops 14 bzw. 12 in binäre 1- und binäre Ö-Blöeke entsprechend
X1 . Y bzw. X~t Y~ aufgeteilt worden. Abtastverstärker
72 sind über direkte Eingänge an die Xn- bzw."Y^-
StuX'en angekoxopelt, um die X- b2W. Y-Flipriops in binäre
Zustände zu bringen, die den aus dem Speicher--empfangenen
binären Zahlen, die zu verarbeiten sind, entsprechen. .Mit
Ausnahme der direkten Eingangssignale aus den AbfUhlverstärkern
72 stellt Jedes durch einen Pfeil auX' der linken Seite
eines der Fli^flopblücke dargestellte Eingangssignal ein
durch üen Zustand des über die unmittelbar aber der dem
Weil befindliche zugeordnete Leitung■zügeführten Signals
gesteuertes Wechselstrom-Eingangssignal dar. Steuersignale v/erden voxi den zugeordneten Soeuerimpulstreibern geliefert,
die bezeichnet sind als Impulstreiber 72 für die"-Additions-.
impulse, Impuls treiber 75 *'ür die'Subfcraktions- und Linksverschiebung-Steuerim^ulseji
Impuls treiber 7^'für "die-
909840/1275 BAD
UND-S ueuerimpulse, Impuls treiber 77 lür die ODER-Steuerim- "'-,
pulst, Impuls treiber Jb TUr dieExklusiv-ODER-Steuerimpulse
uxid Impuls treiber Tj xUr.die Austausch-Steuerimpulse, Durch
eine angekoppelte Ausgabeschaltung v;erden die entsprechenden
Zustande der verschiedenen Registerstufen angezeigt. Diese
Ausgabeschaltung besteht aus einem Treiber 82 für die Anzeige
mit zugeordneter Lampe 8j). Der Anzeigetreiber 82 empfangt
das binare O-Ausgangssiaiial des ihm zugeordneten Y-Plipflops
12 (d.h. Ϋ), kehrt dieses Signal um wodurch-die-Anzeigelampe
82 erregt und eine Anzeige des_. Zustandes. des Y-Registers ermöglicht
wird. Außerdem Ist eine ODER-Schaltung 20 vorgesehen, aie ein ß^errsignal Tür die Steuerimpulstreiber 74, 75 in der
in Fig. 1-3 angedeuteten Art und Weise liei'ert und ein
Weiterschalten verhindert.
Um die Wirkungsweise der Schaltung von Flg. 8 leichter verständlich
zu machen, wird auf die Fig. 2-7 zurückgegriffen, In denen die verschiedenen Funktionen Addition, Subtraktion,
Oder, Exklusiv-Oüer, Und, Linksverschiebung und Austausch getrennt
dargestellt sind. Die Schaltung von Flg. 8 wird entsprechend
den verschiedenen Regeln wie folgt betrieben, um die
gewünschten Funktionen zu erreichen (wobei der eigentliche Schritt, der entsprechend der Regel ausgeführt wird, angegeben
Ist)« .
909840/12TS
BAD GRiGSNAL
ADDITION
-X =1, binärer Wechsel von Y (Teil-Summe)
-X =1, binärer Wechsel von Y (Teil-Summe)
Yn wechselt von 1 aiii' O, stellt X , = 1
(übertrag erzeugt und gespeichert)
Xn oder Yn = O, stellt X^+1 = Ü (Übertraiss
SUBTRAKTION . .
Xn = 1, binärer Wechsel von Yn (Teil-Differenz)
Y wechselt von O auf 1, stellt X =1 (border erzeugt
und gespeichert) n x
γΛ ~ A stellt Xn+1- = 0 (Borger-Auslösung)
Xn = O, stellt Yn = O (ÜNÜ entsteht)
AUSTAUSCH | Yns | (X | zu | Y) | (Exklusiv-Oder) | |
Xn « 1, stellt | Yns | (χ | k,U | Y) | I = 0 | |
Xn = | (Y | zu | X) | |||
= O, stellt | Xn ' | (7 | zu | X) | ||
Yn «= 1, stellt | ||||||
Yn « 0, stellt | Y * | (ODER-ßrgebnis bei X | ||||
ODER | ||||||
Xns | 1 Wechsel M | |||||
* 1, stellt | = 1 | x oder Yn - ο y Btellt a LINKSVERSCHIEBUNQ |
||||
ep C to |
EXKLUSIV-ODER | = O | ||||
00 | Xn" | = 1 | ||||
ε 1« binärer | ■- O | |||||
= 1 | ||||||
r | ||||||
[n+ | ||||||
*^ (Dies ist eine Subtraktion mit einem Borgerzyklus beginnend mit
^a X =1, binärer Wechsel Y (Teil-DilTerenz)
1, binärer Wechsel Y
tr
tr
Yn Wechsel von O auf 1; stellt Xn+1 = 1 (Borger)
1 = O, stellt Xn+1 = O (löst Borger aus)
BAD ORIGINAL
TG
Weitere Link-^versehiebungsfunktionen können erreicht werden, ,
Indem alle Y -Flipflops auf Q gesetzt v/erden und der Uralaui"
wieaerholt wird. Aui1. die LinksveEsahiebungsfunktioh kann auch
die Austauschfunktion folgen, um in der üblichen Form die Zahl
im Y-Register anzuzeigen. Die in Fig. 8 dargestellte Zusammengesetzte
Schaltung stellt also eine wesentliche Vereinfachung
der Schaltungsanordnung im Gegensata zu den speziellen Schaltungen
dar, die im Bekannten zur Ausführung der verschiedenen
beschriebenen Funktionen verwendet worden sind. Wenn a. Bv die zusammengesetzte Schaltung von Fig. 8 mit den in Fig·
2 - 7 getrennt dargestellten Spezialschaltungen verglichen
wird, ist es offensichtlich, daß die einzigen zusätzlichen Einrichtungen gegenüber den für eine Einzweckechaltung benötigten
Registern und Anzeigevorrichtungen die zusätzlichen Steuerimpulstreiber
und die verschiedenen Verbindungen sind« durch die erreicht wird, daß die zusammengesetzte Schaltung von
Fig. 8 die oben beschriebene Mehrzweckfähigkeit erhält« .
9Ö9840/1275
ORIGINAL
Claims (1)
- ■ PA TEN TAN SPR U CH E '1. Schaltungsanordnung zur Durchführung logischer und arithmetischerGrundoperationen mit Hilfe zweier Register χ und y zur Aufnahme von zu verknüpfenden Operanden, Ergebnissen·und gegebenen-' falls· entstehenden Überträgen, wobei die Register aus bistabilen Kippschaltungen bestehen, die jeweils eine Eingangs tor schaltung s-.'·"■·■ funktion aufweisen oder mit Und- bzw. Öder--Schaltungen mitein-.ander gekoppelt werden» dadurch gekennzeichnet, daß die Operationssignale wechselstrommäßig in die Kipp stufen der Register (X und Y) eingekoppelt werden und daß der -wrahre Ausgang einer Kippstufe (x bis χ ) mit dem wahren und dem inversen Eingang der entsprechenden y-Kippstufe gleichstrommäßig gekoppelt ist, während der inverse Ausgang einer Kippstufe (X1 bis χ ) mit den inversen Eingängen der entsprechenden y-Kippstufe bzw. der nachfolgenden x-Kippstufe gleichstrommäßig gekoppelt ist und daß der wahre Ausgang einer Kippstufe (y. bis y ) mit dem wahren Eingang der entsprechenden x-Kippstufe Und mit beiden Eingängen ■ der nachfolgenden x-Kippstufe gleichstrommäßig gekoppelt ist, während der inverse Ausgang einer Kippstufe (y. bis y ) mit den inversen Eingängen der entsprechenden x-Kippstufe bzw. der nachfolgenden x-Kippstufe sowie deren wahren Eingang gleichstrommäßig gekoppelt ist.2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,daß die Kippstufen einer Stelle beider Register X und Y miteinander verbunden und gemeinsam über Und-S chaltung (16) sowie Oder-S chaltung en (18) an die nächsthöhere Stelle des.# sind und durch anliegende Takt- und Operations signale geschaltet909840/1275?V-üe Unterlagen. (Art. 7 § l Abs, 2 Nr. 1 Sm Λ des Äi.denri.T.pil v.^i)^·^27· 91S " U99227Begisters X eingangsseitig geführt sind und das Addieraignal Wechselstrommäßig in alle.Kippatufen beider Register eingekuppelt wird. , -2. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß. die binaren O-Signale der Y-Kip^etul'en zum Wechselstromelngans aer nächsthöheren X-Kip^stufe geführt, werden, um die arithipeitische Ojjeration "Addition" zu realisieren^ -...'- ■ "..-.-4. Schaltungsanordnung nach Anspruch 2 und J3, dadurch gekennzeichnet, daß die binären 1-Ausgangssignale der Y-Kippstufen zum Wechselstromeingang der jeweils nächsthöheren X-Kippstui'en geführt werden, um die arithmetische Grundoperation "Subtraktion" zu realisieren,Lj. Schaltungsanordnung nach den Ansprüchen 1 und 4, dadurch gekennzeichnet, dau zur Realisierung der UND-Punktlon in jeder Binärstelle Jede Y-Kippstufe auf 0 gestellt wird, wenn nicht die mit ihr verbundene X-Kippstufe eine 1 enthält, indem das binäre 1-Aüsgangssignal der X-Kippstufen zur Rückstellung auf den Eingang zurtlckgekoppelt und das ' binäre O-Ausgangs3lgnal aüV den Rückstell-Eingejig der entsprechenden Y-Kippstufe gegeben wird.6. Schaltungsanordnung naoh den Ansprüchen 1 und 4* dadurch909840/1 275 * BAn : »ADgekennzeichnet, dali zur liinkaverschiebung der Im X-Reglater stehenden Binäriahl alle Kippstufen des Y-Registers auf Hull gestellt werden, wodurch die zu verschiebende Binärzahl nach Jewell« zwei Subtraktioneumläufen im X-Register um eine Stelle nach links verschoben steht.7. Schaltüftgaaiiordnune nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet« dafl zur Realisierung der logischen Austausch*\ "".Funktion die X- und Y-Kippetui"en einer Steile Jedes binare l-Ausgangsüignal auf den Einstelleingang der entsprechenden Kippstufe geben« und daß jedes binäre O-Ausgangssignal den Rückstelleingang, der anderen Kippstufe steuert.909840/1275SAO ORiQINALL e e F s e i t e
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US420568A US3417236A (en) | 1964-12-23 | 1964-12-23 | Parallel binary adder utilizing cyclic control signals |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1499227A1 true DE1499227A1 (de) | 1969-10-02 |
DE1499227B2 DE1499227B2 (de) | 1975-02-06 |
DE1499227C3 DE1499227C3 (de) | 1975-09-18 |
Family
ID=23667003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1499227A Expired DE1499227C3 (de) | 1964-12-23 | 1965-12-11 | Schaltungsanordnung für arithmetische und logische Grundoperationen |
Country Status (8)
Country | Link |
---|---|
US (1) | US3417236A (de) |
BE (1) | BE672601A (de) |
CH (1) | CH439809A (de) |
DE (1) | DE1499227C3 (de) |
ES (1) | ES321002A1 (de) |
FR (1) | FR1464946A (de) |
GB (1) | GB1097085A (de) |
NL (1) | NL166558C (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3582902A (en) * | 1968-12-30 | 1971-06-01 | Honeywell Inc | Data processing system having auxiliary register storage |
NL6908710A (de) * | 1969-06-07 | 1970-12-09 | ||
US3631400A (en) * | 1969-06-30 | 1971-12-28 | Ibm | Data-processing system having logical storage data register |
US3811039A (en) * | 1973-02-05 | 1974-05-14 | Honeywell Inf Systems | Binary arithmetic, logical and shifter unit |
US4254471A (en) * | 1978-04-25 | 1981-03-03 | International Computers Limited | Binary adder circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2936116A (en) * | 1952-11-12 | 1960-05-10 | Hnghes Aircraft Company | Electronic digital computer |
US3008639A (en) * | 1954-04-16 | 1961-11-14 | Ibm | Electronic accumulator in which the component trigger circuits are operated relatively continuously |
US3028088A (en) * | 1956-09-25 | 1962-04-03 | Ibm | Multipurpose logical operations |
US3056552A (en) * | 1959-01-28 | 1962-10-02 | Ibm | Asynchronous parallel adder deriving intermediate sums and carries by repeated additions and multiplications |
US3235718A (en) * | 1962-10-25 | 1966-02-15 | Burroughs Corp | Magnetic device for performing complex logic functions |
US3249747A (en) * | 1963-06-14 | 1966-05-03 | North American Aviation Inc | Carry assimilating system |
US3320410A (en) * | 1964-06-09 | 1967-05-16 | Sperry Rand Corp | Register including inter-stage multivibrator temporary storage |
-
1964
- 1964-12-23 US US420568A patent/US3417236A/en not_active Expired - Lifetime
-
1965
- 1965-11-11 GB GB47848/65A patent/GB1097085A/en not_active Expired
- 1965-11-19 BE BE672601D patent/BE672601A/xx unknown
- 1965-12-10 FR FR41659A patent/FR1464946A/fr not_active Expired
- 1965-12-11 DE DE1499227A patent/DE1499227C3/de not_active Expired
- 1965-12-20 NL NL6516539.A patent/NL166558C/xx not_active IP Right Cessation
- 1965-12-21 ES ES0321002A patent/ES321002A1/es not_active Expired
- 1965-12-23 CH CH1780265A patent/CH439809A/de unknown
Also Published As
Publication number | Publication date |
---|---|
NL166558B (nl) | 1981-03-16 |
DE1499227C3 (de) | 1975-09-18 |
US3417236A (en) | 1968-12-17 |
BE672601A (de) | 1966-03-16 |
DE1499227B2 (de) | 1975-02-06 |
FR1464946A (fr) | 1967-01-06 |
GB1097085A (en) | 1967-12-29 |
ES321002A1 (es) | 1966-06-01 |
CH439809A (de) | 1967-07-15 |
NL166558C (nl) | 1981-08-17 |
NL6516539A (de) | 1966-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2758130C2 (de) | Binärer und dezimaler Hochgeschwindigkeitsaddierer | |
DE1499227A1 (de) | Schalf? | |
DE3424078A1 (de) | Dezimalmultiplikations-einrichtung | |
DE1190705B (de) | Elektronische Vierspeziesrecheneinheit | |
DE1524117B1 (de) | Datenverarbeitungsanlage mit Umlaufregistern | |
DE2913729C2 (de) | Schaltungsanordnung zur bitparallelen Binäraddition oder zum Shiften von Binärzahlen | |
DE2060590A1 (de) | Digitalrechner | |
DE1549461C3 (de) | ||
DE1094020B (de) | Periodisch arbeitende numerische Rechenmaschine | |
DE1449564A1 (de) | Recheneinrichtung fuer digitale Schnellrechner | |
DE1537307B2 (de) | Binäres Schaltwerk | |
DE1524131C (de) | Binär-dezimales Serien-Serien-Rechenwerk mit Dezimalübertragkorrektor zur Addition und Subtraktion zweier binär-codierter Dezimalzahlen | |
DE1549485A1 (de) | Anordnung zur Division binaerer Operanden | |
DE1549483A1 (de) | Schaltungsanordnung zur Durchfuehrung logischer und arithmetischer Grundoperationen | |
DE1911175A1 (de) | Chiffriereinrichtung | |
DE1774825A1 (de) | Rechenregister | |
DE1239506B (de) | Divisionseinrichtung | |
DE1524182A1 (de) | Akkumulator zur Ausfuehrung von Additionen und Subtraktionen | |
DE1524131B1 (de) | Binär-dezimales Serien.Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition un Subtraktion zweier binär-codierter Dezimalzahlen | |
DE1524117C (de) | Datenverarbeitungsanlage mit Umlaufregistern | |
DE2337356C3 (de) | Im Dualsystem arbeitende Multiplizierschaltung | |
DE1813987C3 (de) | Schaltungsanordnung zum Durchführen von Rechenoperationen | |
DE1537307C (de) | Binares Schaltwerk | |
AT214171B (de) | Serienrechenwerk | |
DE1132364B (de) | Aus Ringkernen aufgebaute Additions- oder Subtrahieranordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
8339 | Ceased/non-payment of the annual fee |