DE1222719B - Verfahren und Schaltungsanordnung zur Ableitung von Waehladressen, insbesondere fuer Fernsprechvermittlungsanlagen - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. α.:

G06f

Deutsche Kl.: 42 m -14

Nummer: 1222 719 j^f ^

Aktenzeichen: St 22 900IX c/42 m

Anmeldetag: 4. November 1964

Auslegetag: 11. August 1966

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Durchführung des Verfahrens zur Ableitung von Wähladressen aus jeweils einem von m möglichen vorgegebenen ersten Adressenteilen und jeweils einem von/? möglichen vorgegebenen zweiten Adressenteilen zur Ansteuerung einer gemeinsamen Steuerschaltung, insbesondere für Fernsprechvermittlungsanlagen.

Es ist bereits ein Datenverarbeitungssystem vorgeschlagen worden, in dem verschiedene logische Schaltungen fähig sind, die Vermittlung einer gemeinsamen Steuerschaltung anzufordern. Wenn auf eine solche Vermittlungsanforderung eine Zuteilung erfolgt ist, werden die Kennung der anfordernden logischen Schaltung und die Ursache (oder Stopbedingung) der Anforderung so zusammengefaßt, daß eine Wähladresse zur Befragung eines Programmspeichers gebildet wird. Dies kann beispielsweise, wie später beschrieben, erfolgen.

Wenn es m verschiedene logische Schaltungen und ρ mögliche verschiedene Stopursachen gibt, können die logischen Schaltungen in einem j>-stelligen Code aus m Codemöglichkeiten (2^^-1 < m < 2») und ebenso die Stopursachen in einem z-stelligen Code aus ρ Codemöglichkeiten (²^¹ < ρ < 2^Z) binär gekennzeichnet werden. Die verschiedenen, beispielsweise ri Wähladressen können dann dadurch gebildet werden, daß ein Kennungscodezeichen einer logischen Schaltung jeweils einem Codezeichen der ρ Ursachen zugeordnet wird, auf Grund der diese logische Schaltung die gemeinsame Steuerschaltung angefordert hat. Grundsätzlich kann jede logische Schaltung die Steuerschaltung nur wegen einiger der ρ möglichen Ursachen anfordern. Beispielsweise ist die erste, zweite ... m-te logische Schaltung jeweils in der Lage, eine Anforderung auf Grund einer Zahl pi, p_%...p_m von Ursachen entstehen zu lassen, wobei die Summe η dieser Zahlen sehr viel kleiner als das Produkt ri — m-p ist. Um den genannten Programmspeicher mit diesen η Wähladressen ansteuern zu können, genügt es offenbar, das Wählsystem bei seinem Einbau mit einer Wähleinrichtung zu versehen, die η Koinzidenzschaltungen mit y + ζ Eingängen aufweist. Dabei sind die y Eingänge für die Kennung der anfordernden logischen Schaltung und die ζ Eingänge zur Kennzeichnung der Anforderungsursachen vorgesehen. Eine solche Wähleinrichtung ist aber nicht genügend flexibel, denn sie muß noch benutzt werden können, wenn die genannten Zahlen P₁ bis p_n abgeändert werden oder/und wenn eine oder mehrere Ursachen, auf Grund der eine logische Schaltung die Steuerschaltung anfordert,

Verfahren und Schaltungsanordnung zur
Ableitung von Wähladressen, insbesondere für
Fernsprechvermittlungsanlagen

Anmelder:

Standard Elektrik Lorenz Aktiengesellschaft,

Stuttgart-Zuffenhausen, Hellmuth-Hirth-Str. 42

Als Erfinder benannt:

Lean Louis Masure, Wilrijk, Antwerpen (Belgien)

Beanspruchte Priorität:

Niederlande vom 6. November 1963 (300173) - -

ao durch andere Ursachen' ersetzt werden. Um ein flexibles Wählsystem zu erreichen, muß die Wähleinrichtung deshalb mp Koinzidenzschaltungen mit y + ζ Eingängen aufweisen. Wenn das Produkt mp groß ist, weist eine solche Wähleinrichtung eine große Zahl Koinzidenzschaltungen auf; die Wähleinrichtung ist dementsprechend teuer.

Es ist deshalb Aufgabe der Erfindung, ein verbessertes Verfahren zur Auswahl oder Ableitung von Wähladressen anzugeben, welches zur Herabsetzung des Aufwandes führt. Dies wird gemäß der Erfindung dadurch erreicht, daß die m ersten Adressenteile durch Binärcodezeichen dargestellt werden, die sich um den Wert p' + 1 bzw. p' unterscheiden, wobei p' die maximale Anzahl der für einen der ersten Adressenteile möglichen zweiten Adressenteile ist (p'-4p), und daß ein anfordernder erster Adressenteil auf Grund eines anfordernden zweiten Adressenteils in Abhängigkeit von den für den ersten Adressenteil vorgesehenen p' zweiten Adressenteilen in eine entsprechende Wähladresse umgewandelt wird.

Gemäß einer Weiterbildung des Verfahrens werden bei der Umwandlung die für den anfordernden ersten Adressenteil vorgesehenen p' zweiten Adressenteile mit dem anfordernden zweiten Adressenteil verglichen und in Abhängigkeit vom Ergebnis des Vergleichs der erste Adressenteil umgewandelt.

Gemäß weiteren Ausbildungen des Verfahrens kann der Vergleich schrittweise, wobei bei jedem Schritt bis zur Übereinstimmung der zu vergleichenden zweiten Adressenteile der anfordernde erste Adressenteil um einen Schritt geändert wird, oder im Parallelbetrieb erfolgen.

609 609/336

3 4

Gemäß weiterer Ausgestaltung des Verfahrens sind einem zweiten Adressenteil (Anforderungsursache)

von den für einen ersten Adressenteil vorgesehenen zugeordnet ist. Ferner sei angenommen, daß m ver-

p' zweiten Adressenteilen pi zweite Adressenteile schiedene erste Adressenteile vorhanden sind, die in

ausgenutzt und p' —pt zweite Adressenteile für die einem Binärcode mit y Stellen gekennzeichnet sind,

Ableitung zusätzlicher Wähladressen reserviert. 5 und daß ρ verschiedene -zweite, Adressenteüei vor-

Ferner wird eine Schaltungsanordnung zur Durch- handen sind, die in einem Binärcode mit ζ Stellen

führung des Verfahrens vorgeschlagen, die folgende gekennzeichnet sind.

Organe aufweist: _: . . In Fig. 1 ist mit MM eine Speichermatrix (Fest-

a) ein erstes Adressenregister zur binären Speiche- wertspeicher) bezeichnet die vorzugsweise als semirung eines anfordernden ersten Adressenteils, ¹⁰ Permanenter kapazitiver Speicher ausgebildet ist, wie

er im belgischen Patent 573 237 beschrieben worden

b) ein zweites Adressenregister zur binären Speiche- j_st. Die Speichermatrix besteht aus m, mit 1 bism rung eines anfordernden zweiten Adressenteils, bezeichneten Zeilen und ρ Spalten, wobei jede Zeile

c) einen Speicher (MM) mit m Sätzen aus jeweils ^{einen Satz aus} P bistabilen Schaltungen aufweist. ρ bistabilen Schaltungen, die jeweils einem der ¹S Die ρ bistabilen Schaltungen einer Zeile gehören ρ zweiten Adressenteile entsprechen, jeweils zu einem ersten Adressenteil einer Wähl-

,. .. „_r.._1n .-.-·," , jm i- j ,j ^, j adresse, während die m bistabilen Schaltungen einer

d) ^Wähleinrichtung(AS), die durchlas Code- _{s lte jeweüs m einem zweiteQ Adressenteil einer}

zeichen im ersten Adressenregister (ARl) ge- _{Wähladresse gehören}. _{Eine bistabile} Schaltung der

steuert wird und dabei emen entsprechenden _{20 Spe}ichermatrix ist im 1-Zustand, wenn der ihrer

.. Satz mit pi bistabilen Schaltungen aus den . _Spai_te zugehörige zweite" Adressenteil zusammen mit

m Sätzen mit jeweils j bistabden Schaltungen _dem ^ _{Zeüe zuge]lörigen ersten} Adressenteil eine

auswählt, wobei p_t bistable Schaltungen des _der „ _{mögliclien WäQ}iadressen büdet. Mit anderen

entsprechend ausgewählten Satzes in einem vor- _{Worten beQ die} ^ ₁._{Zustand befind}u_cnen bistabüen

;,_:gesebenen binaren Zustand 1 smd, der zusammen ^ _{Schaltungen jeder Zeile die zmaixsa} Adressenteile an,

^{mt dem}. ^m ersten Adressenregister (ARl) ^ _msammen ^t dem zu dieser Zeüe gehörenden

gespeicherten ersten Adressenteü eine der Wahl- _{ersten Adressenteil verscnie}dene vollständige Wähladressen ergibt, adressen von den η möglichen Wähladressen büden.

■e) eine Vergleichseinrichtung (Tr, SDl, Cl, Cl, Eine Zeile der Speichermatrix MM kann von

Gl bis G4) zum Vergleich der Zustände der 3° einer Wähleinrichtung bzw. einem Zugangswähler AS ρ bistabilen Schaltungen des. ausgewählten Satzes unter dem Einfluß des codierten ersten Adressenteils * - mit dem im zweiten Adressenregister (AR2) der entsprechenden Wähladresse ausgewählt werden, gespeicherten Codezeichen, Dieser erste Adressenteil ist in einem ersten Adressen-

f) logische Schaltungen, die das im ersten Adressen- register ^l gespeichert, während der zweite Adressregister gespeicherte Codezeichen in Überein- ^{35 sen}f^ej dieser Wahladresse in einem zweiten^dressenstimmung mit der Zahl q abändern (lZ.q ^_Pi), speicher ^i? 2 gespeichert ist, der ζ bistabile Schaldie angibt, wievielmal die VergleicnsemricFtung ^txxn&^a _o ^D1. ?^{1S Dz em}*^a *; . . _c . _u ",
den vorgegebenen binären Zustand in den Der Speichermatrix MAf_ ist erne Speicherschaltung

. bistabilen Schaltungen des ausgewählten Satzes f?¹,²⁰⁸⁰⁰¹^..*⁶/¹? ⁶^ £^atz aus ^ bistabden eingespeichert vorgefunden hat, bis diejenige ⁴° Schaltungen Al bis Ap besteht. Wenn die j> bistabilen bistabüe Schaltung dieses Satzes in dem vor- Schaltungen einer ausgewählten Zeile 11bis m durch gegebenen Zustand vorgefunden wird, die dem **£ ^gGZf^^hel ^*™¹*' ^emeQ Teil des Zugangs-Codezeichen des im leiten Adressenregister wahlers ^5 bddende Einrichtungen abgelesen werden, eingespeicherten zweiten Adressenteils entspricht. werden die Zusatnde der ρ bistabilen Schaltungen

45 dieser Zeile m die entsprechenden ρ bistabilen Schal-

Während bei den bekannten Verfahren bzw. tungen Al bis Ap der Speicherschaltung SDl ein-Schaltungsanordnungen die Auswahleinrichtung für gegeben.

die Wähladressen Koinzidenzschaltungen mit ins- Das erste Adressenregister ARl steuert den Zugesamt mp (y + z) Eingängen aufweisen muß, wobei gangswähler, wie bereits erwähnt, während das y die Stellenzahl des Binärcodes für m Codemöglich- 50 zweite Adressenregister ARl über einen Umsetzer Tr keiten und ζ die Stellenzahl des Binärcodes für mit einer Speicherschaltung SD2 verbunden ist; die ζ Codemöglichkeiten darstellt, werden bei der gemäß Speicherschaltung SDl wird durch einen Satz aus der Erfindung aufgebauten Auswähleinrichtung nur ρ bistabilen Schaltungen Bl bis Bp gebildet, die sehr vereinfachte Koinzidenzschaltungen mit einer jeweüs zu einem der ρ zweiten Adressenteüe gehören, viel kleineren Gesamtzahl von m (1 -\-p') (y + z' + 1) 55 Jede dieser bistabüen Schaltungen wird durch den Eingängen benötigt, wobei p' und z' Maximalwerte Umsetzer Tr in den 1-Zustand gebracht, wenn der von ρ und ζ sind. Dies wird noch näher erläutert. entsprechende zweite Adressenteü im zweiten Adres-Die genannten und weitere Merkmale und Besonder- senregister ARl gespeichert ist. Der Umsetzer Tr wird heiten der Erfindung werden an Hand zweier Aus- durch eine bekannte Anordnung aus Torschaltungen führungsbeispiele näher erläutert. Es zeigt 60 gebüdet und ist deshalb im einzelnen nicht gezeigt.

Fig. 1 ein Übersichtsschaltbüd einer ersten Aus- Um den Zustand der bistabüen Schaltungen Al

führung des Wählsystems gemäß der Erfindung, bis Ap mit den Zuständen der bistabüen Schaltun-

F i g. 2 ein Übersichtsschaltbüd einer zweiten Aus- gen Bl bis Bp vergleichen zu können, ist eine Verführung dieses Wählsystems. gleichsschaltung vorgesehen, die sich aus bistabilen Es sei wiederum angenommen, daß η verschiedene 65 Schaltungen Cl und Cl und aus vier Koinzidenz-Wähladressen vorhanden sind, denen jeweüs ein schaltungen Gl bis GA mit jeweüs zwei Eingängen Programmwort entspricht und die jeweüs aus einem zusammensetzt. PO, RO sind die O-Ausgänge, und ersten Adressenteil (Kennung) gebüdet sind, der Pl, Rl sind die 1-Ausgänge der bistabilen Schaltun-

5 6

gen Cl und Cl. Die Koinzidenzschaltungen Gl bis G4 Die Speicherschaltungen SDl, SDl, die Adressenwerden über unterschiedlich gepaarte Ausgangsadern, register ARl, ARl und der Binärzähler PC haben nämlich durch die Ausgangsaderpaare PO, RO-PO, jeweils eine Rückstellader stO. Das oben beschriebene .Rl-Pl, .RO-Pl, JiI, eingestellt. Die Ausgänge dieser System hat folgende Wirkungsweise: Beim Beginn Koinzidenzschaltungen sind mit PORO, PORl, PlRO 5 eines Auswahlvorgangs wird ein Rückstellimpuls auf und PlPvI bezeichnet. die Rückstelladern stO gegeben; damit werden die

Die bistabile Schaltung Cl und die bistabilen bistabilen Schaltungen Al bis Ap, Bl bis Bp, BSI, Schaltungen Al bis Ap bilden zusammen ein Schiebe- Cl und Cl, die Adressenregister ARl, ARl und der register, das eine Steuerleitung sll aufweist. Ebenso Binärzähler PC in den O-Zustand gebracht. Aus bilden die bistabile Schaltung Cl und die bistabilen io diesem Grund wird der Ausgang POPvO der Koinzi-Schaltungen Bl bis Bp zusammen ein Schieberegister denzschaltung Gl aktiviert, doch ist dies für die mit einer Steuerleitung sll. Die Steuerleitungen sll anderen Teile des Systems zunächst ohne Bedeutung, und sll sind miteinander verbunden und an den Die ersten und die zweiten Adressenteile einer Ausgang einer drei Eingänge aufweisenden Koinzi- Wähladresse werden darauf in dem ersten und" zweiten denzschaltung G5 angeschlossen, deren erster Ein- 15 Adressenregister ARl, ARl gespeichert. Durch den gang mit dem Ausgang einer Impulsquelle PS, deren ersten Ädressenteil veranlaßt, wählt der Zugangszweiter Eingang mit dem Ausgang pO eines binären wähler AS die entsprechende Zeile in der Speicher-Impulszählers PC und deren dritter Eingang mit dem matrix aus und veranlaßt die Ausspeicherung der Ausgang einer zwei Eingänge aufweisenden Koinzi- Zustände der ρ bistabilen Schaltungen, die in dieser denzschaltung G 6 verbunden ist. Der an sich be- 20 Zeile vorhanden sind. Diese Zustände werden in den kannte Binärzähler PC kann bis ρ zählen; sein Aus- entsprechenden ρ bistabilen Schaltungen Al bis Ap gang p$ ist im Binärzustand aktiviert, jedoch nicht der Speicherschaltung SDl festgehalten. Es sei darauf aktiv, wenn der Zähler gerade die Zahl ρ erreicht hat. hingewiesen, daß pi der ρ bistabilen Schaltungen A1 Der Ausgang p_p" dieses Zählers andererseits ist im bis Ap auf diese Weise den 1-Zustand einnehmen Normalzustand nicht aktiv, aber dann aktiv, wenn 25' auf Grund der pi zweiten Adressenteile (pl,p 2.. .p_m), der Zähler gerade die Zahl ρ erreicht hat. Der Aus- die den pt bistabilen Schaltungen entsprechen und gang der Koinzidenzschaltung G5 ist auch mit dem zusammen mit dem im ersten Adressenregister ARl Eingang des Binärzählers PC verbunden, dessen Aus- eingespeicherten ersten Adressenteil aus den η möggang pp" an einen Eingang einer zwei Eingänge auf- liehen Wähladressen pi Wähladressen bilden,
weisenden Koinzidenzschaltung Gl angeschlossen ist. 30 Der im zweiten Adressenregister ARl gespeicherte Der andere Eingang der Koinzidenzschaltung Gl ist zweite Adressenteil wird durch den Umsetzer Tr mit dem Ausgang r eines mit zwei Eingängen versehe- umgesetzt (Codewandlung); das Ergebnis wird dann nen Mischers (Oder-Schaltung) Ml verbunden, wäh- in den;? bistabilen Schaltungen 2?1 bis Bp der Speicherrend der Ausgang der Koinzidenzschaltung Gl an schaltung SDl gespeichert, d. h., daß die zu diesem einen Eingang eines mit zwei Eingängen versehenen 35 zweiten Adressenteil zugehörige bistabile Schaltung Mischers Ml angeschlossen ist. Der andere Eingang in den 1-Zustand gebracht wird,
des Mischers Ml ist mit dem Ausgang POPl der Nach Beendigung dieser Vorgänge wird dem Ein-Koinzidenzschaltung G2 und der Ausgang des gang stl der Startschaltung JJSl ein Startimpuls zuMischers Ml ist mit dem 1-Eingang einer bistabilen geführt, wodurch diese in den 1-Zustand übergeht Fehlerschaltung BSI und mit einem Eingang eines 40 und somit ihr 1-Ausgang aktiviert ist.
zwei Eingänge aufweisenden Mischers M3 gekoppelt, Um die ersten Bits der in den Speicherschaltungen dessen anderer Eingang an den Ausgang PlPl der SDl und SD1 gespeicherten Codeziffern miteinander Koinzidenzschaltung GA angeschlossen ist. vergleichen zu können, wird den Steuerleitungen sll

Die Koinzidenzschaltung G 6 ist mit einem Eingang und sll in folgender Weise ein Schiebeimpuls zugean den 1-Ausgang einer bistabilen Startschaltung BSI 45 führt: Da der Ausgang POPO der Koinzidenzschalangeschlossen, deren 0-Eingang mit dem Ausgang tung Gl und damit der Mischer Ml aktiviert sind des Mischers M3 und deren 1-Eingang mit einer und da die bistabile Schaltung BSI sich im 1-Zustand Startader st 1 gekoppelt ist. Der andere Eingang der befindet, wird der mit einem Eingang der Koinzidenz-Koinzidenzschaltung G 6 ist mit dem Ausgang des schaltung G 5 verbundene Ausgang der Koinzidenz-Mischers M1 verbunden, dessen Eingänge an die Aus- 50 schaltung G6 aktiviert. Da der Ausgang/?/ des Bigänge POPO und PlPO der Koinzidenzschaltungen närzählers PC auch aktiviert ist, wird ein durch die Gl, G3 angeschlossen sind. Impulsquelle PS erzeugter Impuls über die Koinzi-

Das erste Adressenregister ^4Pl ist als bekannter denzschaltung G5 auf die Steuerleitungen sll und sll Binärzähler aufgebaut, dessen Eingang i an den Aus- gegeben, wodurch die Zustände der bistabilen Schalgang einer mit zwei Eingängen versehenen Koinzi- 55 tungen Al und JJl auf die bistabilen Schaltungen Cl denzschaltung G 8 geführt ist. Der eine Eingang der und C2 übergehen. Der gleiche Impuls schaltet den Koinzidenzschaltung G 8 ist über eine Verzögerungs- Binärzähler PC einen Schritt weiter. Wenn nach schaltung D an den Ausgang s der Koinzidenzschal- diesem ersten Schiebevorgang oder überhaupt nach tung G5 angeschlossen, während der andere Eingang jedem Schiebevorgang die Ausgänge PO und PO der der Koinzidenzschaltung G 8 mit dem Ausgang eines 60 bistabilen Schaltungen Cl und C2 aktiviert sind, wird mit zwei Eingängen versehenen Mischers M4 gekop- ein weiterer Schiebeimpuls auf die Steuerleitungen sll pelt ist. Die Eingänge des Mischers M4 sind einerseits und sll ■— wie oben beschrieben — gegeben, um die an den Ausgang PlPO der Koinzidenzschaltung G3 entsprechenden folgenden, in den Speicherschaltungen und andererseits an den Ausgang PlPl der Koinzi- SDl, SDl gespeicherten Codebits vergleichen zu denzschaltung G4 angeschlossen. Die Verzögerungs- 65 können. Wenn der Ausgang der Koinzidenzschalzeit Γ der Verzögerungsschaltung D ist gleich der tung Gl nach an die Speicherschaltungen SDl, SD1 halben Zeitspanne, die zwischen zwei aufeinander- gegebenen ρ Schiebeimpulsen noch aktiviert ist, befolgenden Schiebeimpulsen vorhanden ist. deutet dies, daß der Inhalt beider Speicherschaltungen

7 8

ausschließlich aus O-Bits besteht. Dies ist selbstver- bis Bp gespeicherte 1-Zustand muß nämlich notwenständlich ein falscher Zustand. In diesem Fall wird digerweise auch in der entsprechenden bistabilen der Schiebevorgang unterbrochen und der Fehler auf Schaltung der Schaltungen Al bis Ap gespeichert folgende Weise angezeigt: Wenn der Binärzähler PC sein. Der Fehler wird gespeichert, weil am Ende des seinen Endzustand ρ nach Abgabe des p-tea. Schiebe- 5 Vergleichsvorgangs der Ausgang p_p" des Binärzähimpulses an die Speicherschaltungen SDl, SDl lers PC erregt ist, so daß die bistabile Schaltung BS2 erreicht hat, wird sein Ausgang p_v' aberregt, wodurch über die Koinzidenzschaltung Gl und den Mischer M2 die Koinzidenzschaltung G 5 gesperrt wird. Der Aus- in den 1-Zustand gebracht wird,
gang pp" des Binärzählers PC ist jedoch erregt, und Wenn schließlich nach einem Schiebevorgang der da auch der Ausgang r des Mischers Ml erregt ist, io Ausgang PIjRI der Koinzidenzschaltung GA erregt wird der Ausgang der Koinzidenzschaltung Gl akti- wird, bedeutet dies, daß die bistabilen Schaltungen Al viert. Demzufolge wird nun die Fehlerschaltung BSI und Bl im 1-Zustand sind. Mit anderen Worten ist über den Mischer Ml in den 1-Zustand gebracht und unter den bistabilen Schaltungen Al bis Ap diejenige die Startschaltung BSI über den Mischer M3 in den bistabile Schaltung ermittelt worden, die sich im O-Zustand zurückgestellt. 15 1-Zustand befindet und die unter den bistabilen

Wenn nach einem Schiebevorgang der Ausgang Schaltungen Bl bis Bp zu derjenigen bistabilen P0i?l der Koinzidenzschaltung Gl erregt ist, bedeutet Schaltung gehört, die sich im 1-Zustand befindet. In dies, daß die bistabile Schaltung Cl im O-Zustand diesem Fall werden keine weiteren Schiebeimpulse an und die bistabile Schaltung Cl im 1-Zustand ist. Mit die Speicherschaltungen SDl und SDl abgegeben, anderen Worten ist der in die bistabile Schaltung Cl 20 Der Ausgang PlRl ist nun erregt, wodurch der übernommene zweite Adressenteil nicht in der bi- Ausgang r des Mischers Ml abgeregt wird, so daß stabilen Schaltung Cl gespeichert. Entweder ist der die Koinzidenzschaltung GS gesperrt wird. Ein 1-Bit Zustand der bistabilen Schaltung A1 oder der Zu- wird ferner dem Codezeichen des im ersten Adressenstand der bistabilen Schaltung Bl deshalb fehlerhaft. speicher ARl gespeicherten ersten Adressenteils zu-In diesem Fall wird der Schiebevorgang unterbrochen 25 gefügt. Der Ausgang des Mischers MA ist erregt, so und der Fehler in folgender Weise angezeigt: Der daß zu dem Zeitpunkt, in dem der Ausgang der VerAusgang r des Mischers Ml ist aberregt, da der Aus- zögerungsschaltung D erregt wird, auch der Ausgang gang PQRO der Koinzidenzschaltung Gl nicht erregt der Koinzidenzschaltung G8 erregt wird. Deshalb ist. Die Ausgänge der Koinzidenzschaltungen G5 und wird der Inhalt des ersten Adressenregisters ARl G6 sind ebenfalls nicht erregt. Damit ist ein Schiebe- 30 einen Schritt weitergeschaltet.

Vorgang nicht möglich. Die Fehlerschaltung BSI wird Aus dem oben Gesagten folgt, daß immer dann

über den Mischer Ml durch den erregten Ausgang ein 1-Bit dem Code des im ersten Adressenregister

PORl der Koinzidenzschaltung Gl in den 1-Zustand ARl gespeicherten ersten Adressenteils zugefügt wird,

gebracht. wenn der 1-Zustand in der ersten Speicherschaltung

Wenn nach einem Schiebevorgang der Ausgang 35 SDl gespeichert vorgefunden wird, und zwar so lange, PlRO der Koinzidenzschaltung G3 erregt ist, bedeutet bis diejenige bistabile Schaltung dieser ersten Speicherdies, daß die bistabile Schaltung Cl im 1-Zustand schaltung im 1-Zustand vorgefunden wird, die dem und die bistabile Schaltung Cl im O-Zustand ist. Mit Code des im zweiten Adressenregister ARl gespeicheranderen Worten: Der in die bistabile Schaltung Cl ten zweiten Adressenteils zugehört,
übernommene zweite Adressenteil ist nicht in der 40 Wenn zu den ersten, zweiten ... m-ten ersten bistabilen Schaltung Cl gespeichert. Um die folgenden, Adressenteilen p_u p_z...p_m zweite Adressenteile zusich entsprechenden, in den Speicherschaltungen SDl geordnet werden, um so insgesamt p_x+p₂. ■. +Pm = η und SDl gespeicherten Codeziffern vergleichen zu verschiedene Wähladressen zu bilden, setzt das oben können, wird den Steuerleitungen j/1 und sll auf beschriebene Wählsystem den ursprünglichen ersten folgende Weise ein (weiterer) Schiebeimpuls züge- 45 Adressenteil jedes Satzes von pt Wähladressen führt: Da der Ausgang PlRO der Koinzidenzschal- (Pi---Pm), die also denselben ursprünglichen ersten rung G3 erregt ist und die Starschaltung BSI sich im Adressenteil aufweisen, dadurch um, daß 1,2...^i 1-Zustand befindet, wird der Ausgang der Koinzi- Bits in 1,2.. .pt Schritten dem Code dieses ursprüngdenzschaltung G 6 erregt. Da der Ausgang p_p' des liehen ersten Adressenteils zugefügt werden. Auf Binärzählers PC auch erregt ist, wird ein durch die 50 diese Weise werden für jeden ursprünglichen ersten Impulsquelle PS erzeugter Impuls auf die Steuer- Adressenteil eine Folge von pt umgesetzten ersten leitungen sll und sll gegeben. Ein 1-Bit wird ferner Adressenteilen gebildet, die zusammen mit diesem dem Codezeichen des im ersten Adressenregister ARl ursprünglichen ersten Adressenteil eine Folge von gespeicherten ersten Adressenteils zugefügt. Da nun 1 +pt ersten Adressenteilen ergibt. Das oben beder Ausgang PlRO der Koinzidenzschaltung (73 55 schriebene Wählsystem weist daher insgesamt m + η erregt ist, wird auch der Ausgang des Mischers MA ursprüngliche und umgesetzte erste Adressenteile auf. erregt, so daß zu dem Zeitpunkt, in dem der Ausgang Damit nun nicht zwei dieser ersten Adressenteile der Verzögerungsschaltung D erregt wird, auch der identisch sind, muß der Code eines ursprünglichen Ausgang der Koinzidenzschaltung G8 erregt wird. ersten Adressenteils selbstverständlich von dem Code Dadurch wird das erste Adressenregister AR 1 einen 60 des unmittelbar vorhergehenden ursprünglichen ersten Schritt weitergeschaltet. Wenn der Ausgang PlRO Adressenteils, dem pi zweite Adressenteile zugeordnet der Koinzidenzschaltung G3 am Ende eines vollstän- sein mögen, dadurch abgeleitet werden können, daß digen Vergleichsvorgangs erregt ist, das ist dann der wenigstens 1 +pt 1-Bits zugefügt werden. Damit Fall, wenn ρ Schiebeimpulse den Speicherschaltungen müssen die m ursprünglichen ersten Adressenteile in SDl und SDl zugeführt worden sind, gibt es einen 65 einem Codeteil eines vorgegebenen Satzes aus m Code-Fehler, da ja der Ausgang der Koinzidenzschaltung GA möglichkeiten gekennzeichnet sein. Wie eingangs während einer Schiebeaktion einmal erregt worden erwähnt, kann es geschehen, daß eine oder mehrere sein muß. Der in einer der bistabilen Schaltungen Bl der Zahlen P₁ bis p_m abgeändert werden müssen.

9 10

Wenn mit ρ' der Maximalwert der Zahlen p_x bis p_m Speichermatrix MM' mit mp' Zeilen und ein zugebezeichnet wird, d. h. wenn maximal p' zweite Adres- ordneter Zugangswähler mit mp' Koinzidenzschaisenteile jedem ersten Adressenteil zugeordnet sind, tungen vorgesehen werden, die jeweils y + z' oder beträgt die Differenz zwischen dem Code zweier y + z' + 1 Eingänge aufweisen, wobei 2^^+z'~² < mp' aufeinanderfolgender erster Adressenteile 1 +/?', wo- 5 <^lv^' ist.
bei p' viel kleiner als ρ ist (2²^¹ </?'·< 2²^ und z'<z). In dem oben beschriebenen Wählsystem wird der

Die η umgesetzten ersten Adressenteile werden als Code eines ursprünglichen ersten Adressenteils daneue Wähladressen zur Auswahl der entsprechenden durch geändert, daß ihm pt oder pi—1 Bits in pi Programmwörter verwendet. Diese Programmwörter Schritten zugefügt werden. Anstatt nun so fortzukönnen in der Speichermatrix MM oder in einer i° fahren, kann man selbstverständlich während jedes anderen, nicht gezeigten Speichermatrix MM' gespei- Schrittes eine Anzahl Bits hinzufügen, die von 1 abchert werden. weicht oder gleich 1 ist. Wenn zu jeder neuen Wähl-

Im ersten Fall muß jeder der m Zeilen der Speicher- adresse ein Programmwort gehört, welches in bei-

matrix MM ein Satz aus p' Zeilen folgen, deren spielsweiser Zeilen der Speichermatrix MM gespeichert

Pi erste Zeilen (J)₁ bis p_m) zum Speichern der Pro- 15 werden möge, ist es z. B. vorteilhaft, das Wählsystem

grammwörter der entsprechenden pt neuen Wähl- so auszubilden, daß die Code der ersten, zweiten,

adressen benutzt werden und deren p' — p% folgende dritten ... pi-ten neuen Wähladressen vom Code des

Zeilen Reservezeilen sind, die dann zum Speichern ursprünglichen ersten Adressenteils dadurch abge-

anderer Programmwörter dienen, wenn die Zahlen leitet werden können, daß jenen 1, r, r.. .r Bits während

P₁ bis p_m geändert werden. 20 des ersten, zweiten, dritten ... pi-ten Schrittes zuge-

Im zweiten Fall muß die Speichermatrix MM' die fügt werden. Die Programmwörter können dann

Anzahl von mp' Zeilen enthalten, die genauso wie jeweils in r aufeinanderfolgenden Zeilen der Speicher-

im vorhergehenden Fall angeordnet sind, d. h. daß matrix MM gespeichert werden,

jeder Satz mit p' Zeilen p% Zeilen zum Speichern von In F i g. 1 wird der im zweiten Adressenregistery4i?2

Programmwörtern enthält, die pi neuen Wähladressen 25 gespeicherte zweite Adressenteilcode umgesetzt, bevor

und p' — pi Reservezeilen entsprechen. er mit den Zuständen der ρ bistabilen Schaltungen

In beiden Fällen sind m +mp' Zeilen vorgesehen, Al bis Ap der Speicherschaltung5Dl verglichen

so daß der zu diesen Zeilen Zugang verschaffende wird.

Binärcode der Wähladressen u Bits (Stellen) enthalten In der nun zu beschreibenden Anordnung gemäß muß, wobei 2^^-1 < m -\-mp'<^2^a ist. Hierbei ist 30 F i g. 2 werden die Zustände der bistabilen Schaltungen u = y + z' + 1, weil 2^^+z'< m + mp' = m (1 + p') Al bis A ρ aufeinanderfolgend in den z-Bit-Binärcode < 2»^+z'⁺¹ ist. Deshalb muß in dem genannten ersten umgesetzt, durch den der zweite Adressenteil gekenn-FaIl die Wähleinrichtung bzw. der Zugangswähler zeichnet wird, bevor sie nacheinander mit dem Code der Speichermatrix MM eine Anzahl m -+- mp' Ko- dieses im zweiten Adressenregister gespeicherten inzidenzschaltungen mit u Eingängen aufweisen, wäh- 35 zweiten Adressenteils verglichen werden,
rend im zweiten Fall der Zugangswähler der Speicher- Diese zweite Ausführung enthält eine Speichermatrizen MM und MM' eine Anzahl m Koinzidenz- matrix MM, einen Zugangswähler AS, eine Speicherschaltungen mit u Eingängen bzw. eine Anzahl schaltung SDl, ein erstes und zweites Adressen- mp' Koinzidenzschaltungen mit u Eingängen auf zu- register ARl, AR2 und einen Binärzähler PC; diese weisen hat. In beiden Fällen sind also insgesamt 40 Organe sind alle mit den in F i g. 1 gleich bezeichneten m (1 +/>') (y + z' + 1) Eingänge vorhanden. Diese Schaltungen identisch.

Zahl ist viel kleiner als die Zahl mp · (y +z) von Die 1-Ausgänge der bistabilen Schaltungen Al bis

Eingängen, die in der Wähleinrichtung eines Wähl- Ap der Speicherschaltung SDl sind mit den ersten

systems benötigt werden, wie es einleitend beschrieben Eingängen von jeweils zwei Eingänge aufweisenden

worden ist. Die Zahl 1 +p' ist sehr viel kleiner als 45 Koinzidenzschaltungen Zl bis Zp verbunden, die Teil

die Zahl p, während die Zahl z' -f 1 sehr viel kleiner eines Umsetzers Tr' sind und deren zweite Eingänge

ist als die Zahl z. Damit ist die Wähleinrichtung an die Ausgänge pi' bis p_p" des bis ρ zählenden

gemäß der Erfindung nicht so aufwendig und teuer Binärzählers PC angeschlossen sind. Die Ausgänge

wie die vorgeschlagene Wähleinrichtung. P₁" bis p_v" werden nacheinander erregt, wenn der

Das Wählsystem kann aber auch in der Weise 50 Zähler PC vom ersten bis p-ten. Schritt weitergeschaltet aufgebaut sein, daß es den ursprünglichen ersten wird. Die Ausgänge Z₁ bis Z₃, der Koinzidenzschaltun-Adressenteil eines jeden Satzes aus pt, den gleichen gen Zl bis Z_v sind jeweils über Dioden d mit einer ursprünglichen ersten Adressenteil aufweisendenWähl- Anzahl Eingänge von ζ ersten Eingängen El bis Ez adressen dadurch umsetzt, daß eine Anzahl 0,1.. .p_t—1 einer Vergleichsschaltung CD verbunden. Die Zahl g-Bits in 1,2.. .pi Schritten dem Code des Ursprung- 55 der ersten Eingänge El bis Ez, an die die Koinzidenz-Hchen ersten Adressenteils hinzugefügt wird. So wird schaltungen Zl bis Zp angeschlossen sind, ist der für jeden ursprünglichen ersten Adressenteil eine Anzahl 1-Bits gleich, die in dem p-Bit-Binärcode des Folge von p% aufeinanderfolgenden ersten Adressen- den bistabilen Schaltungen A1 bis Ap entsprechenden teilen gebildet, und zwar ein ursprünglicher erster zweiten Adressenteils vorhanden sind. Diese Zahlen Adressenteil und pi — \ umgesetzte erste Adressen- 60 seien mit kl, kl.. .kp bezeichnet. Jeder erste Einteile. Insgesamt weist ein derart aufgebautes Wähl- gang El bis Ez ist unmittelbar an einem Eingang system η umgesetzte erste Adressenteile auf; diese einer mit jeweils zwei Eingängen versehenen Koinziwerden ebenso als neue Wähladressen zum Aus- denzschaltung Ul bis Uz angeschlossen und ferner wählen entsprechender Programmwörter verwendet. mit einem Eingang einer jeweils zwei Eingänge aufin diesem Fall kann die Speichermatrix MM verwen- 65 weisenden Koinzidenzschaltung Vl bis Vz über einen det werden, da m der η neuen Wähladressen mit den Inverter /I bis Jz verbunden.

m ersten Adressenteilen der ursprünglichen η Wähl- Die 1-Ausgänge der bistabilen Schaltungen Dl

adressen identisch sind. Deshalb müssen eine andere bis Dz des zweiten Adressenregisters ARl sind an die

11 12

zweiten Eingänge Fl bis Fz der Vergleichsschaltung speichert ist, der Ausgang der Koinzidenzschaltung G9

CD angeschlossen. Jeder Eingang Fl bis Fz ist un- aberregt wird. Es ist wenigstens ein zweiter Eingang

mittelbar an den anderen Eingang der zugehörigen Fl bis Fz erregt, während alle ersten Eingänge

Koinzidenzschaltung U angeschlossen und ferner über El bis Ez nicht erregt sind, so daß wenigstens ein

einen der Inverter Jl' bis Jz' mit dem anderen Ein- 5 Ausgang rl bis rz nicht erregt ist. Damit wird der

gang der zugehörigen Koinzidenzschaltung V ver- Ausgang C des Inverters /3 oder der Eingang c der

bunden. Koinzidenzschaltung GlO erregt.

Die Ausgänge der ζ Koinzidenzschaltungspaare Ul, Es wird nun. auf den 1-Eingang stl der Start-

Vl... Uz, Vz bilden die Eingänge von jeweils zwei schaltung BSI ein Startimpuls gegeben. Weil dazu

Eingänge aufweisenden Mischern Rl bis Rz, deren i° noch der Eingang c der Koinzidenzschaltung GlO

Ausgänge ζ Eingänge rl bis rz einer mit ζ Eingängen erregt ist, gibt die Impulsquelle PS über diese Koinzi-

versehenen Koinzidenzschaltung G9 bilden. Der Aus- denzschaltung einen . Impuls an den Eingang des

gang der Koinzidenzschaltung G9 ist mit dem In- Binärzählers PC ab, der so in seinen ersten Zustand

verier J3 verbunden, dessen Ausgange den ersten gebracht wird, in dem der Ausgang/?/' erregt ist.

Eingang einer mit drei Eingängen versehenen Koinzi- 15 Wenn die bistabile Schaltung Al im O-Zustand ist,

denzschaltung GlO bildet. Der Ausgang der Impuls- bleibt der Ausgang zl der Koinzidenzschaltung Zl

quelle PS ist an den zweiten Eingang der Koinzidenz- in dem Zeitpunkt aberregt, in dem der Eingangs"

schaltung GlO angeschlossen, deren dritter Eingang erregt wird, so daß ebenfalls keiner der ζ ersten Ein-

an den 1-Ausgang der Startschaltung BSI geführt ist. gänge El bis Ez der Vergleichsschaltung CD erregt

Der O-Eingang bzw. der 1-Eingang der Startschaltung 20 wird und daß der Eingang c der Koinzidenzschaltung

BSI ist mit einer Rückstellader stO bzw. einer Start- GlO erregt bleibt. Deshalb gibt die Impulsquelle PS

ader stl verbunden. einen zweiten Impuls über die Koinzidenzschaltung

Der Eingang des ersten Adressenregisters ARl ist GlO an den Binärzähler PC ab, wodurch ein Veran den Ausgang eines ρ Eingänge aufweisenden gleichsvorgang unter Beteiligung der bistabilen Schal-Mischers M 5 geführt, der an die Ausgänge zl bis ζ ρ 25 rung .4 2 beginnt. Wenn diese Schaltung im 0-Zustand der Koinzidenzschaltungen Zl bis Zp angeschlossen ist, wird durch die Impulsquelle PS ein weiterer ist. Impuls an den Binärzähler PS gegeben, usw.

Das System nach F i g. 2 hat folgende Wirkungs- Wenn jedoch eine bistabile Schaltung, beispielsweise weise: Beim Beginn eines Auswahlvorgangs wird ein die Schaltung Al, im 1-Zustand ist, wird der Ausgang Rückstellimpuls auf die Rückstelleingänge stO der 3° zl der Koinzidenzschaltung Zl zu dem Zeitpunkt Speicherschaltung SDl, der Adressenregister ARl, erregt, in dem der AusgangP₁" des Binärzählers PC AR2, der bistabilen Schaltungen BSI und des Binär- erregt wird. Ein unterschiedlicher Satz mit kl ersten Zählers PC gegeben, die somit in den 0-Zustand Eingängen wird dann von den ζ ersten Eingängen El zurückgestellt werden, wenn sie es nicht schon waren. bis Ez der Vergleichsschaltung CD erregt, während Da die bistabilen Schaltungen Al bis Ap und Dl bis 35 die übrigen ζ — kl ersten Eingänge aber regtbleiben. Dz den 0-Zustand eingenommen haben, sind die ersten Demgemäß werden unter den ersten Eingängen der und zweiten Eingänge El bis Ez und Fl bis Fz der ζ Koinzidenzschaltungen Ul bis Uz kl erste Eingänge Vergleichsschaltung CD nicht erregt, so daß die und unter den ersten Eingängen der ζ Koinzidenz-Ausgänge rl bis rz aller Koinzidenzschaltungen Vl schaltungen Vl bis Vz eine Anzahl von ζ — kl ersten bis Vz erregt sind. Damit ist ebenfalls der Ausgang 4° Eingängen erregt. Selbstverständlich wird nur dann, der Koinzidenzschaltung G9 erregt, so daß die wenn der Code des im zweiten Adressenregisters ART, Koinzidenzschaltung GlO über den Inverter /3 ge- gespeicherten und an den zweiten Eingängen .Fl bis Fz sperrt wird. Diese Koinzidenzschaltung GlO wird erscheinenden zweiten Adressenteils dem an den ferner dadurch gesperrt, daß sich die bistabile Schal- Eingängen El bis Ez erscheinenden Code entspricht, tung BSI im 0-Zustand befindet. 45 der Ausgang einer Koinzidenzschaltung in jedem der

Der erste Adressenteil und der zweite Adressenteil ζ Koinzidenzschaltungspaare Ul, Vl bis Uz, Vz erder Wähladresse werden im ersten Adressenregister regt. Daher werden nur in diesem Fall die ζ Eingänge ARl und zweiten Adressenregister ARl gespeichert. rl bis rz und demzufolge auch der Ausgang der Koin-Durch den ersten Adressenteil veranlaßt, wählt der zidenzschaltung G9 erregt. Der Eingang c der Koin-Zugangswähler AS die entsprechende Zeile in der 50 zidenzschaltung GlO wird dann erregt, so daß der Speichermatrix MM aus und liest die Zustände der in Schiebevorgang unterbrochen ist.
der ausgewählten Zeile vorhandenen ρ bistabilen Es sei bemerkt, daß jedesmal, wenn ein 1-Zustand Schaltungen ab. Diese Zustände werden dabei in den bei den bistabilen Schaltungen Al bis Ap erkannt entsprechenden ρ bistabilen Schaltungen Al bis Ap wird, die entsprechende Ausgangsader ζ 1 bis ζ ρ zu der Speicherschaltung SDl festgehalten. Im zweiten 55 demjenigen Zeitpunkt erregt wird, in dem der Binär-Adressenregister ARl wird ein Satz aus k bistabilen zähler PC vorwärts geschaltet wird. Dadurch wird Schaltungen Dl bis Dz in den 1-Zustand gebracht, der Ausgang des Mischers M5 erregt und jedesmal so daß k Eingänge von den ζ zweiten Eingängen Fl ein 1-Bit zum Code des im ersten Adressenregister AR1 bis Fz der Vergleichsschaltung CD erregt sind, gespeicherten ersten Adressenteils hinzugefügt. Dieser während die übrigen ζ — k zweiten Eingänge aberregt 60 erste Adressenteil ist so in eine neue Wähladresse in bleiben. Deshalb werden die zweiten Eingänge der derselben Weise umgesetzt, wie es schon in Verbindung k Koinzidenzschaltungen aus der Gruppe von ζ Koin- mit F i g. 1 beschrieben wurde,
zidenzschaltungen Ul bis Uz und ebenso die zweiten In den oben beschriebenen Ausführungsbeispielen Eingänge der z — k Koinzidenzschaltungen aus der werden die Zustände der bistabilen Schaltungen Al Gruppe von ζ Koinzidenzschaltungen aus der Gruppe 65 bis Ap mit den Zuständen der bistabilen Schaltungen von ζ Koinzidenzschaltungen Vl bis Vz erregt. Es Bl bis Bp der Reihe nach verglichen. Das Wahlsystem sei darauf hingewiesen, daß, sobald der zweite kann natürlich auch so aufgebaut sein, daß dieser Adressenteil im zweiten Adressenregister ARl ge- Vergleichsvorgang im Parallelbetrieb erfolgt.

Claims (19)

Patentansprüche:

1. Verfahren zur Ableitung von Wähladressen aus jeweils einem von m möglichen vorgegebenen ersten Adressenteilen und jeweils einem von ρ möglichen vorgegebenen zweiten Adressenteilen zur Ansteuerung einer gemeinsamen Steuerschaltung, insbesondere für Fernsprechvermittlungsanlagen, dadurchgekennzeichnet, daß die m ersten Adressenteile durch Binärcodezeichen dargestellt werden, die sich um den Wert p' -\-l bzw. p' unterscheiden, wobei p' die maximale Anzahl der für einen der ersten Adressenteile möglichen zweiten Adressenteile ist (p' *^p), und daß ein anfordernder erster Adressenteil auf Grund eines anfordernden zweiten Adressenteils in Abhängigkeit von den für den ersten Adressenteil vorgesehenen p' zweiten Adressenteilen in eine entsprechende Wähladresse umgewandelt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei der Umwandlung die für den anfordernden ersten Adressenteil vorgesehenen p' zweiten Adressenteile mit dem anfordernden zweiten Adressenteil verglichen werden und daß in Abhängigkeit vom Ergebnis des Vergleichs der erste Adressenteil umgewandelt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Vergleich schrittweise erfolgt und daß bei jedem Schritt bis zur Übereinstimmung der zu vergleichenden zweiten Adressenteile der anfordernde erste Adressenteil einen Schritt geändert wird.

4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Vergleichsvorgang im Parallelbetrieb erfolgt.

5. Verfahren nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß von den für einen ersten Adressenteil vorgesehenen p' zweiten Adressenteilen pi zweite Adressenteile ausgenützt und p'~Pi zweite Adressenteile für die Ableitung zusätzlicher Wähladressen reserviert sind.

6. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 bis 3, 5, gekennzeichnet durch

a) ein erstes Adressenregister (ARl) zur binären Speicherung eines anfordernden ersten Adressenteils,

b) ein zweites Adressenregister {ART) zur binären Speicherung eines anfordernden zweiten Adressenteils,

c) einen Speicher (MM) mit m Sätzen aus jeweils ρ bistabilen Schaltungen, die jeweils einem der ρ zweiten Adressenteile entsprechen,

d) eine Wähleinrichtung (AS), die durch das Codezeichen im ersten Adressenregister (ARl) gesteuert wird und dabei einen entsprechenden Satz mit pi bistabilen Schaltungen aus den m Sätzen mit jeweils ρ bistabilen Schaltungen _go auswählt, wobei pt bistabile Schaltungen des entsprechend ausgewählten Satzes in einem vorgegebenen binären Zustand 1 sind, der zusammen mit dem im ersten Adressenregister (AR 1) gespeicherten ersten Adressen- _g teil eine der Wähladressen ergibt,

e) eine Vergleichseinrichtung (Tr, SDl, Cl, Cl, Gl bis G 4) zum Vergleich der Zustände der

ρ bistabilen Schaltungen des ausgewählten Satzes mit dem im zweiten Adressenregister (AR2) gespeicherten Codezeichen,

f) logische Schaltungen (M4, G 8, D usw.), die das im ersten Adressenregister (ARl) gespeicherte Codezeichen in Übereinstimmung mit der Zahl ρ abändern (1^1 ρ ^₁ pi), die angibt, wievielmal die Vergleichseinrichtung den vorgegebenen binären Zustand in den bistabilen Schaltungen des ausgewählten Satzes eingespeichert vorgefunden hat, bis diejenige bistabile Schaltung dieses Satzes in dem vorgegebenen Zustand vorgefunden wird, die dem Codezeichen des im zweiten Adressenregister (ARl) eingespeicherten zweiten Adressenteils entspricht.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß das erste Adressenregister (ARl) als Zähler ausgebildet ist, der in q — 1 oder q Schritten vorwärts geschaltet wird, um eine neue Wähladresse zu dem Zeitpunkt zu bilden, in dem die bistabile Schaltung des ausgewählten Satzes, der zu dem im zweiten Adressenregister (AR 2) gespeicherten zweiten Adressenteil gehört, in dem genannten vorgegebenen Zustand vorgefunden wird.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Zähler (ARl) in q Schritten vorwärts geschaltet wird und daß der Speicher (MM) ferner eine Vielzahl von η Wörtern beinhaltet, von denen jedes Wort Information enthält und durch die Wähleinrichtung (AS) unter dem Einfluß einer entsprechenden neuen Wähladresse ausgewählt werden kann.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß der Zähler (ARl) ein Binärzähler ist.

10. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Vergleichseinrichtung (Tr, SDl, Cl, Cl, Gl bis G4) die Zustände der ρ bistabilen Schaltungen des ausgewählten Satzes (in MM) mit dem im zweiten Adressenregister (ARl) gespeicherten Code nacheinander vergleicht.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß eine ρ zweite' bistabile Schaltungen (Al bis Ap) aufweisende erste Speicherschaltung (SDl) dem Speicher (MM) derart zugeordnet ist, daß nach Auswahl eines Satzes mit ρ bistabilen Schaltungen (in MM) deren Zustände auf die ρ zweiten bistabilen Schaltungen (Al bis Ap) übertragen werden, wonach die Zustände dieser ρ zweiten bistabilen Schaltungen mit dem im zweiten Adressenregister (ARZ) gespeicherten Code nacheinander verglichen werden.

12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Vergleichseinrichtung einen Umsetzer (Tr), eine zweite Speicherschaltung (SDl) und eine Vergleichsschaltung (Cl, Cl, Gl bis G4) aufweist, daß der Umsetzer (Tr) zwischen dem zweiten Adressenregister (ARl) und der zweiten Speicherschaltung (SDl) derart angeordnet ist, daß der Code des im zweiten Adressenregister (ARl) gespeicherten zweiten Adressenteils in einen (1 aus p)-Coäe umgesetzt wird, der dann in der zweiten Speicherschaltung (SDl) gespeichert wird, daß ferner diese zweite

Speicherschaltung einen Satz mit ρ dritten bistabilen Schaltungen (Bl bis Bp) aufweist, von denen jede in den vorgegebenen oder 1-Zustand durch einen entsprechenden zweiten Adressenteil von ρ möglichen zweiten Adressenteilen gebracht wird, und daß die Vergleichsschaltung (Cl, C2, Gl bis G4) zwischen der ersten Speicherschaltung (SDT) und der zweiten Speicherschaltung (SD 1) angeordnet ist, wobei diese Speicherschaltungen als erstes bzw. zweites Schieberegister ausgebildet *° und an eine Schiebeimpulse erzeugende und Teil einer Schiebeeinrichtung bildende Impulsquelle (PS) angeschlossen sind.

13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Vergleichsschaltung (Cl, Cl, Gl bis G4) eine erste und eine zweite bistabile Schaltung (Cl, C2), die jeweils einen Teil des ersten und zweiten Schieberegisters bilden, und eine erste (Gl), zweite (G3) und dritte (G4), mit jeweils zwei Eingängen versehene Koinzidenzschaltung aufweist, daß die Eingänge der ersten Koinzidenzschaltung (Gl) an die 0-Ausgänge der ersten und zweiten bistabilen Schaltung (Cl, Cl) angeschlossen sind, daß die Eingänge der zweiten Koinzidenzschaltung (G 3) an den 1-Ausgang der ersten bistabilen Schaltung (Cl) und an den O-Ausgang der zweiten bistabilen Schaltung (Cl) angeschlossen sind, daß die Eingänge der dritten bistabilen Schaltung (G4) an die 1-Ausgänge der ersten und zweiten bistabilen Schaltung (Cl, Cl) angeschlossen sind und daß über die Ausgänge der ersten, zweiten und dritten Koinzidenzschaltung (Gl, G3, G4) die Schiebeeinrichtung derart gesteuert wird, daß bei Erregung des Ausgangs der ersten und zweiten Koinzidenzschaltung (Gl, G3) die Schiebeeinrichtung das erste und zweite Schieberegister um eine Position weiterschiebt, während bei Erregung des Ausgangs der dritten Koinzidenzschaltung (G4) die Schiebeeinrichtung stillgesetzt wird.

14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Ausgänge der zweiten und dritten Koinzidenzschaltung (G3, G4) mit einem Eingang einer zwei Eingänge aufweisenden vierten Koinzidenzschaltung (G 8) verbunden sind, deren anderer Eingang mit dem Ausgang einer· Verzögerungsschaltung (D) verbunden ist, daß der Ausgang der vierten Koinzidenzschaltung (GS) mit dem Eingang des als Binärzähler ausgebildeten ersten Adressenregisters (ARl) verbunden ist und daß die Verzögerungszeit der Verzögerungsschaltung (D) kleiner als das Zeitintervall zwischen zwei aufeinanderfolgenden, durch die Impulsquelle (PS) erzeugten Schiebeimpulsen ist und die Verzögerungsschaltung (D) selbst immer dann angelassen wird, wenn ein Schiebeimpuls an das erste und zweite Schieberegister (SD 1, SD 2) abgegeben wird.

15. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, daß ein bis ρ zählender Binärzähler (PC) und eine Startschaltung (BSI) vorgesehen sind, die bei Beginn eines Auswahlvorgangs in den 1-Zustand gebracht wird, daß der Ausgang der Impulsquelle (PS) an den ersten Eingang einer drei Eingänge aufweisenden Koinzidenzschaltung (G5) angeschlossen ist, deren zweiter Eingang an den beim Erreichen des p-tsn Zustands des Binärzählers (PC) aberregten ersten Ausgang (p_v') des Binärzählers (PC) und deren dritter Eingang an den Ausgang einer zwei Eingänge aufweisenden fünften Koinzidenzschaltung (G 6) angeschlossen ist, daß der Ausgang der mit drei Eingängen versehenen Koinzidenzschaltung (GS) an die Steuerleitungen (i/l, sll) des ersten und zweiten Schieberegisters (SDl, SD 2) angeschlossen ist und daß der eine Eingang der fünften Koinzidenzschaltung (G6) an den 1-Ausgang der Startschaltung (5Sl) angeschlossen ist, während der andere Eingang der fünften Koinzidenzschaltung (G 6) an den Ausgang eines zwei Eingänge aufweisenden zweiten Mischers (Ml) angeschlossen ist, der eingangsseitig an die Ausgänge der ersten und zweiten Koinzidenzschaltung (Gl, G3) angeschlossen ist.

16. Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, daß der zweite Ausgang (Pp") des Binärzählers (PC) beim Erreichen des p-ten Zustands erregt wird und mit dem einen Eingang einer zwei Eingänge aufweisenden Koinzidenzschaltung (GT) verbunden ist, deren anderer Eingang mit Ausgang des zweiten Mischers (Ml) verbunden ist, daß der Ausgang der sechsten Koinzidenzschaltung (GT) an einen Eingang eines zwei Eingänge aufweisenden dritten Mischers (Ml) angeschlossen ist, dessen anderer Eingang an den Ausgang einer mit zwei Eingängen versehenen siebten Koinzidenzschaltung (G2) angeschlossen ist, daß die Eingänge der siebten Koinzidenzschaltung (G2) an den O-Ausgang der ersten bistabilen Schaltung (Cl) und an den 1-Ausgang der zweiten stabilen Schaltung (C2) angeschlossen sind, daß der Ausgang des dritten Mischers (M 1) einerseits an den 1-Ausgang einer Fehlerschaltung (-BS2) und andererseits an den einen Eingang eines mit zwei Eingängen versehenen vierten Mischers (MS) angeschlossen ist, dessen anderer Eingang an den Ausgang der dritten Koinzidenzschaltung (G4) angeschlossen ist, und daß der Ausgang des vierten Mischers (MS) an den O-Eingang der Startschaltung (5Sl) angeschlossen ist.

17. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Vergleichseinrichtung einen Umsetzer (Tr') und eine Vergleichsschaltung (CD) mit ersten (El bis Ez) und zweiten Eingängen (Fl bis Fz) aufweist, daß der Umsetzer zwischen der ersten Speicherschaltung (SDl) und den ersten Eingängen (El bis Ez) der Vergleichsschaltung (CD) angeordnet ist und dazu dient, die in den zweiten bistabilen Schaltungen (Al bis Ap) der ersten Speicherschaltung (SDl) gespeicherten vorgegebenen oder 1-Zustände in den genannten Code aus ρ unterschiedlichen Codemöglichkeiten der entsprechenden zweiten Adressenteile umzusetzen, daß die zweiten Eingänge (Fl bis Fz) der Vergleichsschaltung an das zweite Adressenregister (ARZ) angeschlossen sind, daß die ersten Eingänge (El bis Ez) jeweils an die einen Eingänge von jeweils zwei Eingänge aufweisenden ersten Koinzidenzschaltüngen (Ul bis Uz) angeschlossen sind, deren andere Eingänge jeweils an entsprechende der zweiten Eingänge (Fl bis Fz) der Vergleichsschaltung (CD) angeschlossen sind, daß die einen Eingänge der ersten Koinzidenzschaltungen (Ul bis Uz) jeweils über erste Inverter (/I bis Jz) mit den einen Eingängen von jeweils zwei Eingänge aufweisenden zweiten Koinzidenzschal-

tungen (Vl bis Vz) verbunden sind, deren andere Eingänge jeweils über zweite Inverter (Jl' bis Jz') an die zweiten Eingänge (Fl bis Fz) der Vergleichsschaltung angeschlossen sind, daß die Ausgänge jedes Paares der ersten und zweiten Koinzidenzschaltungen (Ul, Vl bis Uz, Vz) jeweils an die Eingänge von ersten Mischern (Rl bis Rz) angeschlossen sind, deren Ausgänge (rl bis rz) die Eingänge einer mit ζ Eingängen versehenen und den Umsetzer (Tr') steuernden Koinzidenzschaltung (G9) darstellen.

18. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet, daß der Umsetzer (Tr') einen Satz aus ρ mit zwei Eingängen versehenen dritten Koinzidenzschaltungen (Zl bis Zp) aufweist, deren eine Eingänge mit den Ausgängen der ρ zweiten bistabilen Schaltungen (Al bis Ap) der ersten Speicherschaltung und deren andere Eingänge an die ρ Ausgänge (P₁" bis p_p") des Binärzählers (PC) angeschlossen sind, wobei diese Ausgänge beim Weiterschalten des Zählers vom ersten bis zum p-ten Zählerstand nacheinander erregt werden, daß die Ausgänge der dritten

Koinzidenzschaltungen (Zl bis Zp) an unterschiedliche Sätze erster Eingänge (El bis Ez) der Vergleichsschaltung angeschlossen sind, daß der Ausgang der mit ζ Eingängen versehenen Koinzidenzschaltung (G9) über einen Inverter (/3) an den ersten Eingang einer mit drei Eingängen versehenen Koinzidenzschaltung (GlO) angeschlossen ist, deren zweiter Eingang an den Ausgang einer Impulsquelle (PS) und deren dritter Eingang an den 1-Ausgang einer Startschaltung (BSI) angeschlossen ist, wobei diese Startschaltung bei Beginn eines Auswahlvorgangs in den 1-Zustand gesteuert wird, und daß der Ausgang der mit drei Eingängen versehenen Koinzidenzschaltung (GlO) an den Eingang des Binärzählers (PC) angeschlossen ist.

19. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, daß die Ausgänge der ρ dritten Koinzidenzschaltungen (Zl bis Zp) Eingänge eines zweiten Mischers (MS) bilden, dessen Ausgang mit dem Eingang des als Binärzähler ausgebildeten ersten Adressenregisters (ARl) verbunden ist.

Hierzu 1 Blatt Zeichnungen

609 609/336 8.66 © Bundesdruckerei Berlin