DE112011102011B4 - Verfahren zum Herstellen eines Tunnel-FET mit vertikalem Heteroübergang und Feldeffekttransistor-Einheit - Google Patents

Verfahren zum Herstellen eines Tunnel-FET mit vertikalem Heteroübergang und Feldeffekttransistor-Einheit Download PDF

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Abstract

Verfahren zum Herstellen eines Heteroübergang-Tunnel-Feldeffekttransistors (100), wobei das Verfahren aufweist: Bilden eines Gate-Bereichs (145) auf einer Siliciumschicht (115) eines Silicium-auf-Isolator-Substrats (105, 110); Bilden eines Drain-Bereichs (120) auf der Siliciumschicht (115), benachbart zu dem Gate-Bereich (145); und Bilden eines Source-Bereichs (125) mit vertikalem Heteroübergang (126) benachbart zu dem Gate-Bereich (145), wobei der Source-Bereich (125) mit vertikalem Heteroübergang (126) einen Tunnelweg (140) parallel zu einem Gate-Feld, das mit dem Gate-Bereich (145) verbunden ist, erzeugt.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Halbleiterherstellung, insbesondere Systeme und Verfahren zum Herstellen eines Tunnel-Feldeffekttransistors (FET) mit vertikalem Heteroübergang unter Anwendung eines planaren Verfahrens.
  • Tunnel-FETs werden als Ersatz/zur Ergänzung bestehender CMOS-Technologie vorgeschlagen. Tunnel-FET-Strukturen mit einem Heteroübergang an der Source-Seite der Einheit sind bevorzugt, da sie die Leistungsfähigkeit der Einheit verbessern können, während sie parasitisches ambipolares Verhalten an der Drain-Seite unterdrücken. Bestehende Bauarten von Tunnel-FETs verwenden meist einen Tunnelübergang senkrecht zu dem Gate, nicht parallel dazu, wodurch die Wirksamkeit des Gate-Felds verringert wird.
  • Beispielsweise wird in dem Dokument Krishnamohan, Tejas et al. ”Double-Gate Strained-Ge Heterostructure Tunneling FET (TFET) With Record High Drive Currents and < 60 mV/dec Subthreshhold Slope”, IEEE International Electron Devices Meeting, 2008, IEDM 2008, 15.–17. Dez. 2008, ein ebensolcher Tunnel-FET mit vertikalem Heteroübergang vorgestellt. Ferner wird auf die Problematik des ambipolaren Verhaltens von TFETs eingegangen und TFET Simulator vorgestellt.
  • Ferner offenbart das Dokument US 2010/0059737 A1 einen Tunnel-FET mit Übergitter-Kanälen im Sourcebereich, während das Dokument US 2007/0178650 A1 die Herstellung eines TFET ohne Heteroübergang beschreibt.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung wird in den anhängenden Ansprüchen definiert, die nun herangezogen werden sollten. Bevorzugte Ausführungsformen der Erfindung stellen einen Tunnel-FET, der einen Gate-parallelen Tunnelweg mit einem rein Source-seitigen Heteroübergang aufweist, und Verfahren zum Herstellen davon bereit. Andere Bauarten, die einen Gate-parallelen Tunnelweg verwenden, weisen entweder keinen Heteroübergang auf oder sie weisen einen auf, der auch an der Drain-Seite vorliegt, wodurch der parasitische ambipolare Strom erhöht wird.
  • Beispielhafte Ausführungsformen schließen ein Verfahren zum Herstellen eines Heteroübergang-Tunnel-Feldeffekttransistors (FET) ein, wobei das Verfahren das Bilden eines Gate-Bereichs auf einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats, Bilden eines Drain-Bereichs auf der Siliciumschicht benachbart zu dem Gate-Bereich und Bilden eines Source-Bereichs mit vertikalem Heteroübergang benachbart zu dem Gate-Bereich aufweist, wobei der Source-Bereich mit vertikalem Heteroübergang einen Tunnelweg parallel zu einem Gate-Feld, das mit dem Gate-Bereich verbunden ist, erzeugt.
  • Weitere Ausführungsformen schließen ein Verfahren zum Herstellen eines Heteroübergang-Tunnel-Feldeffekttransistors (FET) ein, wobei das Verfahren das Bilden eines Gate-Bereichs auf einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats, Bilden eines n-Typ-Drain-Bereichs auf der Siliciumschicht benachbart zu dem Gate-Bereich und Bilden eines Source-Bereichs mit vertikalem Heteroübergang benachbart zu dem Gate-Bereich aufweist, wobei der Source-Bereich mit vertikalem Heteroübergang eine p-Typ-Source-Bereich-Schicht aufweist, die zwischen einer ersten n-Typ-Halbleiterschicht und einer zweiten n-Typ-Halbleiterschicht angeordnet ist.
  • Weitere Ausführungsformen schließen eine Feldeffekttransistor(FET)-Einheit ein, aufweisend ein Silicium-auf-Isolator(SOI)-Substrat, einen Gate-Bereich, der auf dem SOI-Substrat angeordnet ist, einen Drain-Bereich benachbart zu dem Gate-Bereich und einen Source-Bereich mit vertikalem Heteroübergang benachbart zu dem Gate-Bereich, wobei der Source-Bereich mit vertikalem Heteroübergang einen Tunnelweg parallel zu einem Gate-Feld, das mit dem Gate-Bereich verbunden ist, erzeugt.
  • Weitere beispielhafte Ausführungsformen schließen eine Feldeffekttransistor(FET)-Einheit ein, aufweisend ein Silicium-auf-Isolator(SOI)-Substrat, aufweisend eine Siliciumsubstratschicht, eine vergrabene Oxidschicht (isolierend), die auf der Siliciumsubstratschicht angeordnet ist, und eine Siliciumschicht, die auf der vergrabenen Oxidschicht angeordnet ist, wobei ein Teil der Siliciumschicht vom n-Typ ist und in einem Source-Bereich mit vertikalem Heteroübergang angeordnet ist, eine Oxidschicht, die auf der Siliciumschicht angeordnet ist, ein Gate, das auf der Oxidschicht angeordnet und in Spacern und einer Hartmaske verkapselt ist, einen n-Typ-Drain-Bereich benachbart zu dem Gate-Bereich, einen p-Typ-Source-Bereich, der teilweise unterhalb des Abschnitts der n-Typ-Siliciumschicht angeordnet ist, und eine n-Typ-Siliciumschicht, die unterhalb des p-Typ-Source-Bereichs angeordnet ist, wobei der Source-Bereich mit vertikalem Heteroübergang einen Tunnelweg parallel zu einem Gate-Feld, das mit dem Gate-Bereich verbunden ist, erzeugt.
  • Durch die Verfahren gemäß der vorliegenden Erfindung werden weitere Merkmale und Vorteile erzielt. Andere Ausführungsformen und Gesichtspunkte der Erfindung werden hierin ausführlich beschrieben und werden als Teil der beanspruchten Erfindung angesehen. Zum besseren Verständnis der Erfindung mit den Vorteilen und Merkmalen wird auf die Beschreibungen und die Abbildungen verwiesen.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ABBILDUNGEN
  • Der Gegenstand, der als die Erfindung angesehen wird, wird in den Ansprüchen am Ende der Beschreibung besonders hervorgehoben und ausdrücklich beansprucht. Die vorstehend genannten und andere Merkmale und Vorteile der Erfindung werden aus der nachstehenden ausführlichen Beschreibung in Verbindung mit den begleitenden Abbildungen ersichtlich, wobei:
  • 1 ein Beispiel eines Tunnel-FETs mit vertikalem Heteroübergang, hergestellt gemäß beispielhaften Ausführungsformen, darstellt;
  • 2 eine herkömmliche Corner-Einheit darstellt;
  • 3 eine Id-Vg-Auftragung darstellt;
  • 4 eine Auftragung des Subschwellen-Anstiegs (STS) gegen den Drain-Strom darstellt;
  • 5 ein Flussdiagramm für ein Verfahren zum Herstellen eines Tunnel-FETs mit vertikalem Heteroübergang gemäß beispielhaften Ausführungsformen darstellt;
  • 6 eine Anfangsstruktur darstellt;
  • 7 eine Zwischenstruktur darstellt, bei der der Drain-Bereich strukturiert und gebildet worden ist;
  • 8 eine Zwischenstruktur darstellt, bei der ein Bereich für den vertikalen Heteroübergang strukturiert und gebildet worden ist;
  • 9 eine Zwischenstruktur darstellt, bei der ein Unterschnittbereich für den Source-Bereich strukturiert und gebildet worden ist;
  • 10 eine Zwischenstruktur darstellt, bei der ein Bereich für einen vertikalen Heteroübergang dotiert worden ist; und
  • 11 eine Zwischenstruktur darstellt, bei der ein Source-Bereich gebildet worden ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Beispielhafte Ausführungsformen schließen eine Vorrichtung und ein Verfahren zum Herstellen eines Heteroübergang-Tunnel-FETs mit dem Tunnelweg parallel zu dem Gate ein, hergestellt in einem planaren Verfahren, das einen Gate-parallelen Tunnelweg mit einem rein Source-seitigen Heteroübergang liefert. Die hierin beschriebenen beispielhaften Ausführungsformen schließen Tunnel-FETs als Ersatz für/zur Ergänzung von MOSFETs ein. Bei beispielhaften Ausführungsformen erlaubt ein Heteroübergang an der Source eine niedrige wirksame Bandlücke an dem Source-Injektionspunkt, während eine hohe Bandlücke an der Drain-Seite aufrecht gehalten wird, wodurch parasitisches ambipolares Verhalten unterdrückt wird. Beispielhafte Ausführungsformen schließen ferner Tunnelwege parallel zu dem Gate-Feld auf.
  • 1 stellt ein Beispiel einer Tunnel-FET-Einheit 100 mit vertikalem Heteroübergang dar, hergestellt gemäß beispielhaften Ausführungsformen. Bei beispielhaften Ausführungsformen kann die Einheit 100 ein Siliciumsubstrat 105 aufweisen. Wie hierin weiter beschrieben, kann das Siliciumsubstrat 105 ein Teil einer Silicium-auf-Isolator(SOI)-Einheit sein, die eine vergrabene Oxidschicht 110 (beispielsweise SiO2) und eine Siliciumschicht 115 aufweisen kann. Die Einheit 100 kann ferner einen Drain-Bereich 120 aufweisen, der ein N+ Si-Drain sein kann.
  • Die Einheit 100 kann ferner einen Source-Bereich 125 aufweisen, der eine P+ SiGe-Source sein kann. Bei beispielhaften Ausführungsformen ist der Source-Bereich 125 ein Teil einer Source mit Heteroübergang, aufweisend den Source-Bereich 125, einen Halbleiterbereich 130 aus einem anderen Halbleitermaterial als der Source-Bereich 125 und einen Halbleiterbereich 135 aus einem anderen Halbleitermaterial als der Source-Bereich. Bei beispielhaften Ausführungsformen sind die Halbleiterbereiche 130, 135 ähnliche halbleitende Materialien wie hierin weiter beschrieben. Ähnlich können die Halbleiterbereiche 130, 135 die gleichen halbleitenden Materialien an dem Drain-Bereich 120 sein. Bei dem Beispiel von 1 ist der Source-Bereich P+ SiGe und die Halbleiterbereiche (und auch der Drain-Bereich) sind N+ Si. Wie hierin beschrieben, erzeugt der vertikale Heteroübergang, einschließlich des Source-Bereichs 125, der zwischen den Halbleiterbereichen 130, 135 geschichtet ist, eine niedrige wirksame Bandlücke an dem Source-Injektionspunkt, während eine hohe Bandlücke an dem Drain-Bereich 120 aufrecht gehalten wird, wodurch parasitisches ambipolares Verhalten unterdrückt wird. Ferner erzeugt der vertikale Heteroübergang 126 einen Tunnelweg 140 parallel zu dem Gate-Feld, was eine wünschenswerte Qualität gegenüber Tunnelwegen darstellt, die wie im Stand der Technik mit einem Winkel auftreten, wie hierin weiter diskutiert wird. Bei beispielhaften Ausführungsformen weist die Einheit 100 ferner ein Gate 145 auf, das auf einer isolierenden Schicht 150 (beispielsweise eine Oxidschicht) angeordnet ist. Bei beispielhaften Ausführungsformen kann das Gate Spacer 155 und eine Hartmaske 160 aufweisen. Wie im Fachgebiet bekannt, können die Spacer 155 und die Hartmaske eingesetzt werden, um das Gate 145 bei der Herstellung der Einheit 100 zu strukturieren, und können aus jedem geeigneten Material bestehen, einschließlich, aber nicht darauf beschränkt, Siliciumnitrid. Bei einem weiteren Beispiel können die Gate-Spacer eine Mehrschichtstruktur aufweisen und können Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder ein anderes dielektrisches Material aufweisen. Bei beispielhaften Ausführungsformen werden die Spacer 155 und die Hartmaske 160 des Gates 145 gebildet, um das Gate 145 während des Herstellungsverfahrens zu schützen. Die Verkapselung kann die Oxidation des Gates 145 verhindern und auch die Reparatur oder Wiederherstellung der Stöchiometrie des Gates 145 ermöglichen, das während der Strukturierung des Gates beschädigt oder verändert werden kann.
  • Wie vorstehend diskutiert, erzeugt der vertikale Heteroübergang einen Tunnelweg 140 parallel zu einem Gate-Feld. 2 stellt eine herkömmliche Corner-Einheit 200 dar, bei der ein Tunnelweg 240 von der Source 225 zu dem Gate 245 mit einem Winkel zu dem Gate 245 erzeugt wird. 3 stellt eine Id-Vg-Auftragung 300 dar, in der die Beispieleinheit 100 mit der herkömmlichen Einheit 200 verglichen wird, um die Vorteile des Tunnelwegs 140 parallel zu dem Gate-Feld gegenüber einem Tunnelweg 240 mit einem Winkel zu dem Gate 245 darzustellen. Wie dargestellt, ist bei der Beispieleinheit bei Erhöhung der Gate-Spannung Vg der Drain-Strom Id 100-mal höher als bei einer gegebenen Gate-Spannung bei der herkömmlichen Einheit 200. 4 stellt eine Auftragung 400 des Subschwellen-Anstiegs („subthreshold slope”, STS) gegen den Drain-Strom für die Beispieleinheit 100 und die herkömmliche Einheit dar. Wie gezeigt, weist die Beispieleinheit bei einem gegebenen STS eine 10.000-fache Zunahme des Drain-Stroms auf.
  • Nun werden beispielhafte Verfahren zum Herstellen der Einheit 100 diskutiert. 5 stellt ein Flussdiagramm für ein Verfahren 500 zu Herstellen eines Tunnel-FETs mit vertikalem Heteroübergang gemäß beispielhaften Ausführungsformen dar. Bei den beispielhaften Ausführungsformen ist dem Fachmann klar, dass die hierin beschriebenen beispielhaften FETs auch mit herkömmlichen CMOS-Verfahren hergestellt werden können. Die 6 bis 11 stellen erhaltene Zwischenstrukturen für jeden der hierin beschriebenen Herstellungsschritte dar.
  • 6 stellt eine Anfangsstruktur 600 dar, die das verkapselte Gate 145 umgeben von den Spacern 155 und der Hartmaske 160 aufweist, auf einer SOI-Struktur, die das Siliciumsubstrat 105, die vergrabene Oxidschicht 110 und die zusätzliche Siliciumschicht 115 aufweist. Bei beispielhaften Ausführungsformen kann die Anfangsstruktur 600 mit im Fachgebiet bekannten CMOS-Verfahren hergestellt werden. Bei Block 505 werden Standard-Maskierungs- und Lithographieverfahren eingesetzt, um die Ausgangsstruktur zu maskieren, um den Drain-Bereich 120 zu strukturieren. 7 stellt eine Zwischenstruktur 700 dar, bei der der Drain-Bereich 120 strukturiert und gebildet worden ist. Bei beispielhaften Ausführungsformen wird der Drain-Bereich 120 gebildet, indem der Drain-Bereich 120 mit im Fachgebiet bekannten Herstellungsverfahren implantiert und getempert wird. Beispielsweise kann der Drain-Bereich 120 mit einer n-Typ-Dotierstoffspezies mit Elementen einschließlich, aber nicht darauf beschränkt, Phosphor, Arsen und Antimon implantiert werden. Das Tempern kann durchgeführt werden, um die gewünschte Tiefe des Drain-Bereichs 120 zu erzielen. Damit ist der erhaltene N+ Si-Drain-Bereich 120 gebildet. Bei beispielhaften Ausführungsformen kann, wie in 7 dargestellt, eine Nitrid-Hartmaske 705 als Teil der Zwischenstruktur 700 aufgebracht werden.
  • Bei Block 510 werden Standard-Maskierungs- und Lithographieverfahren eingesetzt, um die Zwischenstruktur 700 von 7 zu maskieren, um den Bereich zu strukturieren, um den vertikalen Heteroübergang 126 zu bilden und das Gate 145, die Spacer 155, die Hartmaske 160 und den Drain-Bereich 120 zu schützen. Bei beispielhaften Ausführungsformen wird auch die Hartmaske 705 strukturiert. Bei beispielhaften Ausführungsformen kann die Hartmaske 705 unter Einsatz von Standard-Maskierungs- und Lithographieverfahren und anisotropen Ätzverfahren, beispielsweise reaktivem Ionenätzen (RIE), strukturiert werden, um die Hartmaske 705 von der Seite der Zwischenstruktur 700, an der die Source hergestellt werden soll, zu entfernen. Wie hierin weiter beschrieben, schützt die Hartmaske den Drain-Bereich 120 vor nachfolgenden Wachstumsschritten. 8 stellt eine Zwischenstruktur 800 dar, bei der ein Bereich 805 für den vertikalen Heteroübergang 126 strukturiert und gebildet worden ist. Bei beispielhaften Ausführungsformen wird der Bereich 805 durch Ätzen durch die vergrabene Oxidschicht 110 und die Siliciumschicht 155 mit im Fachgebiet bekannten Herstellungsverfahren gebildet. Beispielsweise können die vergrabene Oxidschicht 110 und die Siliciumschicht 155 mittels eines Ätzverfahrens, das zum Ätzen der beiden Materialien geeignet ist, wie z. B. eine anisotrope Ätzung (beispielsweise RIE), geätzt werden.
  • Bei Block 515 wird eine Source-seitige (Heteroübergang-Bereich 805) Unterschnittätzung durchgeführt. Die bei Block 510 ausgeführte Maskierung kann beibehalten werden, um das Gate 145, die Spacer 155, die Hartmaske 160 und den Drain-Bereich 120 zu schützen. Alternativ dazu können zusätzliche Standard-Maskierungs- und Lithographie-Verfahren eingesetzt werden, um die Zwischenstruktur 800 von 8 zu maskieren, um den Bereich zu strukturieren, um die Unterschnittätzung zu bilden. 9 stellt eine Zwischenstruktur 900 dar, bei der ein Unterschnittbereich 905 für den Source-Bereich 125 strukturiert und gebildet worden ist. Bei beispielhaften Ausführungsformen wird der Bereich 905 durch Ätzen durch die vergrabene Oxidschicht 110 zwischen dem Siliciumsubstrat 105 und der Siliciumschicht 115 durch im Fachgebiet bekannte Herstellungsverfahren gebildet. Dabei ist ein Ätzmittel wünschenswert, das SiO2 ätzen kann, nicht aber Si. Beispielsweise kann die vergrabene Oxidschicht 110 mit einer gepufferten Oxidätzung (BHF) mit warmer Fluorwasserstoffsäure geätzt werden.
  • Bei Block 520 wird ein Bereich 805 für den vertikalen Heteroübergang 126 mit einem geeigneten Dotierstoff dotiert, um den gewünschten Tunnelweg 140 zu bilden. Da bei diesem Beispiel der Drain-Bereich n-Typ-dotiert ist, wird bei einem späteren Herstellungsschritt der Source-Bereich 125 vom p-Typ. Zur Bildung des Tunnelwegs 140 wird der Bereich 805 für den vertikalen Heteroübergang 126 gleich wie der Drain-Bereich 120 dotiert, in diesem Fall vom n-Typ. Die bei den Blöcken 510 und 515 eingesetzte Maskierung kann beibehalten werden, um das Gate 145, die Spacer 155, die Hartmaske 160 und den Drain-Bereich 120 vor einer Dotierung zu schützen. Es können zusätzliche Maskierungs- und Lithographieverfahren eingesetzt werden, um die vergrabene Oxidschicht 110 in dem Unterschnittbereich 905 vor einer Dotierung zu schützen. 10 stellt eine Zwischenstruktur 1000 dar, bei der der Bereich 805 für den vertikalen Heteroübergang 126 dotiert worden ist. Bei beispielhaften Ausführungsformen können die Halbleiterbereiche 130, 135 durch Dotieren der Halbleiterbereiche 130, 135 mithilfe im Fachgebiet bekannter Herstellungsverfahren gebildet werden. Beispielsweise können die Halbleiterbereiche 130, 135 mit einer n-Typ-Dotierstoffspezies mit einem Element, einschließlich, aber nicht darauf beschränkt, Phosphor, Arsen und Antimon gasphasendotiert werden. Das Gasphasendotieren kann durchgeführt werden, um die gewünschten Dotierniveaus der Halbleiterbereiche 130, 135 zu erzielen. Damit sind durch das erhaltene N+ Si die Halbleiterbereiche 130, 135 gebildet. Bei anderen beispielhaften Ausführungsformen können andere Dotierverfahren eingesetzt werden, wie z. B. Atomschichtabscheidung einer dotierstoffhaltigen Spezies oder epitaktisches Wachsen einer Dünnschicht von hochdotiertem Si und anschließendes Ausdiffundieren der Dotierstoffspezies.
  • Bei Block 525 wird der Source-Bereich 125 gebildet. Da bei dem Beispiel der Drain-Bereich 120 und die Halbleiterbereiche 130, 135 wie beschrieben n-Typ-dotiert sind, ist der Source-Bereich 125 vom p-Typ. Bei beispielhaften Ausführungsformen kann der Source-Bereich 125 durch Einsatz eines Epitaxieverfahrens auf der Basis von chemischer Gasphasenabscheidung (CVD) gebildet werden. Ferner kann das durch das Epitaxieverfahren auf CVD-Basis gewachsene Material, wie z. B. Silicium-Germanium (SiGe), in-situ mit einem p-Typ-Dotierstoff dotiert werden. Ferner kann das Wachstum dahin gehend selektiv sein, dass das Material nur auf Si wächst. Somit kann in-situ Bor-dotiertes (ISBD) SiGe als Source-Bereich 125 wachsen gelassen werden. Selbstverständlich kann jeder andere Typ von p-Typ-Dotierstoff eingesetzt werden, wie z. B. ein Element der Gruppe IIA, einschließlich, aber nicht darauf beschränkt, Aluminium, Gallium und Indium. Die bei den Blöcken 510 und 515 eingesetzte Maskierung kann beibehalten werden, um das Gate 145, die Spacer 155, die Hartmaske 160 und den Drain-Bereich 120 vor einer Abscheidung zu schützen. Wie hierin beschrieben, bleibt die Hartmaske 705 an ihrem Platz, um zu verhindern, dass SiGe auf dem Drain-Bereich 120 wächst. Bei beispielhaften Ausführungsformen und abhängig von der Orientierung des in der SOI-Basis verwendeten Ausgangs-Siliciumwafers ist es wünschenswert, den Source-Bereich mit der gleichen Orientierung wachsen zu lassen. Beispielsweise erfolgt bei (100)-Wafern das MBE-Wachstum an dem Source-Bereich 125 an einer bevorzugten (100)-Ebene. 11 stellt eine Zwischenstruktur 1100 dar, bei der ISBD-SiGe als Source-Bereich 125 wachsen gelassen wurde, um den in 1 beschriebenen P+ Source-Bereich 125 zu bilden. Die Hartmaske 705 kann anschließend entfernt werden. Im Fachgebiet bekannte Standard-CMOS-Herstellungsverfahren können eingesetzt werden, um die gewünschte Struktur fertigzustellen. Damit ist der in 1 beschriebene gewünschte vertikale Heteroübergang 126 mit einem Tunnelweg 140 parallel zu einem Gate-Feld gebildet.
  • Die technischen Wirkungen schließen einen Heteroübergang an der Source ein, der eine niedrige wirksame Bandlücke am Source-Injektionspunkt erlaubt, während eine hohe Bandlücke an der Drain-Seite aufrecht erhalten bleibt, wodurch parasitisches ambipolares Verhalten unterdrückt wird.
  • Die hierin verwendete Terminologie dient nur dem Zweck der Beschreibung bestimmter Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein”, „eine/einer/eines” und „der/die/das” auch die Pluralformen einschließen, sofern es der Zusammenhang nicht eindeutig anders bestimmt. Ferner ist zu beachten, dass die Begriffe „aufweisen” und/oder „aufweisend” bei Verwendung in der vorliegenden Beschreibung das Vorhandensein angegebener Merkmale, ganzer Zahlen, Schritte, Vorgänge, Elemente und/oder Komponenten beschreiben, nicht aber das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
  • Die entsprechenden Strukturen, Materialien, Vorgänge und Äquivalente aller Mittel oder Schritte plus Funktionselemente in den nachstehenden Ansprüchen sollen alle Strukturen, Materialien und Schritte zum Durchführen der Funktion in Kombination mit anderen beanspruchten Elementen, wie spezifisch beansprucht, beinhalten. Die Beschreibung der vorliegenden Erfindung wurde zum Zweck der Veranschaulichung und Beschreibung dargelegt, sie ist aber weder als erschöpfend noch als auf die Erfindung in der offenbarten Form beschränkt gedacht. Dem Fachmann werden zahlreiche Modifikationen und Variationen nahe liegen, ohne vom Umfang der Erfindung abzuweichen. Die Ausführungsform wurde ausgewählt und beschrieben, um die Grundlagen der Erfindung und die praktische Anwendung am Besten zu beschreiben und anderen Fachleuten das Verständnis der Erfindung für verschiedene Ausführungsformen mit zahlreichen Modifikationen, wie sie für die besondere betrachtete Verwendung geeignet sind, zu ermöglichen.
  • Die hierin gezeigten Flussdiagramme stellen nur ein Beispiel dar. Es kann zahlreiche Variationen dieses Diagramms oder der darin beschriebenen Schritte (oder Vorgänge) geben, ohne von der Erfindung abzuweichen. Beispielsweise können die Schritte in einer anderen Reihenfolge durchgeführt werden oder es können Schritte hinzugefügt, weggelassen oder modifiziert werden. Alle diese Variationen werden als Teil der beanspruchten Erfindung angesehen.

Claims (19)

  1. Verfahren zum Herstellen eines Heteroübergang-Tunnel-Feldeffekttransistors (100), wobei das Verfahren aufweist: Bilden eines Gate-Bereichs (145) auf einer Siliciumschicht (115) eines Silicium-auf-Isolator-Substrats (105, 110); Bilden eines Drain-Bereichs (120) auf der Siliciumschicht (115), benachbart zu dem Gate-Bereich (145); und Bilden eines Source-Bereichs (125) mit vertikalem Heteroübergang (126) benachbart zu dem Gate-Bereich (145), wobei der Source-Bereich (125) mit vertikalem Heteroübergang (126) einen Tunnelweg (140) parallel zu einem Gate-Feld, das mit dem Gate-Bereich (145) verbunden ist, erzeugt.
  2. Verfahren nach Anspruch 1, wobei das Bilden des Drain-Bereichs (120) das Implantieren des Drain-Bereichs (120) mit einem n-Typ-Dotierstoff aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden des Source-Bereichs (125) mit vertikalem Heteroübergang (126) ein Ätzen durch die Siliciumschicht (115) und eine isolierende Schicht (110) des Silicium-auf-Isolator-Substrats aufweist.
  4. Verfahren nach Anspruch 3, ferner aufweisend ein Ätzen eines Unterschnitts (905) durch die isolierende Schicht (110) zwischen der Siliciumschicht (115) und einer Siliciumsubstratschicht (105) des Silicium-auf-Isolator-Substrats.
  5. Verfahren nach einem der vorstehenden Ansprüche, ferner aufweisend ein Dotieren der Siliciumschicht (115) und der Siliciumsubstratschicht (105) mit einem n-Typ-Dotierstoff.
  6. Verfahren nach einem der vorstehenden Ansprüche, ferner aufweisend ein Wachsen eines Source-Bereichs (125) zwischen der Siliciumschicht (115) und der Siliciumsubstratschicht (105).
  7. Verfahren nach Anspruch 6, wobei der Source-Bereich (125) vom n-Typ ist.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei der Source-Bereich (125) mit vertikalem Heteroübergang (126) eine Source-Bereich-Schicht aufweist, die zwischen einer ersten (130) und einer zweiten (135) Halbleiterschicht angeordnet ist.
  9. Verfahren nach Anspruch 8, wobei die Source-Bereich-Schicht vom p-Typ ist und die erste (130) und die zweite (135) Halbleiterschicht vom n-Typ sind.
  10. Verfahren nach einem der vorstehenden Ansprüche, wobei der Drain-Bereich (120) vom n-Typ ist.
  11. Verfahren nach Anspruch 9 oder 10, wobei der p-Typ-Source-Bereich in-situ Bor-dotiertes Silicium-Germanium ist.
  12. Feldeffekttransistor-Einheit (100), aufweisend: ein Silicium-auf-Isolator-Substrat (105, 110); einen auf dem Silicium-auf-Isolator-Substrat aufgebrachten Gate-Bereich (145); einen dem Gate-Bereich (145) benachbarten Drain-Bereich (120); und einen dem Gate-Bereich (145) benachbarten Source-Bereich (125) mit vertikalem Heteroübergang (126), wobei der Source-Bereich (125) mit vertikalem Heteroübergang (126) einen Tunnelweg (140) parallel zu einem Gate-Feld, das mit dem Gate-Bereich (145) verbunden ist, erzeugt.
  13. Feldeffekttransistor-Einheit (100) nach Anspruch 12, wobei der Source-Bereich (125) mit vertikalem Heteroübergang (126) einen dem Gate-Bereich (145) benachbarten Source-Bereich (125) aufweist.
  14. Feldeffekttransistor-Einheit (100) nach Anspruch 12 oder 13, wobei ein Teil des Source-Bereichs (125) unterhalb des Gate-Bereichs (145) angeordnet ist.
  15. Feldeffekttransistor-Einheit (100) nach Anspruch 12, 13 oder 14, ferner aufweisend eine erste (130) und eine zweite (135) Halbleiterschicht, die unterhalb des Gate-Bereichs (145) angeordnet sind.
  16. Feldeffekttransistor-Einheit (100) nach Anspruch 15, wobei der Teil des Source-Bereichs (125), der unterhalb des Gate-Bereichs (145) angeordnet ist, zwischen der ersten (130) und der zweiten (135) Halbleiterschicht angeordnet ist.
  17. Feldeffekttransistor-Einheit (100) nach Anspruch 15 oder 16, wobei der Source-Bereich (125) vom p-Typ ist und der Drain-Bereich (120) und die erste (130) und die zweite (135) Halbleiterschicht vom n-Typ sind.
  18. Feldeffekttransistor-Einheit (100) nach einem der Ansprüche 12 bis 17, wobei der Source-Bereich (125) in-situ Bor-dotiertes Silicium-Germanium ist.
  19. Feldeffekttransistor-Einheit (100) nach einem der Ansprüche 12 bis 18: wobei das Silicium-auf-Isolator-Substrat eine Siliciumsubstratschicht (105), eine vergrabene Oxidschicht (110), die auf der Siliciumsubstratschicht (105) angeordnet ist, und eine Siliciumschicht (115), die auf der vergrabenen (110) Oxidschicht angeordnet ist, aufweist, wobei ein Teil der Siliciumschicht (115) vom n-Typ ist und in einem Source-Bereich (125) mit vertikalem Heteroübergang (126) angeordnet ist; wobei der Gate-Bereich (145) auf der Oxidschicht (110) angeordnet ist und in Spacern (155) und einer Hartmaske (705) verkapselt ist; und wobei der Drain-Bereich (120) vom n-Typ ist und der Source-Bereich (125) vom p-Typ ist und teilweise unterhalb des Abschnitts der n-Typ-Siliciumschicht (115) angeordnet ist; und ferner aufweisend eine n-Typ-Siliciumschicht (135), die unterhalb des p-Typ-Source-Bereichs (125) angeordnet ist.
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