DE112009001476T5 - Verfahren zum Herstellen von Halbleiterstrukturen und mittels solcher Verfahren erhaltene Halbleiterstrukturen - Google Patents

Verfahren zum Herstellen von Halbleiterstrukturen und mittels solcher Verfahren erhaltene Halbleiterstrukturen Download PDF

Info

Publication number
DE112009001476T5
DE112009001476T5 DE112009001476T DE112009001476T DE112009001476T5 DE 112009001476 T5 DE112009001476 T5 DE 112009001476T5 DE 112009001476 T DE112009001476 T DE 112009001476T DE 112009001476 T DE112009001476 T DE 112009001476T DE 112009001476 T5 DE112009001476 T5 DE 112009001476T5
Authority
DE
Germany
Prior art keywords
semiconductor
surface layer
region
insulating layer
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112009001476T
Other languages
English (en)
Inventor
Bich-Yen Austin Nguyen
Carlos Mazure
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of DE112009001476T5 publication Critical patent/DE112009001476T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung, das umfasst:
Bereitstellen eines Substrats, das einen Halbleiter-Bulkträger, eine auf dem Träger angeordnete durchgehende Isolierschicht und eine auf der Isolierschicht angeordnete Halbleiter-Oberflächenschicht umfasst;
Umwandeln der Oberflächenschicht und der Isolierschicht so, dass eine ausgewählte Region des Halbleiter-Bulkträgers freigelegt wird; und
gleichzeitiges Ausbilden von elektronischen Vorrichtungen in oder auf der freiliegenden Region des Trägers und in oder auf der Oberflächenschicht.

Description

  • Gebiet der Erfindung
  • Die vorliegend Erfindung betrifft Verfahren zum Herstellen von Halbleitervorrichtungen in einem Substrat, das eine auf einer Isolierschicht angeordnete Halbleiter-Oberflächenschicht umfasst, wobei beide Schichten in einer teilweise freiliegenden Halbleiter-Bulkregion angeordnet sind. Die vorliegende Erfindung betrifft ferner mittels solcher Verfahren hergestellte Substrate.
  • Hintergrund der Erfindung
  • Mikroelektronische Vorrichtungen werden typischerweise entweder auf Bulk-Halbleitersubstraten oder auf SOI-Substraten (Silicon an Insulator = Silizium auf Isolator) hergestellt. Es ist ferner vorgeschlagen worden, Verbund-(oder gemusterte)Substrate mit Bulkbereichen und SOI-Bereichen zu verwenden. Siehe z. B. US-Patent 6.955.971 . Die Fertigung solcher gemusterter Substrate ist grundsätzlich schwierig, da dabei die Ausbildung lokaler Bereiche vergrabenen Oxids neben Bulkbereichen erforderlich ist. Bei Waferverbondungsverfahren können solche lokalen Oxidbereiche entweder auf dem oberen Wafer oder dem unteren Wafer ausgebildet werden und können zu sogenannten ”Napfbildungs”-Problemen führen. Bei SIMOX-Verfahren (Separation by Implanted Oxygen = Abscheiden durch implantierten Sauerstoff) werden solche lokalen Oxidbereiche üblicherweise in dem Originalwafer ausgebildet, die unterschiedliche Wärmedehnung der Siliziumoxide im Vergleich zu Silizium führt jedoch zu Spannung etc.
  • Übersicht über die Erfindung
  • Die Erfindung schafft Fertigungsverfahren für gemusterte Substrate mit einer zufriedenstellenden Kristallqualität und die mittels dieser Verfahren gefertigten Substrate.
  • Bei bevorzugten Ausführungsformen umfassen erfindungsgemäße Verfahren das Bereitstellen eines Substrats, das einen Halbleiterträger, eine auf dem Träger angeordnete durchgehende Isolierschicht und eine auf der Isolierschicht angeordnete Halbleiter-Oberflächenschicht umfasst; das Umwandeln der Oberflächenschicht und der Isolierschicht in mindestens einer ausgewählten Region des Substrats, um eine freiliegende Halbleiter-Bulkregion des Substrats zu bilden; dann das Ausbilden elektronischer Vorrichtungen in oder auf der freiliegenden Halbleiter-Bulkregion des Substrats und in oder auf der Oberflächenschicht.
  • Erfindungsgemäße Substrate (oder Halbleiterstrukturen) weisen ein Substrat auf, das einen Halbleiterträger, eine auf einer ersten Fläche des Halbleiterträgers angeordnete Isolierschicht und eine auf der Isolierschicht angeordnete Halbleiter-Oberflächenschicht umfasst, wobei die erste Fläche des Halbleiterträgers eine freiliegende Halbleiter-Bulkregion umfasst.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Merkmale und Vorteile der Erfindung werden anhand der folgenden Beschreibung und der beiliegenden Zeichnungen offensichtlich:
  • 1 bis 3 zeigen Ausführungsformen der Verfahren und Substrate nach der Erfindung;
  • 4 und 5 zeigen weitere Ausführungsformen der Verfahren und Substrate nach der Erfindung;
  • 6 zeigt eine weitere Ausführungsform eines Substrats nach der Erfindung;
  • 7 zeigt eine weitere Ausführungsform eines Substrats nach der Erfindung;
  • 8 bis 11 zeigen Ausführungsformen von Lithographieschritten nach der Erfindung; und
  • 12 zeigt eine Ausführungsform eines Ätzschritts nach der Erfindung; und
  • 13 zeigt eine Ausführungsform eines Implantierschritts nach der Erfindung.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Die hier beschriebenen bevorzugten Ausführungsformen und besonderen Beispiele dienen nur als Beispiele für den Umfang der Erfindung und dürfen nicht als Einschränkung der vorliegenden Erfindung angesehen werden. Der Umfang der vorliegenden Erfindung ist durch die Patentansprüche festgelegt.
  • 1 zeigt ein beispielhaftes Substrat zur Fertigung der Erfindung. Hier umfasst das gezeigte SOI-Substrat (Silicon an Insulator = Silizium auf Isolator) einen Halbleiter-Bulkträger 1, eine auf dem Träger 1 angeordnete durchgehende Isolierschicht 2 und eine auf der Isolierschicht 2 angeordnete Halbleiter-Oberflächenschicht 3. Die Isolierschicht 2 hat eine Dicke von vorzugsweise weniger als 25 nm (Nanometer) und bei einer stärker bevorzugten Variante zwischen 2 nm und 25 nm. Die Oberflächenschicht 3 hat eine Dicke von vorzugsweise zwischen 5 nm und 50 nm und bei einer stärker bevorzugten Variante zwischen 12 nm und 20 nm für Vollverarmungs-SOI-Planartransistoren oder zwischen 20 nm und 50 nm für Mehrfachgatter-Vertikaltransistoren.
  • 2 zeigt bevorzugte Ausführungsformen der erfindungsgemäßen Substrate und Verfahren. Hier umfasst das gezeigte Substrat (Halbleiterstruktur) einen Halbleiterträger 1, eine auf einer Region einer ersten Fläche 16 des Halbleiterträgers 1 angeordnete Isolierschicht 2 und eine auf der Isolierschicht 2 angeordnete Halbleiter-Oberflächenschicht 3. Eine weitere Region der ersten Fläche 16 des Halbleiterträgers 1 weist eine freiliegende Halbleiter-Bulkregion 12 auf.
  • Verfahren nach diesen Ausführungsformen umfassen das Bereitstellen eines in 1 gezeigten Substrats und dann das Umwandeln des Substrats zum Ausbilden einer freiliegenden Halbleiter-Bulkregion 12 des Substrats. Der Begriff ”umgewandelt” bezieht sich hier auf das Ergebnis eines an einer oder mehreren Schichten einer Halbleiterstruktur angewendeten Prozesses, z. B. auf das Entfernen der ”umgewandelten Schichten”. Insbesondere werden hier die Oberflächenschicht 3 und die Isolierschicht 2 durch Entfernen in einer ausgewählten Region 4 des Substrats umgewandelt, um eine freiliegende Halbleiter-Bulkregion 12 des Trägers 1 zu bilden. Diese Schichten können z. B. durch einen Ätzprozess entfernt werden, der beim Träger 1 stoppt und bei dem eine zu der ausgewählten Region 4 komplementäre Region 5 durch eine Maske geschützt werden kann.
  • 3 zeigt dann, dass elektronische Vorrichtungen 6 in (oder auf) der freiliegenden Halbleiter-Bulkregion 12 und in (oder auf) der Oberflächenschicht 3 des in 2 gezeigten Substrats ausgebildet werden können. Vorteilhafterweise können die Vorrichtungen im Verlaufe eines einzigen Vorrichtungsausbildungsprozesses (einer einzigen Abfolge von Schritten) ausgebildet werden, das heißt, die Vorrichtungen werden ”zur gleichen Zeit” oder ”gleichzeitig” ausgebildet, da bei ihrer Ausbildung die gleichen Schritte angewendet werden. Beispielsweise kann nur eine einzige lithographische Freilegung für die Vorrichtungen in beiden Regionen durchgeführt werden, wenn der Höhenunterschied zwischen der Oberfläche der freiliegenden Halbleiter-Bulkregion 12 des Substrats und der Oberfläche der Oberflächenschicht 3 kleiner ist als die Fokustiefe einer lithographischen Freilegung (mittels einer Bilderzeugungseinrichtung) entsprechend einer vorbestimmten Bildauflösung. In diesem Fall weisen die auf der freiliegenden Halbleiter-Bulkregion 12 erzeugten Bilder und die auf der Oberflächenschicht 3 erzeugten Bilder mindestens die vorbestimmte Bildauflösung auf und sind zum Ausbilden der Vorrichtungen geeignet.
  • Der Träger 1 und die Halbleiter-Oberflächenschicht 3 können das gleiche Halbleitermaterial oder unterschiedliche Halbleitermaterialien oder die gleichen oder unterschiedlichen Halbleitermaterialien mit unterschiedlichen Kristallorientierungen aufweisen. Die jeweils in der freiliegenden Halbleiter-Bulkregion 12 des Substrats und in der Oberflächenschicht 3 ausgebildeten elektronischen Vorrichtungen 6 können somit aus unterschiedlichen Materialien ausgebildet sein. Die bevorzugten Halbleitermaterialien für den Träger 1 und die Oberflächenschicht 3 sind z. B. Silizium, Germanium, Siliziumgermanium oder III-V-Halbleitermaterialien, wie z. B. InP, GaN oder GaAs, wahlweise in belastetem Zustand. Beispielsweise können Germanium für PMOS-Transistoren und III-V-Halbleitermaterialien für NMOS-Transistoren gewählt werden, wohingegen Silizium für Eingangs-Ausgangs-Schaltungen und Analogschaltungen verwendet werden kann.
  • 4 zeigt weitere bevorzugte Ausführungsformen der erfindungsgemäßen Substrate und Verfahren. Hier umfasst der Schritt des Umwandelns einer Oberflächenschicht 3 und einer Isolierschicht 2 eines in 1 gezeigten Substrats eine in situ-Auflösung der Isolierschicht 2 zumindest in einer ausgewählten Region 4 des Substrats, wodurch eine daraus entstandene Schicht 7 ausgebildet wird. Die entstandene Schicht 7 weist eine freiliegende Halbleiterregion 12 auf, die an einen Halbleiter-Bulkträger 1 angrenzt oder mit diesem in elektrischer Verbindung steht. Bei dieser Ausführungsform weist die Isolierschicht 2 vorzugsweise Siliziumoxid auf, bewirkt das Auflösen der Oxidschicht, dass Sauerstoff von der Isolierschicht 2 diffundiert, und ist aufgrund des Sauerstoffverlustes in der Isolierschicht die entstandene Schicht 7 dünner als der Anfangsstapel der Schichten 2 und 3.
  • 5 zeigt, dass elektronische Vorrichtungen 6 in (oder auf) einer freiliegenden Halbleiter-Oberflächenregion 12 und in (oder auf) einer Oberflächenschicht 3 des in 4 gezeigten Substrats ausgebildet werden können. Wie bei der vorhergehenden Ausführungsform ist der Höhenunterschied zwischen der Oberfläche der freiliegenden Halbleiter-Bulkregion 12 des Substrats und der Oberfläche der Oberflächenschicht 3 vorzugsweise kleiner als die Fokustiefe einer lithographischen Freilegung entsprechend einer vorbestimmten Bildauflösung. Dann können die Vorrichtungen gleichzeitig ausgebildet werden, das heißt im Verlaufe eines einzigen Vorrichtungsausbildungsprozesses, bei dem eine einzige lithographische Freilegung für Vorrichtungen in der freiliegenden Halbleiter-Oberflächenregion 12 und in der Oberflächenschicht 3 durchgeführt wird.
  • 6 zeigt ein weiteres beispielhaftes Substrat für die Fertigung der Erfindung. Hier umfasst der Träger 1 eine Epitaxialschicht 14 auf der Oberfläche des Trägers mit einer Dichte an Kristalldefekten mit einer Größe von mehr als ungefähr 10 nm von vorzugsweise weniger als ungefähr 103/cm3. Insbesondere kann die epitaxische Oberflächenschicht 14 zum Vergraben von Defekten im unteren Teil des Trägers 1 verwendet werden, und sie kann dann eine Dichte an Kristalldefekten mit einer Größe von mehr als ungefähr 10 nm von mehr als 103/cm3 oder mehr als 105/cm3 aufweisen. Die epitaxische Oberflächenschicht 14 hat vorzugsweise eine Dicke von z. B. 0,1 Mikrometer oder mehr.
  • 7 zeigt weitere bevorzugte Ausführungsformen der erfindungsgemäßen Substrate und Verfahren. Hier umfasst das Substrat eine zusätzliche Isolierschicht 10, die auf einer zusätzlichen ausgewählten Region 15 einer Oberflächenschicht 3 angeordnet ist, und eine zusätzliche Halbleiter-Oberflächenschicht 11, die auf der zusätzlichen Isolierschicht 10 angeordnet ist.
  • Ein Substrat mit der zusätzlichen Isolierschicht 10 und der zusätzlichen Halbleiter-Oberflächenschicht 11 wird vorzugsweise mittels SmartCutTM hergestellt. Dann werden die folgenden vier Schichten in einer ausgewählten Region 4 des Substrats entfernt: die zusätzliche Isolierschicht 10, die zusätzliche Halbleiter-Oberflächenschicht 11, die Oberflächenschicht 3 und die Isolierschicht 2. In der Region 5 werden nur die zusätzliche Isolierschicht 10 und die zusätzliche Halbleiter-Oberflächenschicht 11 entfernt. Es werden keine Schichten von der zusätzlichen ausgewählten Region 15 entfernt, so dass darin elektronische Vorrichtungen ausgebildet werden können.
  • Grundsätzlich können die Vorrichtungen 6 (z. B. in 3, 5 und 7) durch Anwendung von Prozessen ausgebildet werden, die einen Lithographieschritt oder -schritte, typischerweise gefolgt von einem Ätzschritt oder -schritten und/oder einem Implantierschritt oder -schritten, umfassen. Bei dem in 7 gezeigten Substrat können die elektronischen Vorrichtungen 6 dann in (oder auf) der freiliegenden Halbleiter-Bulkregion 12 des Substrats (Region 4) und/oder in (oder auf) einer Oberflächenregion 3b (Region 5) und/oder in (oder auf) der zusätzlichen Oberflächenschicht 11 (Region 15) ausgebildet werden. Die Vorrichtungen können dann gleichzeitig, wie bevorzugt wird, oder nacheinander ausgebildet werden.
  • 8 zeigt einen bevorzugten Lithographieschritt nach den erfindungsgemäßen Verfahren. Eine Strahlung, Pfeil 13, kommt von einer Bilderzeugungseinrichtung 8 und trifft gleichzeitig auf ausgewählten Abschnitten einer freiliegenden Halbleiter-Bulkregion 12 des Substrats und auf ausgewählten Abschnitten einer Oberflächenschicht 3 auf.
  • Ein Höhenunterschied 9, der Abstand zwischen der Oberfläche der freiliegenden Halbleiter-Bulkregion 12 des Substrats und der Oberfläche der Oberflächenschicht 3, ist vorzugsweise kleiner als die Fokustiefe einer lithographischen Freilegung entsprechend einer vorbestimmten Bildauflösung mittels der Bilderzeugungseinrichtung 8 entlang einer Achse Z. Daher kann eine einzige lithographische Freilegung zumindest auf die vorbestimmte Bildauflösung gleichzeitig sowohl auf der freiliegenden Halbleiter-Bulkregion 12 des Substrats als auch auf der Oberflächenschicht 3 ausreichend fokussiert sein. Entsprechend ist es zum Ausbilden von elektronischen Vorrichtungen in (oder auf) beiden Regionen möglich und vorteilhaft, entweder eine einzige lithographische Freilegung durchzuführen oder gleichzeitig zwei lithographische Freilegungen durchzuführen. Die Fokustiefe hängt von der verwendeten Bilderzeugungseinrichtung und der bei dem angewendeten Prozess erforderlichen Auflösung ab.
  • Der Höhenunterschied 9 ist vorzugsweise kleiner als die Fokustiefe des ausgewählten Lithographiegeräts, wobei die erforderliche Bildauflösung zum Ausbilden des kleinsten Musters berücksichtigt wird. Insbesondere ist der Höhenunterschied 9 vorzugsweise kleiner als 100 nm oder bei einer stärker bevorzugten Variante kleiner als 50 nm. Allerdings ist dann, wenn eine größere Genauigkeit für kleine Strukturen erforderlich ist, z. B. für kleine Gatterlängen, die Fokustiefe vorzugsweise ebenfalls klein und sollte der Höhenunterschied somit vorzugsweise nicht größer sein als die Fokustiefe. Wenn eine geringere Genauigkeit ausreicht, kann ein Höhenunterschied von weniger als 100 nm ausreichend sein.
  • Beispielsweise zeigt 2 eine Ausführungsform, bei der der Höhenunterschied den kombinierten Dicken der Oberflächenschicht 3 und der Isolierschicht 2 entspricht. Somit beträgt bei Verwendung einer Oberflächenschicht 3 mit einer Dicke von 20 nm oder weniger und einer Isolierschicht 2 mit einer Dicke von 25 nm oder weniger die kombinierte Dicke beider Schichten 45 nm oder weniger, was kleiner ist als eine bevorzugte Fokustiefe von 50 nm, die für derzeit angewendete Lithographietechniken typisch ist. 4 zeigt eine Ausführungsform, bei der der Höhenunterschied der Differenz zwischen den kombinierten Dicken der Oberflächenschicht 3 und der Isolierschicht 2 und der Dicke der Schicht 7 entspricht.
  • 7 zeigt eine Ausführungsform, bei der ein erster Höhenunterschied den kombinierten Dicken der Schichten 2 und 3 entspricht und ein zweiter Höhenunterschied den kombinierten Dicken der Schichten 10 und 11 entspricht; entweder einer oder beide dieser Höhenunterschiede oder die Summe beider Höhenunterschiede können kleiner sein als die Fokustiefe des ausgewählten Lithographiegeräts, wobei die erforderliche Bildauflösung zum Ausbilden des kleinsten Musters berücksichtigt wird.
  • 9 zeigt einen weiteren bevorzugten Lithographieschritt nach den erfindungsgemäßen Verfahren. Bei dieser Ausführungsform können unterschiedliche Typen von elektronischen Vorrichtungen in einer freiliegenden Halbleiter-Bulkregion 12 und in einer Oberflächenschicht 3 (und ferner in einer zusätzlichen Oberflächenschicht 11) ausgebildet werden. Die erforderliche Auflösung kann für einen Vorrichtungstyp (z. B. auf oder in der Oberflächenschicht 3 ausgebildete Vorrichtungen) höher sein als für einen anderen Vorrichtungstyp (z. B. auf oder in der Bulkregion 12 ausgebildete Vorrichtungen). Dann ist eine kleinere Fokustiefe 19a für die höhere Bildauflösung geeignet, die für die Vorrichtungen in oder auf der Schicht 3 erforderlich ist, wohingegen eine größere Fokustiefe 19b für die geringere Bildauflösung geeignet ist, die für Vorrichtungen in oder auf der Halbleiter-Bulkregion 12 ausreicht. Da die größere Fokustiefe 19b größer ist als die kleinere Fokustiefe 19a und diese überlappt, liegt das Lithographiebild auf der Halbleiter-Bulkregion 12 innerhalb seiner relevanten Fokustiefe, der Fokustiefe 19b, und zwar zu der gleichen Zeit, zu der das Lithographiebild auf der Oberflächenschicht 3 innerhalb seiner relevanten Fokustiefe, der Fokustiefe 19a, liegt.
  • Beispielsweise können Speichervorrichtungen in der Oberflächenschicht 3 (und möglicherweise in der in 7 gezeigten zusätzlichen Oberflächenschicht 11) ausgebildet werden und können logische Vorrichtungen in der Halbleiter-Bulkregion 12 ausgebildet werden oder umgekehrt. Speichervorrichtungen sind typischerweise kleiner als logische Vorrichtungen und erfordern eine höher Lithographiebildauflösung als logische Vorrichtungen. Der Fokusmittelpunkt der Lithographiebild-Erzeugungseinrichtung wird dann vorzugsweise auf das Niveau eingestellt, bei dem die kleinsten Vorrichtungen, für die die höchste Bildauflösung erforderlich ist, ausgebildet werden sollen, z. B. auf die Oberflächenschicht 3. Selbst wenn das andere Niveau (Bulkregion 12) etwas über die Fokustiefe (Fokustiefe 19a), die den kleineren Vorrichtungen entspricht, hinausgeht, kann eine einzige lithographische Freilegung angewendet werden, wenn das andere Niveau (Bulkregion 12) innerhalb einer Fokustiefe (Fokustiefe 19b) liegt, die einer geringeren Bildauflösung, welche für die größeren Vorrichtungen ausreicht, entspricht.
  • Diese Vorgehensweise ist nicht auf die besonderen Stapel von Schichten 1, 2, 3 beschränkt und kann auch bei anderen geeigneten Substraten mit mehreren unterschiedlichen Niveaus implementiert werden, in denen elektronische Vorrichtungen ausgebildet werden sollen. Dies ist beispielsweise bei einem Bulksubstrat mit zwei oder mehr unterschiedlichen Oberflächenniveaus der Fall.
  • Alternativ können zwei oder mehr verschiedene Lithographieschritte durchgeführt werden, insbesondere wenn der Höhenunterschied 9 (9) größer ist als die Fokustiefe der Bilderzeugungs-Lithographieeinrichtung. 10 und 11 zeigen eine solche Ausführungsform. 10 zeigt einen ersten Lithographieschritt für eine freiliegende Halbleiter-Bulkregion 12. 11 zeigt einen zweiten Lithographieschritt für eine Oberflächenschicht 3 (siehe 11).
  • Nach dem Lithographieschritt oder -schritten umfasst das Ausbilden von elektronischen Vorrichtungen typischerweise ferner einen oder mehrere Ätzschritte und/oder einen oder mehrere Implantierschritte. Bei bevorzugten Ausführungsformen werden die Ätzschritte, wie durch einen Pfeil 17 in 12 gezeigt, gleichzeitig sowohl für die freiliegende Halbleiter-Bulkregion 12 als auch die Oberflächenschicht 3 durchgeführt. Bei bevorzugten Ausführungsformen werden die Implantierschritte, wie durch einen Pfeil 18 in 13 gezeigt, ebenfalls gleichzeitig sowohl für die freiliegende Halbleiter-Bulkregion 12 als auch die Oberflächenschicht 3 durchgeführt.
  • Insbesondere werden die Ätz- und/oder Implantierschritte vorzugsweise bei Ausführungsformen durchgeführt, bei denen die Isolierschicht 2 eine Dicke von weniger als 25 nm (bei einer stärker bevorzugten Variante zwischen 2 nm und 25 nm und bei einer noch stärker bevorzugten Variante zwischen 5 nm und 15 nm) aufweist und bei denen die Oberflächenschicht 3 eine Dicke von vorzugsweise weniger als 50 nm (bei einer stärker bevorzugten Variante zwischen 5 nm und 50 nm und bei einer noch stärker bevorzugten Variante zwischen 10 nm und 40 nm) aufweist. Vorhergehende Lithographieschritte werden vorzugsweise ebenfalls gleichzeitig durchgeführt, wenn die oben genannten Bedingungen hinsichtlich der Fokustiefe erfüllt sind.
  • Bei weiteren Ausführungsformen können verschiedene Ätz- und/oder verschiedene Implantierschritte für die freiliegende Bulkregion 12 und für die Oberflächenschicht 3 durchgeführt werden. Bei weiteren Ausführungsformen können das Lithographieren, das Ätzen und/oder das Implantieren in jeder geeigneten Kombination von getrennten und verschiedenen oder gleichzeitig erfolgenden Schritten für die freiliegende Halbleiter-Bulkregion 12 und die Oberflächenschicht 3 durchgeführt werden.
  • Zusammenfassung
  • Verfahren zum Herstellen von Halbleiterstrukturen und mittels solcher Verfahren erhaltene Halbleiterstrukturen
  • Bei bevorzugten Ausführungsformen stellt die vorliegende Erfindung eine Halbleiterstruktur bereit, die einen Halbleiterträger, eine auf einem Abschnitt des Trägers angeordnete Isolierschicht und eine auf der Isolierschicht angeordnete Halbleiter-Oberflächenschicht aufweist. Elektronische Vorrichtungen können in der Oberflächenschicht und ferner in dem freiliegenden Abschnitt der Halbleiter-Bulkregion des Substrats, der nicht von der Isolierschicht abgedeckt ist, ausgebildet werden. Die Erfindung schafft ferner Verfahren zum Fertigen solcher Halbleiterstrukturen, bei denen, ausgehend von einem Substrat, das eine auf einer durchgehenden Isolierschicht angeordnete Halbleiter-Oberflächenschicht aufweist, die beide auf einem Halbleiterträger angeordnet sind, mindestens eine ausgewählte Region eines Substrats umgewandelt wird, um eine freiliegende Halbleiter-Bulkregion auf dem Substrat auszubilden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 6955971 [0002]

Claims (17)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, das umfasst: Bereitstellen eines Substrats, das einen Halbleiter-Bulkträger, eine auf dem Träger angeordnete durchgehende Isolierschicht und eine auf der Isolierschicht angeordnete Halbleiter-Oberflächenschicht umfasst; Umwandeln der Oberflächenschicht und der Isolierschicht so, dass eine ausgewählte Region des Halbleiter-Bulkträgers freigelegt wird; und gleichzeitiges Ausbilden von elektronischen Vorrichtungen in oder auf der freiliegenden Region des Trägers und in oder auf der Oberflächenschicht.
  2. Verfahren nach Anspruch 1, bei dem der Schritt des Umwandelns das Entfernen der Oberflächenschicht und der Isolierschicht in der ausgewählten Region umfasst.
  3. Verfahren nach Anspruch 1, bei dem die Isolierschicht Silizumoxid aufweist und bei dem der Schritt des Umwandelns das Auflösen der Isolierschicht in der ausgewählten Region umfasst.
  4. Verfahren nach Anspruch 1, bei dem der Schritt des Ausbildens einen Lithographieschritt umfasst, bei dem ausgewählte Abschnitte der freiliegenden Halbleiter-Bulkregion und der Oberflächenschicht von einer Bilderzeugungseinrichtung bestrahlt werden.
  5. Verfahren nach Anspruch 4, bei dem die Bilderzeugungseinrichtung eine Fokustiefe entlang einer Achse aufweist, die rechtwinklig zu dem Substrat verläuft, wobei die Fokustiefe einer vorbestimmten Bildauflösung entspricht, und bei dem ein Höhenunterschied zwischen der freiliegenden Halbleiter-Bulkregion und der Oberflächenschicht kleiner ist als die Fokustiefe.
  6. Verfahren nach Anspruch 5, bei dem der Höhenunterschied kleiner als 50 nm ist.
  7. Verfahren nach Anspruch 5, bei dem der Höhenunterschied einer kombinierten Dicke der Oberflächenschicht und der Isolierschicht entspricht.
  8. Verfahren nach Anspruch 4, bei dem der Schritt des Ausbildens ferner umfasst: Ätzen der freiliegenden Halbleiter-Bulkregion und der Oberflächenschicht; und Implantieren in die freiliegende Halbleiter-Bulkregion und die Oberflächenschicht.
  9. Verfahren nach Anspruch 1, bei dem der Halbleiter-Bulkträger eine epitaxische Oberflächenschicht mit einer Dichte an Kristalldefekten mit einer Größe von mehr als 10 nm von weniger als 103/cm3 umfasst.
  10. Verfahren nach Anspruch 1, bei dem das Substrat ferner eine auf einer Oberfläche der Oberflächenschicht angeordnete zusätzliche Isolierschicht umfasst, um eine zusätzliche ausgewählte Region der Oberfläche der Oberflächenschicht abzudecken, wobei eine andere Region der Oberfläche der Oberflächenschicht frei bleibt, und eine auf der zusätzlichen Isolierschicht angeordnete zusätzliche Halbleiter-Oberflächenschicht umfasst.
  11. Verfahren nach Anspruch 10, bei dem das Ausbilden ferner das gleichzeitige Ausbilden von elektronischen Vorrichtungen in oder auf der freiliegenden Halbleiter-Bulkregion, der Oberflächenschicht und der zusätzlichen Oberflächenschicht umfasst.
  12. Halbleiter-Substratstruktur, die umfasst: einen Halbleiter-Bulkträger; eine auf einer Oberfläche des Halbleiter-Bulkträgers angeordnete Isolierschicht zum Abdecken einer ausgewählten Region der Oberfläche des Halbleiter-Bulkträgers, wobei eine andere Region der Oberfläche des Halbleiter-Bulkträgers frei bleibt; und eine auf der Isolierschicht angeordnete Halbleiter-Oberflächenschicht.
  13. Halbleiterstruktur nach Anspruch 12, die ferner in der Oberflächenschicht und in der freiliegenden Region des Halbleiter-Bulkträgers ausgebildete elektronische Vorrichtungen umfasst.
  14. Halbleiterstruktur nach Anspruch 12, die ferner umfasst: eine auf einer Oberfläche der Oberflächenschicht angeordnete zusätzliche Isolierschicht zum Abdecken einer zusätzlichen ausgewählten Region der Oberfläche der Oberflächenschicht, wobei eine andere Region der Oberfläche der Oberflächenschicht freibleibt; und eine auf der zusätzlichen Isolierschicht angeordnete zusätzliche Halbleiter-Oberflächenschicht.
  15. Halbleiterstruktur nach Anspruch 14, die ferner in der zusätzlichen Oberflächenschicht, in der Oberflächenschicht und in der freiliegenden Region des Halbleiter-Bulkträgers ausgebildete elektronische Vorrichtungen umfasst.
  16. Halbleiterstruktur nach Anspruch 12, bei der eine kombinierte Dicke der Oberflächenschicht und der Isolierschicht kleiner als 50 nm ist.
  17. Halbleiterstruktur nach Anspruch 12, bei der der Halbleiterträger eine epitaxische Oberflächenschicht mit einer Dichte an Kristalldefekten mit einer Größe von mehr als 10 nm von weniger als 103/cm3 umfasst.
DE112009001476T 2008-06-30 2009-05-18 Verfahren zum Herstellen von Halbleiterstrukturen und mittels solcher Verfahren erhaltene Halbleiterstrukturen Withdrawn DE112009001476T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
FR0803697A FR2933234B1 (fr) 2008-06-30 2008-06-30 Substrat bon marche a structure double et procede de fabrication associe
FR0803697 2008-06-30
US9390208P 2008-09-03 2008-09-03
US61/093,902 2008-09-03
PCT/US2009/044372 WO2010002509A1 (en) 2008-06-30 2009-05-18 Semiconductor structures

Publications (1)

Publication Number Publication Date
DE112009001476T5 true DE112009001476T5 (de) 2011-04-07

Family

ID=40343611

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112009001476T Withdrawn DE112009001476T5 (de) 2008-06-30 2009-05-18 Verfahren zum Herstellen von Halbleiterstrukturen und mittels solcher Verfahren erhaltene Halbleiterstrukturen

Country Status (5)

Country Link
US (3) US20110037150A1 (de)
CN (2) CN102047420A (de)
DE (1) DE112009001476T5 (de)
FR (1) FR2933234B1 (de)
WO (3) WO2010002508A1 (de)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652925B2 (en) 2010-07-19 2014-02-18 International Business Machines Corporation Method of fabricating isolated capacitors and structure thereof
CN102427102A (zh) * 2011-12-06 2012-04-25 西安中为光电科技有限公司 一种防止外延层生长二次位错的方法
US10079170B2 (en) 2014-01-23 2018-09-18 Globalwafers Co., Ltd. High resistivity SOI wafers and a method of manufacturing thereof
US9899499B2 (en) 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
EP3573094B1 (de) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. Hochresistiver halbleiter-auf-isolator-wafer und verfahren zur herstellung
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
US10381260B2 (en) 2014-11-18 2019-08-13 GlobalWafers Co., Inc. Method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
CN107533953B (zh) 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
WO2016149113A1 (en) 2015-03-17 2016-09-22 Sunedison Semiconductor Limited Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
US9881832B2 (en) 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
WO2016196060A1 (en) 2015-06-01 2016-12-08 Sunedison Semiconductor Limited A method of manufacturing semiconductor-on-insulator
CN114496732B (zh) 2015-06-01 2023-03-03 环球晶圆股份有限公司 制造绝缘体上硅锗的方法
EP3378094B1 (de) 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Herstellungsverfahren zum glätten einer halbleiteroberfläche
US10622247B2 (en) 2016-02-19 2020-04-14 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a buried high resistivity layer
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
US10468294B2 (en) 2016-02-19 2019-11-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
US11114332B2 (en) 2016-03-07 2021-09-07 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
EP3758050A1 (de) 2016-03-07 2020-12-30 GlobalWafers Co., Ltd. Halbleiter-auf-isolator-struktur mit niedrigtemperatur-fliessfähiger oxidschicht und verfahren zur herstellung davon
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
WO2017155806A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
SG11201810486VA (en) 2016-06-08 2018-12-28 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
EP3533081B1 (de) 2016-10-26 2021-04-14 GlobalWafers Co., Ltd. Silicium-auf-isolator-substrat mit hohem widerstand und verbesserter ladungsabfangender effizienz
EP3549162B1 (de) 2016-12-05 2022-02-02 GlobalWafers Co., Ltd. Hochresistive silizium-auf-isolator-struktur und verfahren zur deren herstellung
EP3653761B1 (de) 2016-12-28 2024-02-28 Sunedison Semiconductor Limited Siliciumwafer mit intrinsischer getterungs- und gate-oxid-integritätsausbeute
US10444161B2 (en) * 2017-04-05 2019-10-15 Kla-Tencor Corporation Systems and methods for metrology with layer-specific illumination spectra
EP3989272A1 (de) 2017-07-14 2022-04-27 Sunedison Semiconductor Limited Verfahren zur herstellung einer halbleiter-auf-isolator-struktur
JP7160943B2 (ja) 2018-04-27 2022-10-25 グローバルウェーハズ カンパニー リミテッド 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成
CN112262467B (zh) 2018-06-08 2024-08-09 环球晶圆股份有限公司 将硅薄层移转的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955971B2 (en) 2002-11-12 2005-10-18 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure and methods for fabricating same

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
US5750000A (en) * 1990-08-03 1998-05-12 Canon Kabushiki Kaisha Semiconductor member, and process for preparing same and semiconductor device formed by use of same
DE4232844A1 (de) 1992-09-30 1994-03-31 Siemens Ag Belichtungsverfahren und Maske für die optische Projektionslithographie
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
JP2647022B2 (ja) 1994-10-24 1997-08-27 日本電気株式会社 パターン形成方法
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
US6391744B1 (en) * 1997-03-19 2002-05-21 The United States Of America As Represented By The National Security Agency Method of fabricating a non-SOI device on an SOI starting wafer and thinning the same
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US6063713A (en) * 1997-11-10 2000-05-16 Micron Technology, Inc. Methods for forming silicon nitride layers on silicon-comprising substrates
KR100279264B1 (ko) * 1998-12-26 2001-02-01 김영환 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터 및 그의제조방법
JP3523531B2 (ja) * 1999-06-18 2004-04-26 シャープ株式会社 半導体装置の製造方法
US6166411A (en) * 1999-10-25 2000-12-26 Advanced Micro Devices, Inc. Heat removal from SOI devices by using metal substrates
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
FR2810448B1 (fr) * 2000-06-16 2003-09-19 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
US6534819B2 (en) * 2000-08-30 2003-03-18 Cornell Research Foundation, Inc. Dense backplane cell for configurable logic
JP4216483B2 (ja) * 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
US6645795B2 (en) * 2001-05-03 2003-11-11 International Business Machines Corporation Polysilicon doped transistor using silicon-on-insulator and double silicon-on-insulator
US6912330B2 (en) * 2001-05-17 2005-06-28 Sioptical Inc. Integrated optical/electronic circuits and associated methods of simultaneous generation thereof
US20020170487A1 (en) * 2001-05-18 2002-11-21 Raanan Zehavi Pre-coated silicon fixtures used in a high temperature process
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
US20030125013A1 (en) * 2001-12-28 2003-07-03 Mizell Jerry L. Method, network and node for levying a tariff against an originator of a data transfer in a telecommunication network
US6646307B1 (en) * 2002-02-21 2003-11-11 Advanced Micro Devices, Inc. MOSFET having a double gate
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US6812527B2 (en) * 2002-09-05 2004-11-02 International Business Machines Corporation Method to control device threshold of SOI MOSFET's
US6664598B1 (en) * 2002-09-05 2003-12-16 International Business Machines Corporation Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
US6835983B2 (en) * 2002-10-25 2004-12-28 International Business Machines Corporation Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness
US7176108B2 (en) * 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
TWI265217B (en) * 2002-11-14 2006-11-01 Komatsu Denshi Kinzoku Kk Method and device for manufacturing silicon wafer, method for manufacturing silicon single crystal, and device for pulling up silicon single crystal
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7102206B2 (en) * 2003-01-20 2006-09-05 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method for fabricating the same, and method for fabricating semiconductor device
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
US20070032040A1 (en) * 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
US7034362B2 (en) * 2003-10-17 2006-04-25 International Business Machines Corporation Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures
US7089515B2 (en) * 2004-03-09 2006-08-08 International Business Machines Corporation Threshold voltage roll-off compensation using back-gated MOSFET devices for system high-performance and low standby power
US7160753B2 (en) * 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
US7387946B2 (en) * 2005-06-07 2008-06-17 Freescale Semiconductor, Inc. Method of fabricating a substrate for a planar, double-gated, transistor process
JP2007165492A (ja) * 2005-12-13 2007-06-28 Seiko Instruments Inc 半導体集積回路装置
US7417288B2 (en) * 2005-12-19 2008-08-26 International Business Machines Corporation Substrate solution for back gate controlled SRAM with coexisting logic devices
US20070190681A1 (en) * 2006-02-13 2007-08-16 Sharp Laboratories Of America, Inc. Silicon-on-insulator near infrared active pixel sensor array
US7585711B2 (en) * 2006-08-02 2009-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor-on-insulator (SOI) strained active area transistor
US20080124847A1 (en) * 2006-08-04 2008-05-29 Toshiba America Electronic Components, Inc. Reducing Crystal Defects from Hybrid Orientation Technology During Semiconductor Manufacture
JP4631833B2 (ja) * 2006-09-04 2011-02-16 ソニー株式会社 半導体装置
FR2906078B1 (fr) 2006-09-19 2009-02-13 Commissariat Energie Atomique Procede de fabrication d'une structure micro-technologique mixte et une structure ainsi obtenue
US7755140B2 (en) * 2006-11-03 2010-07-13 Intel Corporation Process charging and electrostatic damage protection in silicon-on-insulator technology
FR2910702B1 (fr) 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
EP2095415B1 (de) * 2006-12-26 2010-10-27 S.O.I.Tec Silicon on Insulator Technologies Verfahren zum herstellen einer halbleiter-auf-isolator-struktur
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
US8344503B2 (en) * 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955971B2 (en) 2002-11-12 2005-10-18 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure and methods for fabricating same

Also Published As

Publication number Publication date
CN102047420A (zh) 2011-05-04
FR2933234B1 (fr) 2016-09-23
WO2010002516A2 (en) 2010-01-07
WO2010002508A1 (en) 2010-01-07
US20110042780A1 (en) 2011-02-24
CN102047424A (zh) 2011-05-04
US20090321829A1 (en) 2009-12-31
US20110037150A1 (en) 2011-02-17
FR2933234A1 (fr) 2010-01-01
US8035163B2 (en) 2011-10-11
WO2010002516A3 (en) 2010-03-04
WO2010002509A1 (en) 2010-01-07

Similar Documents

Publication Publication Date Title
DE112009001476T5 (de) Verfahren zum Herstellen von Halbleiterstrukturen und mittels solcher Verfahren erhaltene Halbleiterstrukturen
DE102004034572B4 (de) Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102016118062B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung
DE102012220822A1 (de) Finfet mit verbesserter gate-planarität
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE102007026879A1 (de) Verfahren zum Herstellen einer Struktur auf oder in einem Substrat, Abbildungsschicht zum Erzeugen sublithographischer Strukturen, Verfahren zum Invertieren eines sublithographischen Musters, durch Herstellung einer Struktur erhältliche Einrichtung
EP0222738A2 (de) Verfahren zur Herstellung einer Transmissionsmaske
DE102009017952A1 (de) Lithographische Maske und Verfahren zur Herstellung der lithographischen Maske
DE102013108876B4 (de) Fotolithografisches Verfahren zur Herstellung einer Struktur in einem Strahlung emittierenden Halbleiterbauelement
DE10154820B4 (de) Verfahren zum Herstellen einer Maske für Halbleiterstrukturen
DE3128629A1 (de) Rueckaetzverfahren fuer integrierte schaltkreise
DE19945170B4 (de) Verfahren zur Herstellung einer Schablonenmaske
DE102019211853A1 (de) Finnenstrukturen
DE10238783A1 (de) Verfahren zur Herstellung einer Phasenverschiebungsmaske, Phasenverschiebungsmaske und Vorrichtung
DE68921547T2 (de) Herstellungsverfahren für eine Maske für lithographische Strukturierung.
DE102016114876B4 (de) Verfahren zur Herstellung einer Abstandshalterstruktur
DE112006002971T5 (de) Verfahren zum Drucken von Kontakten auf einem Substrat
EP0599074A1 (de) Verfahren zur globalen Planarisierung von Oberflächen integrierter Halbleiterchaltungen
DE10213082B4 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE10259322B4 (de) Verfahren zum Bilden einer Justiermarke in einer lichtundurchlässigen Schicht auf einem Substrat
DE102008045024A1 (de) Halbleiterbauteil und Verfahren zur Herstellung desselben
DE10238560B4 (de) Verfahren zur Verbesserung der Abbildungsqualität beim Erfassen von Defekten in Leitungsmustern einer Photomaske sowie Photomaske
DE10240403A1 (de) Maske zur Projektion eines Stukturmusters auf ein Halbleitersubstrat
DE102017110440A1 (de) Verbesserter PMOS-Finfet

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: SOITEC, FR

Free format text: FORMER OWNER: S.O.I. TEC SILICON ON INSULATOR TECHNOLOGIES, BERNIN, FR

Effective date: 20120905

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Effective date: 20120905

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20120905

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131203