DE112006000717T5 - Chip-Scale-Packung - Google Patents

Chip-Scale-Packung Download PDF

Info

Publication number
DE112006000717T5
DE112006000717T5 DE112006000717T DE112006000717T DE112006000717T5 DE 112006000717 T5 DE112006000717 T5 DE 112006000717T5 DE 112006000717 T DE112006000717 T DE 112006000717T DE 112006000717 T DE112006000717 T DE 112006000717T DE 112006000717 T5 DE112006000717 T5 DE 112006000717T5
Authority
DE
Germany
Prior art keywords
solder
frame
dielectric
chip
housing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112006000717T
Other languages
English (en)
Other versions
DE112006000717B4 (de
Inventor
Martin Standing
Robert J. Clarke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of DE112006000717T5 publication Critical patent/DE112006000717T5/de
Application granted granted Critical
Publication of DE112006000717B4 publication Critical patent/DE112006000717B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
    • H01L2224/73153—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Verfahren zum Herstellen eines Halbleiter-Package, umfassend:
Bilden eines Rahmens innerhalb eines leitfähigen Gehäuses, um einen Aufnahmebereich innerhalb des Gehäuses zum Aufnehmen eines Halbleiter-Chips zu definieren, wobei der Rahmen nicht durch Lot in flüssiger Phase benetzbar ist;
Bereitstellen einer Halbleitervorrichtung, die eine erste Leistungselektrode an einer Oberfläche davon aufweist;
Anordnen einer Lötpastenmasse zwischen dem Oberflächenbereich und der ersten Leistungselektrode;
Aufschmelzen der Lötmasse; und
Verfestigen der Lötmasse.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung basiert auf und beansprucht den Nutzen der provisorischen US-Patentanmeldung mit der Seriennr. 60/673,160, eingereicht am 20. April 2005 mit dem Titel SOLDER MASK INSIDE DIRECT FET CAN, für welche hiermit die Priorität beansprucht wird und deren Offenbarung diesem Dokument durch Bezugnahme hinzugefügt wird.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Leistungshalbleiterpackages bzw. Leistungshalbleiterpackungen und Verfahren zum Herstellen von Leistungshalbleiterpackages bzw. Leistungshalbleiterpackungen.
  • Mit Bezug auf die 1–4 umfasst ein Package bzw. eine Packung 10 gemäß dem Stand der Technik ein leitfähiges Gehäuse 12 und einen Leistungshalbleiter-Chip bzw. Halbleiter-Quader (semiconductor die) 14. Das Gehäuse 12 ist für gewöhnlich mit einem elektrisch leitfähigen Material wie Kupfer oder einer Legierung auf Kupferbasis ausgebildet und kann mit Silber, Gold oder dergleichen beschichtet sein. Der Chip 14 kann ein Leistungshalbleiter-MOSFET vom vertikalen Leitungstyp sein, dessen Drain-Elektrode 16 mittels eines leitfähigen Klebstoffes 18, so wie einem Lot oder einem leitfähigen Epoxid (z.B. Silberepoxid), elektrisch und mechanisch an einer inneren Oberfläche des Gehäuses 12 befestigt ist. Die Source-Elektrode 20 und die Gate-Elektrode 22 des Chips 14 (die an einer der Drain-Elektrode entgegengesetzten Oberfläche angebracht sind) beinhalten jeweils einen lötbaren Körper, welcher deren direkte Verbindung mit einem entsprechenden leitfähigen Pad 24, 26 einer Leiterplatte bzw. Schaltplatte 28 mittels eines leitfähigen Klebstoffes (z.B. einem Lot oder einem leitfähigen Epoxid), wie in 4 dargestellt ist, erleichtert. Es ist anzumerken, dass der Chip 14 ferner einen Passivierungskörper 30 beinhaltet, der die Source-Elektrode 20 und die Gate-Elektrode 22 zum Teil bedeckt, jedoch Öffnungen beinhaltet, um einen Zugang zu mindestens den lötbaren Abschnitten davon für eine elektrische Verbindung zu ermöglichen. Ferner ist anzumerken, dass bei dem Package 10 das leitfähige Gehäuse 12 einen Stegabschnitt 13 (mit welchem der Chip 14 elektrisch und mechanisch verbunden ist), eine Wand 15, die den Stegabschnitt 13 umgibt, und zwei entgegengesetzt angeordnete Schienen 32 umfasst, die sich von der Wand 15 weg erstrecken, wobei jede Schiene zur Verbindung mit einem entsprechenden leitfähigen Pad 34 auf der Leiterplatte bzw. Schaltplatte 28 ausgebildet ist. Zu beachten ist auch, dass der Chip 14 von der Wand 13 des Gehäuses 12 beabstandet ist; d.h. die Wand 13 umgibt den Chip 14. Demnach liegt zwischen dem Chip 14 und der Wand 13 eine Wanne bzw. Mulde 36 vor.
  • Bei einem Package gemäß dem Stand der Technik werden die Source-Elektrode bzw. Quellelektrode 20 und die Gate-Elektrode 22 durch den Benutzer angelötet. Konkret bringt der Benutzer Lot beispielsweise auf die Pads einer Leiterplatte bzw. Schaltplatte auf, und die Elektroden des Chips werden durch das derart angeordnete Lot an den Pads befestigt.
  • Ein Package wie das oben beschriebene ist in US 6,624,522 offenbart.
  • Um ein Package wie das oben beschriebene herzustellen, wird ein Lot auf die Drain-Elektrode 16 des Chips 14 aufgebracht, der Chip wird innerhalb des Gehäuses 12 angeordnet und das Lot aufgeschmolzen. Alternativ dazu wird ein Lot auf die innere Oberfläche des Stegabschnitts 13 des Gehäuses 12 aufgebracht, die Drain-Elektrode 16 des Chips 14 an dem Lot angeordnet und das Lot aufgeschmolzen. In jedem Fall gibt es, sobald das Lot aufgeschmolzen wurde, eine Möglichkeit, dass sich der Chip 14 aus dessen Anordnungsposition wegbewegen kann oder relativ zu dessen Anordnungsorientierung eine falsche Ausrichtung einnehmen kann. Infolgedessen kann die Qualität des Endprodukts nachteilig beeinflusst werden.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Bei einem Verfahren gemäß der vorliegenden Erfindung wird innerhalb eines leitfähigen Gehäuses ein Rahmen gebildet, der nicht durch Lot in flüssiger Phase benetzt werden kann. Der derart ausgebildete Rahmen definiert einen Chip-Aufnahmebereich. Eine Lötpastenmasse wird zwischen dem Chip-Aufnahmebereich und der Elektrode eines Chips angeordnet und aufgeschmolzen. Das heißt, die Lötpaste kann innerhalb des Gehäuses aufgebracht und der Chip darauf angeordnet werden, oder die Lötpaste kann auf den Chip aufgebracht werden, der dann innerhalb des Gehäuses angeordnet werden kann. Da der Rahmen nicht durch das aufgeschmolzene Lot (das sich in der flüssigen Phase befindet) benetzt werden kann, wird es innerhalb der Grenzen des Rahmens gehalten. Aufgrunddessen wird verhindert, dass sich der Chip während des Aufschmelzprozesses innerhalb des Gehäuses bewegt.
  • Bei einer Ausführungsform der vorliegenden Erfindung besteht der Rahmen aus Lötabdecklackmaterial, das vorzugsweise auf einem Polymer basiert. Wenn dies der Fall ist, kann der Rahmen durch Schablonieren (stenciling) oder Drop-on-Demand-Auftrag bzw. Drop-on-Demand-Aufbringung gebildet werden.
  • Bei einer anderen Ausführungsform der vorliegenden Erfindung kann der Rahmen aus einem Passivierungsmaterial, beispielsweise einem Oxid, hergestellt werden. Wenn dies der Fall ist, dann wird bei einer bevorzugten Ausführungsform der Chip-Aufnahmebereich abgedeckt bzw. bedeckt, und die Fläche, die nicht abgedeckt ist, wird, beispielsweise mittels Oxidierung, passiv und durch flüssiges Lot unbenetzbar gemacht. Dann wird die Abdeckung entfernt, um den Chip-Aufnahmebereich freizulegen.
  • Es wurde beobachtet, dass ein gemäß der vorliegenden Erfindung ausgebildeter Rahmen die Anordnungsgenauigkeit des Chips in einem Gehäuse verbessert. Ferner wurde beobachtet, dass der Chip effektiv innerhalb des Gehäuses zentriert und mit den Seitenwänden des Gehäuses ausgerichtet werden kann.
  • Bei einer anderen Ausführungsform wird ein dielektrisches Material mit hohem Wärmeabsorptionsvermögen auf die äußere Oberfläche des Gehäuses aufgebracht. Bei dem dielektrischen Material kann es sich um ein Polymer handeln, das mittels Drop-on-Demand-Auftrag auf die äußere Oberfläche des Gehäuses aufgebracht werden kann. Um die Absorptionsfähigkeit des Dielektrikums zu verbessern, kann dieses mit dunklen oder schwarzen Pigmenten pigmentiert werden.
  • Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der Erfindung ersichtlich, die auf die beiliegenden Zeichnungen Bezug nimmt.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1 ist eine perspektivische Ansicht eines Package gemäß dem Stand der Technik.
  • 2 ist eine andere perspektivische Ansicht des Package aus 1.
  • 3 ist eine Querschnittansicht des Package aus 1 entlang Linie 3-3 aus 2.
  • 4 zeigt das Package aus 1 auf einer Leiterplatte montiert.
  • 5 zeigt eine Draufsicht des Inneren eines Gehäuses.
  • 6 zeigt das Gehäuse aus 5 nach Aufnehmen eines Rahmens gemäß der vorliegenden Erfindung.
  • 7 zeigt das Gehäuse aus 6 nach Aufnehmen einer Lötpastenmasse in dessen Chip-Aufnahmebereich.
  • 8 zeigt das Gehäuse aus 7 nach dem Aufnehmen eines Chips.
  • 9 zeigt eine perspektivische Ansicht des in 6 dargestellten Gehäuses.
  • 10 zeigt eine perspektivische Ansicht des Äußeren eines Gehäuses, nachdem dieses mit einem Dielektrikum beschichtet wurde.
  • AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Als nächstes wird Bezug auf die 4–8 genommen, wobei bei einem Verfahren gemäß der vorliegenden Erfindung mindestens die innere Oberfläche des Stegabschnitts 13 des Gehäuses 12 einen Rahmen 38 aufnimmt (siehe 6). Der Rahmen 38 definiert einen Chip-Aufnahmebereich 40 innerhalb des Gehäuses 12 am Stegabschnitt 13 zum Aufnehmen eines Halbleiter-Chips, beispielsweise des Halbleiter-Chips 14 gemäß dem Stand der Technik. Als nächstes wird gemäß einer bevorzugten Ausführungsform eine Lötpastenmasse 42 auf einen Aufnahmebereich 40 aufgegeben, wie in 7 dargestellt ist. Daraufhin wird ein Halbleiter-Chip auf der Lötpastenmasse 42 angeordnet, und das Lot wird durch Erwärmen der Anordnung auf mindestens die Aufschmelztemperatur der Lötpastenmasse 42 aufgeschmolzen. Als nächstes wird die Anordnung gekühlt, wodurch die aufgeschmolzene Lötpaste aushärtet wird, um einen leitfähigen Klebstoffkörper 18 zu bilden.
  • Bei einem Verfahren gemäß einer alternativen Ausführungsform wird Lötpaste auf eine Elektrode eines Halbleiter-Chips aufgebracht, und der Chip wird auf der Aufnahmefläche 40 angeordnet, wobei die Lötpaste zwischen der Elektrode des Chips und der Aufnahmefläche 40 angeordnet ist. Daraufhin wird die Anordnung Wärme ausgesetzt, um die Lötpaste aufzuschmelzen, gefolgt von einem Kühlschritt, um das aufgeschmolzene Lot zu verfestigen. Somit wird bei beiden Ausführungsformen vor dem Aufschmelzschritt Lötpaste zwischen der Elektrode eines Chips und der Aufnahmefläche 40 angeordnet.
  • Bei der bevorzugten Ausführungsform der vorliegenden Erfindung ist der Halbleiter-Chip ein Leistungs-MOSFET mit denselben oder ähnlichen Merkmalen wie jenen des Chips 14 in einem Package gemäß dem Stand der Technik. Demnach ist bei der bevorzugten Ausführungsform die Drain-Elektrode eines Leistungs-MOSFET 14 elektrisch und mechanisch an der Aufnahmefläche 40 des Stegabschnitts 13 des Gehäuses 12 befestigt, um ein Package ähnlich dem im Stand der Technik bekannten Package aus den 1–4 zu realisieren. Festgehalten werden sollte jedoch, dass bei einem Verfahren gemäß der vorliegenden Erfindung ein IGBT, eine Diode oder ein ähnlicher Halbleiter-Chip verwendet werden kann, ohne vom Schutzbereich und Geist der vorliegenden Erfindung abzuweichen.
  • Bei einer Ausführungsform der vorliegenden Erfindung kann der Rahmen 38 mittels Schablonendruck auf den Stegabschnitt 13 des Gehäuses 12 gedruckt werden. Bei einer anderen Ausführungsform der vorliegenden Erfindung kann Drop-on-Demand-Auftrag bzw. eine Drop-on-Demand-Aufbringung verwendet werden, um den Lötmaskenrahmen 38 zu drucken. Die US-Patentanmeldung Nr. 11/367,725 , die an den Inhaber der vorliegenden Erfindung abgetreten und diesem Dokument durch Bezugnahme hinzugefügt wurde, offenbart einen Drop-on-Demand-Auftrag, wie sie im Stand der Technik bei der Herstellung von Halbleiterpackages zur Anwendung gebracht wird.
  • Im Wesentlichen kann der Rahmen 38 mit einem Druckkopf mittels Drop-on-Demand-Auftrag, wie er in der US-Patentanmeldung Nr. 11/367,725 offenbart wird, gedruckt werden.
  • Drop-on-Demand-Auftrag ist insofern vorteilhaft, als er verwendet werden kann, um Bilder exakt auf ungleichmäßige (d.h. nicht flache) Oberflächen zu drucken. Ferner ist Drop-on-Demand-Auftrag verglichen mit anderen Verfahren (z.B. Schablonieren oder alles überdeckender Auftrag (blanket deposition)/Fotobelichtung (photodeposition)) weniger aufwändig und erfordert eine geringere Anzahl von Schritten.
  • Ein Verfahren gemäß der vorliegenden Erfindung ist besonders dann von Nutzen, wenn hohe Positionsgenauigkeit erforderlich ist. Konkret dehnt bzw. breitet sich, wenn die Lötpastenmasse 42 aufgeschmolzen wird, das flüssige Lot vom Lötabdecklackrahmen 38 netzförmig aus, wodurch die Ausbreitung von flüssigem Lot eingedämmt werden kann. Das heißt, dass auf Grund der Oberflächenspannung das flüssige Lot nur die Öffnung innerhalb des Rahmens 38 belegt. Sie zieht auch die lötbare Oberfläche des Chips an, wodurch die Chip-Position innerhalb des Umfangs des Rahmens 38 gehalten werden kann.
  • Ein Verfahren gemäß der vorliegenden Erfindung kann auch die Ausbreitung von Lot oder Kurzschlüsse durch verirrtes Lot bei manchen Anwendungen verhindern und dient daher als Hilfsmittel für Fertigungs- und Kundenanwendungen.
  • Bei der bevorzugten Ausführungsform wird ein Lötabdecklackmaterial verwendet, um den Rahmen 38 zu bilden. Ein geeigneter Lötabdecklack kann ein Lötabdecklack auf Polymerbasis sein, der sich mittels Drop-on-Demand-Auftrag aufbringen lässt.
  • Gemäß einer alternativen Ausführungsform kann der Rahmen 38 aus Lötabdecklack auf Polymerbasis durch eine passivierte Oberfläche innerhalb des Gehäuses 12 ersetzt werden. Beispielsweise kann die Aufnahmefläche 40 mit einer oxidationshemmenden Substanz abgedeckt werden, und die übrige Fläche kann oxidiert werden, um als Passivierungs- und/oder Lötmaske zu dienen. Daraufhin kann die oxidationshemmende Maske entfernt werden, wodurch die Aufnahmefläche 40 zurückbleibt, die durch einen passivierten Rahmen umgeben ist, der behandelt wird, um als Lötabdeckbereich oder Lötstoppbereich zu dienen.
  • Mit Bezug auf 10 kann bei einer anderen Ausführungsform der vorliegenden Erfindung die äußere Oberfläche des Gehäuses 12 mit einem stark wärmeabsorbierenden Dielektrikum 44 beschichtet sein. Vorzugsweise ist das Dielektrikum 44 ein Polymer. Als weitere Verbesserung kann das Dielektrikum 44 Pigmente umfassen, um seine thermische Leistung zu verbessern. Konkret ist bei einem im Stand der Technik bekannten Package das Gehäuse 12 mit einem reflexionsfähigen Material wie Silber beschichtet, das eine niedrige Infrarotabsorptionsrate aufweist. Das Dielektrikum 44 und insbesondere das Dielektrikum 44, das mit schwarzen oder dunklen Pigmenten pigmentiert ist, erhöht die Infrarotabsorption. Eine erhöhte Infrarotabsorption kann vorteilhaft sein, wenn ein älterer, weniger effizienter Reflow-Ofen verwendet wird, um Lötpastenmasse 42 aufzuschmelzen. Das Dielektrikum 44 kann mittels irgendeinem bekannten Verfahren, welches Drop-on-Demand-Auftrag einschließt, aufgebracht werden.
  • Das Gehäuse 12 kann bei einem Verfahren gemäß der vorliegenden Erfindung aus Kupfer oder einer Kupferlegierung hergestellt sein und ist vorzugsweise mit Gold oder Silber beschichtet. Ähnlich zum Stand der Technik kann das Gehäuse 12 einen Stegabschnitt 13, eine umgebende Wand 15 und Schienen 32 beinhalten. Es ist zu beachten, dass das Dielektrikum 44 vorzugsweise vor der Aufbringung des Lötmaskenrahmens 38 und der Befestigung des Chips aufgebracht wird.
  • Ein Verfahren gemäß der vorliegenden Erfindung ist ferner insofern vorteilhaft, als dass es zur Gänze kundenindividuell angepasst werden kann. Das heißt, dass die Verfahrensparameter geändert werden können, um jedes bestimmte Endergebnis zu erzielen, ohne die grundlegenden Aspekte des Verfahrens wesentlich zu verändern.
  • Wenngleich die vorliegende Erfindung mit Bezug auf konkrete Ausführungsformen davon beschrieben wurde, werden für Fachleute zahlreiche andere Variationen und Modifikationen und andere Verwendungszwecke erkennbar sein. Deshalb ist es bevorzugt, dass die vorliegende Erfindung nicht durch die in diesem Dokument dargelegte konkrete Beschreibung, sondern nur durch die beiliegenden Ansprüche, eingeschränkt wird.
  • ZUSAMMENFASSUNG
  • Es wird ein Verfahren zum Herstellen eines Halbleiter-Package vorgestellt, wobei das Verfahren die Schritte eines Bildens eines Rahmens innerhalb eines leitfähigen Gehäuses, um einen Aufnahmebereich innerhalb des Gehäuses zum Aufnehmen eines Halbleiter-Chips zu definieren, wobei der Rahmen nicht durch Lot in flüssiger Phase benetzbar ist, eines Bereitstellens einer Halbleitervorrichtung, die eine erste Leistungselektrode an einer Oberfläche davon aufweist, eines Anordnens einer Lötpastenmasse zwischen dem Oberflächenbereich und der ersten Leistungselektrode, und eines Aufschmelzens der Lötmasse und eines Verfestigens der Lötmasse umfasst. Weiter wird ein Leistungshalbleiter-Package vorgestellt, das ein leitfähiges Gehäuse, welches eine innere Oberfläche zum Aufnehmen eines Leistungshalbleiter-Chips aufweist, einen Leistungshalbleiter-Chip, der eine erste Leistungselektrode aufweist, die durch einen leitfähigen Klebstoff elektrisch und mechanisch an der inneren Oberfläche befestigt ist und ein stark wärmeabsorbierendes Dielektrikum umfasst, das an der äußeren Oberfläche des leitfähigen Gehäuses angeordnet ist.

Claims (22)

  1. Verfahren zum Herstellen eines Halbleiter-Package, umfassend: Bilden eines Rahmens innerhalb eines leitfähigen Gehäuses, um einen Aufnahmebereich innerhalb des Gehäuses zum Aufnehmen eines Halbleiter-Chips zu definieren, wobei der Rahmen nicht durch Lot in flüssiger Phase benetzbar ist; Bereitstellen einer Halbleitervorrichtung, die eine erste Leistungselektrode an einer Oberfläche davon aufweist; Anordnen einer Lötpastenmasse zwischen dem Oberflächenbereich und der ersten Leistungselektrode; Aufschmelzen der Lötmasse; und Verfestigen der Lötmasse.
  2. Verfahren nach Anspruch 1, wobei die Halbleitervorrichtung eine Leistungshalbleitervorrichtung ist.
  3. Verfahren nach Anspruch 1, wobei die Halbleitervorrichtung ein Leistungs-MOSFET ist.
  4. Verfahren nach Anspruch 1, wobei die Halbleitervorrichtung ein IGBT ist.
  5. Verfahren nach Anspruch 1, wobei die Halbleitervorrichtung eine Diode ist.
  6. Verfahren nach Anspruch 1, wobei der Rahmen mittels Drop-on-Demand aufgebracht wird.
  7. Verfahren nach Anspruch 1, wobei der Rahmen schablonengedruckt wird.
  8. Verfahren nach Anspruch 1, wobei das leitfähige Gehäuse einen Stegabschnitt und eine den Stegabschnitt umgebende Wand beinhaltet, wobei der Oberflächenbereich an dem Stegabschnitt definiert ist.
  9. Verfahren nach Anspruch 1, wobei das leitfähige Gehäuse aus Kupfer besteht.
  10. Verfahren nach Anspruch 1, wobei das leitfähige Gehäuse mit Silber oder Gold plattiert ist.
  11. Verfahren nach Anspruch 1, wobei das leitfähige Gehäuse eine äußere Oberfläche beinhaltet, die mit einem stark wärmeabsorbierenden Dielektrikum beschichtet ist.
  12. Verfahren nach Anspruch 11, wobei das Dielektrikum ein Polymer ist.
  13. Verfahren nach Anspruch 11, wobei das Dielektrikum ein pigmentiertes Polymer ist.
  14. Verfahren nach Anspruch 1, wobei der Rahmen aus Lötabdecklack besteht.
  15. Verfahren aus Anspruch 14, wobei der Rahmen ein Passivierungsmaterial umfasst.
  16. Verfahren nach Anspruch 14, wobei das Passivierungsmaterial ein Oxid ist.
  17. Verfahren nach Anspruch 1, ferner umfassend den Drop-on-Demand-Auftrag eines stark wärmeabsorbierenden Dielektrikums auf die äußere Oberfläche des leitfähigen Gehäuses.
  18. Verfahren nach Anspruch 17, wobei das wärmeleitfähige Dielektrikum ein Polymer mit hoher Wärmeleitfähigkeit ist.
  19. Leistungshalbleiter-Package, umfassend: ein leitfähiges Gehäuse, welches eine innere Oberfläche zum Aufnehmen eines Leistungshalbleiter-Chips aufweist; einen Leistungshalbleiter-Chip, der eine erste Leistungselektrode aufweist, die durch einen leitfähigen Klebstoff elektrisch und mechanisch an der inneren Oberfläche befestigt ist; und ein stark wärmeabsorbierendes Dielektrikum, das an der äußeren Oberfläche des leitfähigen Gehäuses angeordnet ist.
  20. Package nach Anspruch 19, wobei das Dielektrikum ein Polymer umfasst.
  21. Package nach Anspruch 19, wobei der Halbleiter-Chip aus der Gruppe stammt, die umfasst: ein Leistungs-MOSFET, ein IGBT und eine Diode.
  22. Package nach Anspruch 19, wobei das Dielektrikum ein pigmentiertes Polymer ist.
DE112006000717T 2005-04-20 2006-04-20 Chip-Scale-Packung und Herstellungsverfahren Expired - Fee Related DE112006000717B4 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US67316005P 2005-04-20 2005-04-20
US60/673,160 2005-04-20
US11/405,801 US7524701B2 (en) 2005-04-20 2006-04-18 Chip-scale package
US11/405,801 2006-04-18
PCT/US2006/015330 WO2006113932A2 (en) 2005-04-20 2006-04-20 Chip-scale package

Publications (2)

Publication Number Publication Date
DE112006000717T5 true DE112006000717T5 (de) 2008-06-05
DE112006000717B4 DE112006000717B4 (de) 2011-06-01

Family

ID=37115984

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006000717T Expired - Fee Related DE112006000717B4 (de) 2005-04-20 2006-04-20 Chip-Scale-Packung und Herstellungsverfahren

Country Status (5)

Country Link
US (2) US7524701B2 (de)
CN (1) CN101288167B (de)
DE (1) DE112006000717B4 (de)
TW (1) TWI325607B (de)
WO (1) WO2006113932A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011086687A1 (de) * 2011-11-21 2013-05-23 Robert Bosch Gmbh Verfahren zum Kontaktieren eines Halbleiters und Kontaktanordnung für einen Halbleiter

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6199601B2 (ja) * 2013-05-01 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
DE102013212446A1 (de) * 2013-06-27 2015-01-15 Zf Friedrichshafen Ag Elektrische Schaltung und Verfahren zum Herstellen einer elektrischen Schaltung zur Ansteuerung einer Last
US9536800B2 (en) 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing
DE102017209780A1 (de) * 2016-06-17 2017-12-21 Infineon Technologies Ag Durch flussfreies Löten hergestelltes Halbleiterbauelement
CN106711100A (zh) * 2016-08-22 2017-05-24 杰群电子科技（东莞）有限公司 一种半导体封装结构及加工方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3403438A (en) * 1964-12-02 1968-10-01 Corning Glass Works Process for joining transistor chip to printed circuit
US3871014A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform solder wettable areas on the substrate
US3972062A (en) * 1973-10-04 1976-07-27 Motorola, Inc. Mounting assemblies for a plurality of transistor integrated circuit chips
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
US4454454A (en) * 1983-05-13 1984-06-12 Motorola, Inc. MOSFET "H" Switch circuit for a DC motor
US4646129A (en) * 1983-09-06 1987-02-24 General Electric Company Hermetic power chip packages
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4639760A (en) * 1986-01-21 1987-01-27 Motorola, Inc. High power RF transistor assembly
US4835208A (en) * 1987-07-01 1989-05-30 Willett International Limited Method for applying a composition to a substrate and a composition for use therein
US5075759A (en) * 1989-07-21 1991-12-24 Motorola, Inc. Surface mounting semiconductor device and method
US5182632A (en) * 1989-11-22 1993-01-26 Tactical Fabs, Inc. High density multichip package with interconnect structure and heatsink
JP2984068B2 (ja) * 1991-01-31 1999-11-29 株式会社日立製作所 半導体装置の製造方法
JPH05129516A (ja) 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
US5311402A (en) * 1992-02-14 1994-05-10 Nec Corporation Semiconductor device package having locating mechanism for properly positioning semiconductor device within package
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH05315398A (ja) 1992-05-14 1993-11-26 Mitsubishi Electric Corp 混成集積回路装置の製造方法
JPH065401A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp チップ型抵抗素子及び半導体装置
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US5394490A (en) * 1992-08-11 1995-02-28 Hitachi, Ltd. Semiconductor device having an optical waveguide interposed in the space between electrode members
US5313366A (en) * 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
JP3138343B2 (ja) 1992-09-30 2001-02-26 日本電信電話株式会社 光モジュールの製造方法
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
JP2795788B2 (ja) * 1993-02-18 1998-09-10 シャープ株式会社 半導体チップの実装方法
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
US5734201A (en) * 1993-11-09 1998-03-31 Motorola, Inc. Low profile semiconductor device with like-sized chip and mounting substrate
US5367435A (en) * 1993-11-16 1994-11-22 International Business Machines Corporation Electronic package structure and method of making same
US5454160A (en) * 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
JPH07193184A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
JP3073644B2 (ja) 1993-12-28 2000-08-07 株式会社東芝 半導体装置
US5578869A (en) * 1994-03-29 1996-11-26 Olin Corporation Components for housing an integrated circuit device
WO1995028740A1 (en) * 1994-04-14 1995-10-26 Olin Corporation Electronic package having improved wire bonding capability
JP3377867B2 (ja) * 1994-08-12 2003-02-17 京セラ株式会社 半導体素子収納用パッケージ
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
JP3138159B2 (ja) * 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5655703A (en) * 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5703504A (en) * 1995-12-26 1997-12-30 Motorola Feedforward adaptive threshold processing method
US5726502A (en) * 1996-04-26 1998-03-10 Motorola, Inc. Bumped semiconductor device with alignment features and method for making the same
US6051888A (en) * 1997-04-07 2000-04-18 Texas Instruments Incorporated Semiconductor package and method for increased thermal dissipation of flip-chip semiconductor package
JPH1154673A (ja) 1997-07-31 1999-02-26 Nec Kansai Ltd 半導体装置
GB9725960D0 (en) * 1997-12-08 1998-02-04 Westinghouse Brake & Signal Encapsulating semiconductor chips
JP3097644B2 (ja) 1998-01-06 2000-10-10 日本電気株式会社 半導体装置接続構造及び接続方法
US6423623B1 (en) 1998-06-09 2002-07-23 Fairchild Semiconductor Corporation Low Resistance package for semiconductor devices
EP0966038A3 (de) 1998-06-15 2001-02-28 Ford Motor Company Bonden von Leistungshalbleiteranordnungen
EP0978871A3 (de) 1998-08-05 2001-12-19 Harris Corporation Ein Packungsentwurf für eine Anordnung niedriger Leistung
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
JP4408475B2 (ja) 1999-02-23 2010-02-03 三洋電機株式会社 ボンディングワイヤを採用しない半導体装置
US6744124B1 (en) * 1999-12-10 2004-06-01 Siliconix Incorporated Semiconductor die package including cup-shaped leadframe
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP3467454B2 (ja) * 2000-06-05 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3450279B2 (ja) * 2000-07-27 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6391687B1 (en) * 2000-10-31 2002-05-21 Fairchild Semiconductor Corporation Column ball grid array package
DE10057164A1 (de) * 2000-11-16 2002-05-23 Basf Ag Pigmentzubereitungen
US7476964B2 (en) * 2001-06-18 2009-01-13 International Rectifier Corporation High voltage semiconductor device housing with increased clearance between housing can and die for improved flux flushing
US6677669B2 (en) * 2002-01-18 2004-01-13 International Rectifier Corporation Semiconductor package including two semiconductor die disposed within a common clip
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
CN1436819A (zh) * 2002-02-07 2003-08-20 户田工业株式会社 半导体密封材料用黑色复合颗粒和半导体密封材料
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
TWI234210B (en) * 2002-12-03 2005-06-11 Sanyo Electric Co Semiconductor module and manufacturing method thereof as well as wiring member of thin sheet
US20050014313A1 (en) * 2003-03-26 2005-01-20 Workman Derek B. Underfill method
DE102004055817B3 (de) * 2004-11-18 2006-01-12 Danfoss Silicon Power Gmbh Verfahren zum Herstellen eines Leistungshalbleitermoduls und Halbleitermodul
TWI304234B (en) * 2005-03-04 2008-12-11 Int Rectifier Corp Semiconductor package fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011086687A1 (de) * 2011-11-21 2013-05-23 Robert Bosch Gmbh Verfahren zum Kontaktieren eines Halbleiters und Kontaktanordnung für einen Halbleiter

Also Published As

Publication number Publication date
US7524701B2 (en) 2009-04-28
TWI325607B (en) 2010-06-01
US20090174058A1 (en) 2009-07-09
WO2006113932A3 (en) 2007-11-01
US8097938B2 (en) 2012-01-17
WO2006113932A2 (en) 2006-10-26
US20060240598A1 (en) 2006-10-26
CN101288167A (zh) 2008-10-15
CN101288167B (zh) 2012-07-04
TW200727373A (en) 2007-07-16
DE112006000717B4 (de) 2011-06-01

Similar Documents

Publication Publication Date Title
DE69521954T2 (de) Herstellungsverfahren einer Halbleiterpackungsanordnung mit Chipumfang
DE112007001227T5 (de) Flip-Chip-MLP mit gefalteter Wärmesenke
DE112007002446B4 (de) Elektronische Schaltungsvorrichtung und Verfahren zu ihrer Herstellung
DE112006000717B4 (de) Chip-Scale-Packung und Herstellungsverfahren
DE102008033465B4 (de) Leistungshalbleitermodulsystem und leistungshalbleitermodul mit einem gehause sowie verfahren zur herstellung einer leis- tungshalbleiteranordnung
DE10054962B4 (de) Leistungsmodul
DE10331335B4 (de) Leistungs-Halbleitervorrichtung
DE102005002767A1 (de) Halbleiteranordnung
DE60123178T2 (de) Halbleiterbauelement
DE112005003368T5 (de) Halbleiterchipgehäuse beinhaltend Universal-Anschlussfläche und Verfahren zur Herstellung derselben
DE112006003372T5 (de) Vorrichtung und Verfahren zur Montage eines oben und unten freiliegenden eingehausten Halbleiters
EP0934687A1 (de) Anordnung, umfassend ein trägersubstrat für leistungsbauelemente und einen kühlkörper sowie verfahren zur herstellung derselben
DE69209482T2 (de) Elektronikverpackung mit erhöhter Wärmeableitung und Verfahren zu ihrer Herstellung
DE102009010199B4 (de) Halbleiterpackage mit Formschlossentlüftung und Verfahren zu dessen Hersstellung
DE112016005508B4 (de) Halbleitereinrichtung
DE112006000682T5 (de) Heizvorrichtung, Reflow-Vorrichtung, Heizverfahren und Verfahren zur Herstellung von Bumps
DE102013219959B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112004002702B4 (de) Verfahren zum Herstellen einer Halbleiterbaugruppe und Matrixbaugruppe
DE112016002445T5 (de) Sensorvorrichtung
WO2011120480A1 (de) Vorrichtung mit optischem modul und trägerplatte
DE69833401T2 (de) Oberflächenmontierte Anordnung von elektronischen Bauteilen
AT516750A4 (de) Verfahren zur Voidreduktion in Lötstellen
DE102014201227A1 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE9308842U1 (de) Elektrische Baugruppe
DE112020002865T5 (de) Halbleitermodul-herstellungsverfahren, herstellungsverfahren für ein elektronisches gerät, halbleitermodul und elektronisches gerät

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 21/50 AFI20060420BHDE

R020 Patent grant now final

Effective date: 20110902

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AMERICAS CORP., EL SEGUN, US

Free format text: FORMER OWNER: INTERNATIONAL RECTIFIER CORP., EL SEGUNDO, CALIF., US

R082 Change of representative

Representative=s name: DR. WEITZEL & PARTNER PATENT- UND RECHTSANWAEL, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee