DE112005003538T5

DE112005003538T5 - IC-Chip-Baustein, Testeinrichtung und Schnittstelle zum Ausführen eines Funktionstests eines in dem Chip-Baustein enthaltenen Chips

Info

Publication number: DE112005003538T5
Application number: DE112005003538T
Authority: DE
Inventors: Marcin Gnat; Ralf Schneider; Joerg Dr. Vollrath
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2005-04-15
Filing date: 2005-04-15
Publication date: 2008-03-06
Also published as: US20080079455A1; CN101166986A; WO2006108439A1; TW200701415A

Abstract

Chip-Package (1) einer integrierten Schaltung, umfassend:
– einen Chip (14) einer integrierten Schaltung, welcher eine Kernlogik (CL) und einen Testzugangsport (TAP) zum Ausführen eines Funktionstests einer Chipschaltung und/oder der Kernlogik aufweist,
– ein Gehäuse (16) zum Schützen des Chips (14),
– ein Verdrahtungssubstrat (12) zum Vorsehen eines elektrischen Zugangs zu der Kernlogik (CL) und dem Testzugangsport (TAP),
wobei wenigstens ein elektrisches Pad (32) als eine Kondensatorelektrode an einer Fläche des Verdrahtungssubstrats (12) vorgesehen ist, welche mit dem Testzugangsport (TAP) elektrisch verbunden ist und welche angeordnet ist, in Kombination mit einem externen elektrischen Pad (34) einer externen Testeinrichtung (42) einen Kondensator zum Übertragen eines Signals zwischen der Testeinrichtung (42) und dem Testzugangsport (TAP) des Chips mittels kapazitiver Kopplung zu bilden.

Description

Gebiet der Erfindung
Die Erfindung betrifft einen Chip-Baustein (Chip-Package) einer integrierten Schaltung (IC), eine Testeinrichtung zum Testen der IC-Chip-Bausteine und eine spezifische Schnittstelle zum Vorsehen von Kommunikation zwischen der Testeinrichtung und dem IC-Chip-Baustein. Die Erfindung betrifft insbesondere eine Kommunikationsschnittstelle, welche für Funktionstests von IC-Chips nach ihrem Zusammenbau in Chip-Bausteine ausgeführt ist.
Allgemeiner Stand der Technik
Vor der Lieferung an Kunden werden Chips integrierter Schaltungen (IC-Chips) typischerweise zu IC-Chip-Bausteinen (IC-Chip-Packages) geformt und auf Leiterplatten (PCB) angeordnet. Darin wird elektrischer Zugang zu den Chip-Funktionen durch Anordnen von Kontakt-Pads am Chip und Verbinden dieser Pads mit Redistribution Lagers, innerhalb eines Verdrahtungssubstrats, das z.B. am Chip mittels einer Klebeschicht befestigt ist, verwirklicht. Um den Chip zu schützen, wird er auch von einem Gehäuse umschlossen, welches z.B. aus Kunststoff hergestellt ist. Redistribution Lagers dienen dazu, großflächige Kontakte von außerhalb des Bausteins für elektrischen Zugang zum Chip innerhalb des Packages vorzusehen.
Die Anforderung, eine höhere Dichte an Chips und Chip-Packages auf Leiterplatten zu erreichen, hat neuerdings zur Entwicklung von mit dem Chip skalierenden Bausteinen (Chip-Scale-Packages) geführt. Das bedeutet, dass der Platzbedarf eines Chip-Packages auf einer Leiterplatte verhältnismäßig ungefähr der Chipfläche entspricht. Folglich wurde ein Übergang von der früheren TSOP-Technologie zu Ball-Grid-Array-Anordnungen von Kontakten eingeleitet, wobei Gruppen von Kontakten unterhalb des Verdrahtungssubstrats an Stelle einer Anordnung an seinen Rändern angeordnet sind. Jeder der kugelartigen Kontakte sind mit einem entsprechenden Pad verbunden, welches an der Leiterplatte angeordnet ist. Jedes der Kügelchen definiert die Entfernung zwischen der Unterseite des Chip-Packages und der Fläche der Leiterplatte mittels seines Durchmessers. Da es keine TSOP-Drähte an den Rändern der Chip-Packages mehr gibt, können benachbarte Chip-Packages in großer Nähe zu ihren Nachbarpackages angeordnet werden.
Ein Prozess, welcher im Rahmen der Back-End-Technologie durchgeführt wird, besteht in einem Funktionstest der Chips integrierter Schaltungen, welche an den Leiterplatten befestigt sind. Derartige Tests werden unter Verwendung spezifischer Testeinrichtungen, insbesondere von Automated Test Equipment (ATE), angewendet. Im Allgemeinen werden Testdaten und Instruktionsdaten an den Chip innerhalb des Chip-Packages übertragen, wobei gewünschte Testoperationen zu diesen Daten initiiert und die Ergebnisse dieser Tests wiederum von dem Chip ausgelesen werden.
Diese auszulesenden Testdaten können beispielsweise unter anderem Ergebnisse eines eingebauten Selbsttests oder eine Hersteller-ID umfassen. Testsequenzen können auch ein Variieren chipinterner Spannungen zu Testzwecken zum Vergleich mit vorbestimmten Spezifikationen beinhalten. Um diese Daten an den Chip zu übertragen und verarbeitete Daten von dem Chip auszulesen, muss ein elektrischer Zugang bezogen auf den Chip im Package erreicht werden.
Das wird gewöhnlich entweder durch Kontaktieren der früheren TSOP-Drähte auf beiden Seiten des Chip-Packages oder durch Kontaktieren spezifischer auf der Leiterplatte angeordneter Pads erreicht, welche weiteren Zugang zu den kugelartigen elektrischen Kontakten des entsprechenden Chip-Packages vorsehen. Ein derartiger Kontakt einer Testeinrichtung wird mittels Elektroden erreicht, welche mittels automatischen Betriebs zum Zweck der Massenproduktion beweglich sind.
Wie oben erwähnt, hat die steigende Dichte von Chip-Packages auf einer Leiterplatte, sowie die Entwicklung des Stapelns mehrerer Chip-Packages übereinander neuerdings zu dem Problem geführt, auf welche Weise elektrischer Zugang für die Testeinrichtung zu einem Chip innerhalb des Packages geschaffen werden kann. Zusätzliche Pins – oder Kügelchen – sind, bezogen auf die mittlerweile standardisierten Ball-Grid-Array-Layouts teuer und die PCB-Leiterplatten sind nicht dafür vorgesehen, diese zusätzlichen Pins zu verdrahten.
So ist folglich eine Aufgabe der Erfindung, den elektrischen Zugang für Elektroden von Testeinrichtungen zu verbessern, um Funktionstests an Chips integrierter Schaltungen auszuführen, welche sich im Package befinden und welche an Leiterplatten befestigt sind.
Es ist eine weitere Aufgabe, die Kosten des Vorsehens elektrischen Zugangs zu einem Chip-Package zu senken.
Es ist eine weitere Aufgabe der Erfindung, Platzbedarf von Chip-Packages auf PCBs einzusparen, indem der Aufwand, um Schaltungen und Drähte zum Zweck des Testens zu integrieren, so klein wie möglich gehalten wird.
Kurzdarstellung der Erfindung
Die Aufgabe wird gelöst durch ein Chip-Package einer integrierten Schaltung, welches einen Chip einer integrierten Schaltung umfasst, welcher eine Kernlogik und einen Testzugangsport zum Ausführen eines Funktionstests einer Chipschaltung und/oder der Kernlogik aufweist, ein Gehäuse zum Schützen des Chips, ein Verdrahtungssubstrat zum Vorsehen eines elektrischen Zugangs zu der Kernlogik und dem Testzugangsport, wobei wenigstens ein elektrisches Pad als eine Kondensatorelektrode an einer Fläche des Verdrahtungssubstrats vorgesehen ist, welche mit dem Testzugangsport elektrisch verbunden ist und welche angeordnet ist, in Kombination mit einem externen elektrischen Pad einer externen Testeinrichtung einen Kondensator zum Übertragen eines Signals zwischen der Testeinrichtung und dem Testzugangsport des Chips mittels kapazitiver Kopplung zu bilden.
Die Aufgabe ist ferner gelöst durch eine Schnittstelle zum Ausführen eines Funktionstests eines Chips einer integrierten Schaltung, umfassend ein erstes elektrisches Pad und eine Treiberschaltung, die dem ersten elektrischen Pad zugeordnet ist, ein zweites elektrisches Pad und eine Empfängerschaltung, die dem zweiten elektrischen Pad zugeordnet ist, wobei beide elektrischen Pads angeordnet sind, einen Kondensator zu bilden, wenn sie in Nähe zueinander gebracht werden, wobei eines der beiden elektrischen Pads auf einer Fläche des Verdrahtungssubstrats eines Chip-Packages einer integrierten Schaltung angeordnet ist, wobei das andere der beiden Pads auf einer Testeinrichtung angeordnet ist, welche ausgeführt ist, den Funktionstest eines Chips einer integrierten Schaltung auszuführen.
Gemäß der Erfindung wird die Kommunikation zwischen einer Testeinrichtung und einem IC-Chip innerhalb eines Chip-Packages mittels kapazitiver Kopplung ausgeführt. Die entsprechende Schnittstelle wird mittels Ausbildens von Pads oder präziser von elektrischen Pads als Kondensatorelektroden an beiden Seiten der Schnittstelle aufgebaut, d.h. innerhalb beider Kommunikationspartner.
An der Seite des Chip-Packages ist das elektrische Pad vorzugsweise in dem Verdrahtungssubstrat ausgebildet. Es hat sich gezeigt, dass die meisten BGA-Chip-Packages (BGA: Ball Grid Array) noch ungenutzten Flächenbereich nahe den Rändern unterhalb des Chip-Packages aufweisen, d.h. an ihren Unterseiten. Dieser Flächenbereich ist der PCB zugewandt, wenn das Chip-Package an dieser PCB befestigt ist. Als Resultat ist dieser Freiraum nahezu unzugänglich für Elektroden, welche einen zusätzlichen Pin zu kontaktieren versuchen, welcher an dem Package entsprechend üblichen Techniken angebracht ist.
Ein elektrisches Pad allerdings, welches in das Verdrahtungssubstrat integriert ist, verbraucht diesen ohnehin kleinen Freiraum nicht und bietet ohne starke mechanische Aufwendungen Zugang für eine Elektrode. Die Erfindung ist besonders vorteilhaft, in Bezug auf Speicherkomponenten, wobei Speichermodule dicht bepackt mit Speicherchip-Packages sind. In diesem Fall ist konventioneller Zugang unter Verwendung von Elektroden, um Pins oder Drähte zu kontaktieren, durch dieses dichte Bepacken stark beeinträchtigt.
Die Erfindung ist ebenfalls besonders vorteilhaft in Bezug auf Chip-Packages, welche Ball Grid Arrays aufweisen, aus denselben Gründen wie oben beschrieben, jedoch ist die Erfindung nicht auf diesen Fall beschränkt. Der Unterschied zwischen einem Ausführen üblicher Chip-Funktionen und einem Ausführen eines Funktionstests wird deutlich in Bezug auf die unterschiedlichen Modi elektrischen Zugangs, z.B. direkter elektrischer Kontakt über kugelartige Pins im Vergleich zu elektrischen Pads, welche Kondensatorelektroden bilden, welche die gewünschte kapazitive Kopplung vorsehen.
Die elektrischen Pads, welche innerhalb des Verdrahtungssubstrats gebildet sind, oder jene, welche von den Elektroden der Testeinrichtung gebildet sind, oder sogar beide, können mit einer Schicht eines dielektrischen Materials ausgestattet sein, um ein Kondensatordielektrikum zu bilden. Jedes geeignete Material ist möglich, welches die gewünschten Kondensatoreigenschaften d.h. Dielektrizitätskonstante und/oder Dicke erreicht.
Ein weiteres Merkmal, welches bewirkt, dass sich ein elektrisches Pad, welches eine Kondensatorelektrode der kapazitiven Schnittstelle bildet, von jenen kugelartigen Pins oder ähnlichen Kontakten unterscheidet, welche direkten Zugang zu der Kernlogik des Chips vorsehen (d.h. ohne kapazitive Kopplung), ist jeweils eine Treiber- oder Empfängerschaltung. Ein Signal, welches über die kapazitive Schnittstelle übertragen wird, wird unter mehreren Effekten leiden, wie etwa parasitärer Kapazität, wobei zu diesem Zweck die Treiber- oder Empfängerschaltungen ausgeführt sind, um das Signal exakt wiederherzustellen, nachdem es übertragen worden ist.
Gemäß einer Ausführungsform der Erfindung umfasst eine Treiberschaltung einen Inverter, und die Empfängerschaltung umfasst einen ersten Inverter und einen zweiten Inverter, welcher eine Signalausgabe von dem ersten Inverter zu seinem entsprechenden Signaleingang zurückführt. Bei Implementieren einer derartigen Empfängerschaltung erlangt ein Signal, welches über die kapazitive Schnittstelle übertragen wird, einen Signalpegel, welcher über eine lange Zeit konstant gehalten wird, bis der nächste Flankendurchgang des digitalen Signals auftritt.
Die Aufgabe wird ferner gelöst durch eine Testeinrichtung zum Ausführen eines Funktionstests eines Chips einer integrierten Schaltung, sowie durch ein Verfahren zum Durchführen eines Funktionstests dieses Chips der integrierten Schaltung, wie in den Ansprüchen angegeben.
Die Erfindung wird, mit Bezug auf die spezifischen Ausführungsformen, deutlicher, wenn sie im Zusammenhang mit den Zeichnungen gesehen wird.
Kurze Beschreibung der Zeichnungen
1 projiziertes Layout eines Verdrahtungssubstrats eines 60-Ball-FBGA-Packages;
2 projiziertes Layout eines 84-Ball-FBGA-Packages, wie ausgeführt mit vier elektrischen Pads an den Rändern des Verdrahtungssubstrats und zwei schematisch dargestellten Elektroden einer Testeinrichtung;
3 Seitenansicht eines FBGA-Chip-Packages, welches elektrische Pads aufweist, befestigt an einer PCB;
4 Diagramm einer JTAG-Schnittstelle, gemäß der Erfindung;
5 Diagramm einer JTAG-Schnittstelle, gemäß der Erfindung, zum Ausführen eines Boundary-Scan-Tests;
6 Ausführungsform einer Treiber- und einer Empfängerschaltung, gemäß der Erfindung.
Ausführliche Beschreibung der bevorzugten Ausführungsformen
Um die Idee der Erfindung zu illustrieren, ist ein schematisch dargestelltes, projiziertes Layout eines 60-Ball-FBGA-Chip-Packages, oder präziser: der Fläche des Verdrahtungssubstrats, in 1 gezeigt. Die Darstellung kann auch als eine Ansicht von unten des Chip-Packages betrachtet werden. Kugelartige elektrische Kontakte 20 bilden ein Fine Pitch Ball Grid Array 22 (FBGA), das an der Fläche des Verdrahtungssubstrats 10 befestigt ist. Das Chip-Package hat die Abmessung von 10,5 mm × 10,0 mm. Jeder kugelartige Kontakt hat einen Durchmesser von ungefähr 0,4 mm bis 0,5 mm. Das hier gezeigte FBGA 22 entspricht jenem eines Chip-Packages eines Speicherchips, besonders eines Chips entsprechend einem Dynamic Random Access Memory (DRAM).
Hier sind mehrere, z.B. sechzig, kugelartige elektrische Kontakte über die Fläche verteilt, wobei jeder Kontakt dazu dient, elektrischen Zugang zu einer spezifischen Datenleitung vorzusehen, welche durch einen Distribution Lager des Verdrahtungssubstrats 10 über Bonding-Drähte zu den Pins eines Chips verläuft. In diesem Fall kommuniziert eine Speichersteuerung über die kugelartigen Kontakte 20 mit einer Kernlogik des Speicherchips. Die Kernlogik stellt in diesem Fall das Speicherzellenfeld und seine Peripherie dar.
Da es sehr viele Datenleitungen gibt, welche den Speicherchip mit der Speichersteuerung verbinden, ist ein großer Bereich von dem Ball Grid Array 22 verbraucht. Dennoch lässt die regelmäßige Array-Struktur Bereiche 30 an den Rändern der Fläche des Verdrahtungssubstrats 10 frei und ungenutzt. Gemäß der Erfindung ist dieser Bereich 30 auf dem Verdrahtungssubstrat 10 dafür geschaffen, elektrische Pads 32 aufzunehmen, von denen vier in 2 gezeigt sind.
2 zeigt, zu Zwecken der Veranschaulichung, ein FBGA-Chip-Package 1, welches 84 kugelartige Kontakte 20 aufweist. Ähnlich den Datenverdrahtungen, welche kugelartige Kontakte 20 mit dem Speicherchip verbinden, sind auch elektrische Pads 32 elektrisch verbunden, oder wenigstens verbindbar, abhängig von den Schaltungen – durch Verdrahtungen des Redistribution Lagers mit dem Speicherchip. Da die 84 kugelartigen Kontakte 20, zu der Kernlogik des Speicherchips, 84 Datenleitungen vorsehen, stellen die vier elektrischen Pads 32 vier Datenleitungen zu einer Testschaltung oder einen Testzugangsport des Speicherchips bereit.
Die elektrischen Pads 32 bilden je eine Elektrode eines Kondensators. Die je andere Kondensatorelektrode ist durch das elektrische Pad 34 vorgesehen, z.B. ausgebildet auf einem Arm 40 eines Automated Test Equipment (ATE). Um eine Testschnittstelle vorzusehen, verschiebt der bewegliche Arm 40 das elektrische Pad 34 in große Nähe über das elektrische Pad 32 derart, dass beide elektrischen Pads 32, 34 in jedem der vier in 2 gezeigten Fälle einen Kondensator bilden. Ein Signal kann zu und von dem ATE mittels kapazitiver Kopplung zwischen den beiden elektrischen Pads gesendet werden.
Aus 2 wird deutlich, dass unter Verwendung von nur vier (oder fünf) elektrischen Pads die horizontale Ausrichtung elektrischer Pads 34, welche von einer Testeinrichtung vorgesehen sind, mit elektrischen Pads 32, welche von dem Chip-Package 1 vorgesehen sind, nicht wesentlich ist, da ihre Abmessungen verglichen mit der Größe der Pins des Ball Grid Arrays relativ groß sind.
3 zeigt eine Seitenansicht des in 2 gezeigten Chip-Packages. Das Chip-Package 1, umfassend den IC-Chip 14, ist an einer PCB 18 mittels der kugelartigen elektrischen Kontakte 20 befestigt. Der IC-Chip 14 ist in ein Kunststoffgehäuse 16 eingeschlossen und an das Verdrahtungssubstrat 10, 12 mittels einer Klebeschicht geklebt (nicht gezeigt in 3). Bonding-Drähte 17 verbinden metallene Leitungen und Pads, welche auf IC-Chip 14 ausgebildet sind, mit Datenleitungen, welche innerhalb des Redistribution Lagers des Verdrahtungssubstrats 10, 12 (nicht gezeigt) ausgebildet sind. Diese Datenverdrahtungen, welche die Testschaltungen und den Testzugangsport des IC-Chips 14 mit den elektrischen Pads 32 verbinden, verlaufen in analoger Weise durch den Redistribution Lager von Verdrahtungssubstrat 10, 12.
Wenn ein Funktionstest des Chips 14 ausgeführt werden soll, treten Arme 40 des ATE in den kleinen Freiraum 36 zwischen dem Chip-Package 1 und der PCB 18 ein, um auf diese Weise große Nähe zwischen elektrischen Pads 32 und 34 zu erreichen. Da ein benachbartes Chip-Package 1 sich sehr nahe an dem Chip-Package 1 befinden wird, welches in 3 gezeigt ist, werden Arme 40 in den kleinen Freiraum 36 nicht unbedingt vom längsseitigen Rand aus eintreten, wie in 3 gezeigt. Ein Eintreten in diesen Freiraum 36 von einer Querseite aus kann ebenfalls ausgeführt werden. Da der Freiraum dem Durchmesser der kugelartigen Kontakte entspricht, welcher nun ungefähr 0,5 mm beträgt, kann präzise vertikale Ausrichtung der Arme 40 mit dem vollständigen Modul wichtig sein.
Die gewünschten Kondensatoreigenschaften können durch Vorsehen eines dielektrischen Materials 33 als eine dünne Schicht an dem elektrischen Pad 32 erreicht werden, wie in 3 gezeigt ist. Die Dicke dieser Schicht dielektrischen Materials 33 sowie seine Dielektrizitätskonstante können gemäß den Bedürfnissen oder Anforderungen der kapazitiven Testschnittstelle geeignet ausgewählt werden.
4 skizziert die kapazitive Testschnittstelle zum Vorsehen der Kommunikation zwischen der ATE und dem IC-Chip 14. Die hier implementierte kapazitive Testschnittstelle entspricht der JTAG-Boundary-Scan-Architektur, d.h. einem Standard mit IEEE-Nummer 1149, welcher von der Joint Test Action Group (JTAG) verfasst ist. Dieser Standard definiert ein serielles 4- oder 5-Pin-Protokoll, um zu Testfunktionen, welche auf Leiterplatten und/oder Chip-Packages ausgeführt werden, Zugang zu haben und diese auszulesen.
Gemäß diesem Standard sendet ein Treiber an der Seite der ATE ein Taktsignal CLK, ein Eingabedatensignal TDI, und ein Enable-/Test-Mode-Select-Signal TMS. Jedes Signal hat seine eigene Datenverdrahtung und entsprechend seine eigene Kondensatorelektrode, d.h. sein elektrisches Pad. Wenn dieses Pad 34 in große Nähe mit elektrischem Pad 32 gebracht wird, welches in Verdrahtungssubstrat 10, 12 von Chip-Package 1 ausgebildet ist, werden die entsprechenden Signale über kapazitive Kopplung an einen Empfänger übertragen, wobei jeder an der Seite des Chip-Packages 1 angeordnet ist. Der Empfänger kann innerhalb des Verdrahtungssubstrats 10, 12 oder innerhalb von Chip 14 ausgebildet sein.
Abhängig davon, ob das Enable/TMS-Signal ein weiteres Test-Reset-Signal (TRST) beinhaltet oder ob dieses Signal seine eigene Datenleitung hat, führt eine vierte oder fünfte Datenleitung das Auslesen von Ausgabetestdaten aus. Diese Datenleitung wird von einem Treiber an der Seite von Chip 14 getrieben. Das Signal wird über elektrische Pads 32, 34 an einen Empfänger an der Seite der ATE gesendet. Der Empfänger und der Treiber des IC-Chips 14 werden von einem Testzugangsport TAP gesteuert. Der TAP steuert den an dem DRAM-Chip 14 ausgeführten Test.
5 zeigt das Funktionsprinzip des Boundary-Scan-Tests, welcher durchgeführt wird, jeweils einen Funktionstest einer Kernlogik CL oder der DRAM-Chip-Anordnung 14 auszuführen. Bei Initialisieren einer Testsequenz mittels des Enablesignals und Taktsignals TMS, CLK (oder TRST, für Test-Reset) werden in spezifischen Instruktionsregistern des TAP abgelegte Instruktionen abgearbeitet, um Daten zu verarbeiten, welche seriell in Boundary-Zellen 50 enthalten sind. Darin wird das Verarbeiten dieser Daten entweder durch Zugang durch Pins 52 oder durch die Kernlogik CL ausgeführt.
Die schließlich verarbeiteten Daten werden danach an die ATE, über die Datenleitung TDO, mittels kapazitiver Kopplung und die Schnittstelle, welche durch elektrische Pads 32, 34 gebildet ist, rückübertragen. Um den unterschiedlichen Zugangsmodus zu veranschaulichen, zeigt 5 an der rechten Seite auch die Verbindung von Pin 52 mit kugelartigen Kontakten 20, welche Verbindung zu der PCB 18 vorsehen, in welcher Verdrahtungspads 19 ausgebildet sind.
6 zeigt ein Beispiel einer kapazitiven Testschnittstelle. Ein Treiber 60 ist durch einen Inverter 61 gebildet. Der Empfänger 65 umfasst einen Inverter 63 und einen weiteren Inverter 64, angeordnet in einer Rückkoppelschleife, um einen Abfall des Signalpegels an der Seite des Empfängers aufzuhalten. Als Resultat wird der Signalpegel gehalten, bis der nächste Flankendurchgang des digitalen Signals, welches für Testzwecke übertragen wird, an der Seite des Empfängers ankommt.
Wie in 6 gezeigt ist, kann die Schnittstelle sowohl mit dem Empfänger an der Seite des Chip-Packages und dem Treiber an der Seite der ATE als auch in der komplementären Konfiguration implementiert sein. Bezogen auf das Chip-Package ist es auch möglich, jeweils den Empfänger oder den Treiber auf dem Chip anzuordnen, während das elektrische Pad auf dem Verdrahtungssubstrat ausgebildet ist. Darin sind sowohl das Pad als auch der Empfänger oder Treiber elektrisch miteinander über leitende Bahnen verbunden, welche durch den Redistribution Layer des Verdrahtungssubstrats verlaufen.
Wenngleich die Erfindung auf der Basis der begleitenden Zeichnungen in der Beschreibung erläutert worden ist, wird betont, dass die Erfindung nicht auf die Ausführungsformen, wie abgebildet in den Zeichnungen, beschränkt ist. Diese Erfindung umfasst in gleicher Weise abgeleitete Ausführungsformen, welche sich von den Ausführungsformen, wie in dieser Schrift dargestellt, unterscheiden, aber im Umfang der vorliegenden Ansprüche liegen.
Zusammenfassung
IC-Chip-Baustein, Testeinrichtung und Schnittstelle zum Ausführen eines Funktionstests eines in dem Chip-Baustein enthaltenen Chips
Eine Schnittstelle zwischen einem Testzugangsport eines Chips einer integrierten Schaltung und einer Testeinrichtung, welche gestaltet ist, einen Funktionstest des Chips auszuführen, wird vorgelegt. Die Schnittstelle umfasst elektrische Pads, sowohl an der Seite des Chips als auch an der Seite der Testeinrichtung. Die Pads sind angeordnet, mittels kapazitiver Kopplung zu interagieren, wenn ein Testdatensignal in eines der Pads eingegeben wird. Vorzugsweise sind beide Pads verbunden mit entweder einem Empfänger oder einem Treiber, abhängig von der Richtung des Datenflusses. Die elektrischen Pads, welche die Seite des Chips betreffen, können innerhalb des Verdrahtungssubstrats eines Chip-Packages angeordnet sein, insbesondere entlang des Randabschnitts des Substrats, welcher einen inneren Abschnitt des Substrats umfasst, in welchem ein Ball Grid Array ausgebildet ist. Die Erfindung wird besonders vorteilhaft, wenn sie auf ein Testen von DRAM-Modulen angewendet wird, welche dicht bepackte IC-Packages aufweisen. Darin kann elektrischer Zugang zu den Pins eines Ball Grid Arrays nicht leicht erreicht werden. Gemäß der Erfindung kann bislang ungenutzter Raum an dem Verdrahtungssubstrat verwendet werden, um die elektrischen Pads aufzunehmen, welche während eines Tests Kondensatorelektroden bilden.

1: IC-Chip-Package
10, 12: Verdrahtungssubstrat
14: Chip
16: Gehäuse
17: Bonding-Drähte
18: Leiterplatte (PCB)
19: leitende Bahnen innerhalb der PCB
20: Pins des Ball Grid Array
22: Ball Grid Array (BGA)
30: Bereich entlang der Ränder der Fläche des
: Verdrahtungssubstrats (bislang ungenutzt, vorbehalten
: für elektrische Pads)
32: elektrische Pads (Chip-Package)
33: dielektrische Schicht an elektrischen Pads
34: elektrische Pads (ATE, Testeinrichtung)
36: Freiraum, umgeben von Chip-Package und Leiterplatte
40: Arme der Testeinrichtung
42: ATE
50: Boundary-Zellen für Boundary-Scan-Test
52: Pins für elektrischen Zugang zum Chip
60: Treiber
61: Treiberinverter
63: erster Empfängerinverter
64: zweiter, rückführender Empfängerinverter
65: Empfänger

Claims

Chip-Package (1) einer integrierten Schaltung, umfassend: – einen Chip (14) einer integrierten Schaltung, welcher eine Kernlogik (CL) und einen Testzugangsport (TAP) zum Ausführen eines Funktionstests einer Chipschaltung und/oder der Kernlogik aufweist, – ein Gehäuse (16) zum Schützen des Chips (14), – ein Verdrahtungssubstrat (12) zum Vorsehen eines elektrischen Zugangs zu der Kernlogik (CL) und dem Testzugangsport (TAP), wobei wenigstens ein elektrisches Pad (32) als eine Kondensatorelektrode an einer Fläche des Verdrahtungssubstrats (12) vorgesehen ist, welche mit dem Testzugangsport (TAP) elektrisch verbunden ist und welche angeordnet ist, in Kombination mit einem externen elektrischen Pad (34) einer externen Testeinrichtung (42) einen Kondensator zum Übertragen eines Signals zwischen der Testeinrichtung (42) und dem Testzugangsport (TAP) des Chips mittels kapazitiver Kopplung zu bilden.
Chip-Package (1) nach Anspruch 1, ferner umfassend eine Gruppe (22) kugelartiger elektrischer Kontakte (20) zum elektrischen Verbinden der Chip-Schaltung und der Kernlogik (CL) mit einer Leiterplatte (18), wobei die Gruppe (22) elektrischer Kontakte (20) ein Ball Grid Array bildet, welches an der Fläche des Verdrahtungssubstrats (12) zusammen mit dem wenigstens einen elektrischen Pad (32) vorgesehen ist.
Chip-Package (1) nach Anspruch 2, wobei die Gruppe (22) kugelartiger elektrischer Kontakte (20) angeordnet ist, einen inneren Abschnitt der Fläche des Verdrahtungssubstrats (12) zu bedecken, und das wenigstens eine elektrische Pad (32) angeordnet ist, einen äußeren Abschnitt (30) der Fläche entlang eines Randes des Verdrahtungssubstrats (12) zu bedecken, um auf diese Weise Zugang für ein externes elektrisches Pad (34) einer Testeinrichtung (42) zu dem elektrischen Pad (32) des Chip-Packages (1) vorzusehen, wobei das Chip-Package (1) gestaltet ist, an einer Leiterplatte (18) befestigt zu sein.
Chip-Package (1) nach einem der Ansprüche 1 bis 3, ferner umfassend: eine Empfängerschaltung (65), welche mit wenigstens einem der elektrischen Pads (32) verbunden ist, welche auf dem Verdrahtungssubstrat (12) ausgebildet sind, zum Empfangen und Umwandeln eines Signals, welches von einem externen elektrischen Pad (34) zu dem elektrischen Pad (32) mittels kapazitiver Kopplung übertragen wird, in ein Signal, welches von dem Testzugangsport (TAP) erkannt und verarbeitet werden kann.
Chip-Package (1) nach einem der Ansprüche 1 bis 4, ferner umfassend: eine Treiberschaltung (60), welche mit wenigstens einem der elektrischen Pads (32) verbunden ist, welche auf dem Verdrahtungssubstrat ausgebildet sind, zum Treiben des elektrischen Pads (32), welches auf der Fläche des Verdrahtungssubstrats (12) ausgebildet ist, mit einem Signal, das von dem Testzugangsport (TAP) zu dem elektrischen Pad (32) übertragen wird, um das Signal mittels kapazitiver Kopplung zu einem externen elektrischen Pad (34) zu senden.
Chip-Package (1) nach einem der Ansprüche 4 oder 5, wobei: die Empfängerschaltung (65) einen ersten Inverter (63) und einen zweiten Inverter (64) umfasst, wobei der zweite Inverter (64) in einer Rückkoppelschleife angeordnet ist, derart, dass eine Signalausgabe von dem ersten Inverter (63) durch den zweiten Inverter (64) invertiert wird, und rückgeführt wird zu dem Eingang des ersten Inverters (63), wobei der Eingang des ersten Inverters ferner mit dem elektrischen Pad (32) elektrisch verbunden ist.
Chip-Package (1) nach Anspruch 5, wobei: die Treiberschaltung einen Inverter (61) umfasst.
Chip-Package (1) nach einem der Ansprüche 1 bis 7, wobei nur ein elektrisches Pad (32) auf der Fläche des Verdrahtungssubstrats vorgesehen ist, wobei das eine elektrische Pad sowohl mit einer Treiberschaltung als auch mit einer Empfängerschaltung elektrisch verbunden ist und angeordnet ist, seriell jeweils mittels kapazitiver Kopplung ein Taktsignal (CLK), ein Testdateneingabesignal (TDI) und ein Test-Mode-Select-Signal (TMS) zu empfangen und ein Testdatenausgabesignal (TDO) zu senden.
Chip-Package (1) nach einem der Ansprüche 1 bis 7, umfassend vier elektrische Pads, von welchen drei elektrische Pads angeordnet sind, um je eines von einem Taktsignal (CLK), einem Testdateneingabesignal (TDI) und einem Test-Mode-Select-Signal (TMS) jeweils mittels kapazitiver Kopplung zu empfangen, und von welchen ein elektrisches Pad angeordnet ist, ein Testdatenausgabesignal (TDO) zu senden.
Chip-Package (1) nach einem der Ansprüche 1 bis 9, wobei der Testzugangsport (TAP), welcher angeordnet ist, mit den elektrischen Pads (32) elektrisch verbunden zu sein, und ferner angeordnet ist, einen Boundary-Scan-Test einer Schaltung des Chips und/oder der Kernlogik (CL) zu steuern.
Chip-Package (1) nach einem der Ansprüche 1 bis 10, wobei das wenigstens eine elektrische Pad (32) mit einer Schicht (33) dielektrischen Materials bedeckt ist, um ein Kondensatordielektrikum vorzusehen.
Schnittstelle zum Ausführen eines Funktionstests eines Chips (14) einer integrierten Schaltung, umfassend wenigstens: – ein erstes elektrisches Pad (34) und eine Treiberschaltung (60), die dem ersten elektrischen Pad (34) zugeordnet ist, – ein zweites elektrisches Pad (32) und eine Empfängerschaltung (65), die dem zweiten elektrischen Pad (32) zugeordnet ist, wobei beide elektrischen Pads (32, 34) angeordnet sind, einen Kondensator zu bilden, wenn sie in Nähe zueinander gebracht werden, wobei eines der beiden elektrischen Pads (32) auf einer Fläche des Verdrahtungssubstrats (12) eines Chip-Packages (1) einer integrierten Schaltung angeordnet ist, wobei das andere (34) der beiden Pads (32, 34) auf einer Testeinrichtung (42) angeordnet ist, welche ausgeführt ist, den Funktionstest eines Chips einer integrierten Schaltung auszuführen.
Testeinrichtung (42) zum Ausführen eines Funktionstests eines Chips (14) einer integrierten Schaltung, welcher einen Bestandteil des Chip-Packages (1) nach einem der Ansprüche 1 bis 11 bildet, umfassend wenigstens eine Elektrode, welche ein elektrisches Pad (34) aufweist, wobei das elektrische Pad (34) einer Treiberschaltung (60) zugeordnet ist, zum Senden eines Testdatensignals (TDI) zu dem Chip, und/oder einer Empfängerschaltung (65), zum Empfangen eines Testdatensignals (TDO) vom Chip (14), mittels kapazitiver Kopplung des elektrischen Pads (34) mit einem weiteren elektrischen Pad (32), ausgebildet auf einer Fläche eines Verdrahtungssubstrats (12) des Chip-Packages (1) und elektrisch verbunden mit einem Testzugangsport (TAP) auf dem Chip.
Testeinrichtung nach Anspruch 13, welche ferner einen Satz von vier oder fünf elektrischen Pads (34) aufweist, um einen Boundary-Scan-Test des Chips (14) der integrierten Schaltung auszuführen.
Verfahren zum Durchführen eines Funktionstests eines Chips einer integrierten Schaltung, der in einem Chip-Package (1) einer integrierten Schaltung nach einem der Ansprüche 1 bis 11 verpackt ist, und welcher an einer Leiterplatte (18) befestigt ist, unter Verwendung einer Testeinrichtung (42) nach einem der Ansprüche 13 bis 14 umfassend die Schritte: – Bereitstellen der Leiterplatte (18), mit dem Chip-Package (1), für die Testeinrichtung (42), – Bringen des wenigstens einen elektrischen Pads (34) der Testeinrichtung (42) in große Nähe zu einem jeweiligen elektrischen Pad (32) des Chip-Packages (1), – Eingeben eines Eingabetestdatensignals (TDI) in das Chip-Package (1), mittels kapazitiver Kopplung zwischen den elektrischen Pads (32, 34), – Ausführen eines Funktionstests des Chips (14) einer integrierten Schaltung, welcher innerhalb des Chip-Packages (1) enthalten ist, und Erhalten von Ausgabetestdaten (TDO) als Antwort auf die Eingabetestdaten, – Ausgeben der erhaltenen Ausgabetestdaten (TDO) von dem Chip (14) einer integrierten Schaltung an die Testeinrichtung (42), mittels kapazitiver Kopplung zwischen den elektrischen Pads (32, 34), – Entfernen der elektrischen Pads (34) der Testeinrichtung (42), jeweils von den elektrischen Pads (32) des Chip-Package (1), – Ablehnen oder Akzeptieren des Chips (14) einer integrierten Schaltung, in Abhängigkeit von den Ausgabetestdaten (TDO).