JP2004349558A - 信号授受方式 - Google Patents
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Abstract
【課題】物理的コンタクトを用いない、新規な構成の信号授受方式を提供する。
【解決手段】送信ＬＳＩチップの最上金属層に送信金属パッドを配置するとともに、受信ＬＳＩチップの最上金属層に受信金属パッドを配置し、前記送信金属パッドと前記受信金属パッドとが容量性結合を形成するように前記送信ＬＳＩチップと前記受信ＬＳＩチップとを近接して配置し、前記容量性結合を利用して信号の授受を行う。
【選択図】 図１
【解決手段】送信ＬＳＩチップの最上金属層に送信金属パッドを配置するとともに、受信ＬＳＩチップの最上金属層に受信金属パッドを配置し、前記送信金属パッドと前記受信金属パッドとが容量性結合を形成するように前記送信ＬＳＩチップと前記受信ＬＳＩチップとを近接して配置し、前記容量性結合を利用して信号の授受を行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩチップなどのチップ間通信方式などに好ましく用いることのできる、信号授受方式に関する。
【０００２】
【従来の技術】
従来のチップ間通信方式には大きく分けて４つの方式が存在する。第１の方法としては、ラムバス方式に代表される高速インターフェイスで、インピーダンス整合をとり、信号振幅を小さくし、高度なアナログ回路を送受信系回路に用いることによって、高速な信号授受を可能にするものである。このような方式では、設計の複雑さ、コスト、及び電力の増大などの問題があった。
【０００３】
第２の方法としては、ｅＤＲＡＭ（組み込みＤＲＡＭ）に代表されるシステムオンチップ（ＳＯＣ）がある。チップ間通信の場所は同一チップ上に移行されるので、低電力化と高速化とが達成される。しかしながら、製造工程が複雑化すること、一つのチップサイズが大きくなるので歩留まりが低下すること、設計期間が延びることなどの短所があり、用途が制限される。
【０００４】
第３の方法としては、３次元ＬＳＩを用いる方法があるが、この方法によれば最も複雑なシステムを最もコンパクトに作製できる反面、高度かつ高価なマイクロマシン技術を用いるため量産に向かないという短所がある。
【０００５】
第４の方法としては、マイクロバンプに代表される、微小なバンプを用いてチップを接触させる方法がある。この方法によれば、一つのチップ上に多数の入出力パッドを載置できる。また、近距離で信号の授受を行うことができるため、高速性と低電力性とを両立することができる。しかしながら、この方法では、チップ上部に絶縁物質で保護されていない金属が露出するため、チップアセンブリする際にチップ内部の回路が静電破壊を起こさないようにＥＳＤ回路を搭載する必要があり、入出力回路及びパッドをある程度以下に小さくすることができないという問題がある。したがって、達成可能な通信速度及び電力にも限界があった。
【０００６】
【発明が解決しようとする課題】
本発明は、上記問題に鑑み、新規な信号授受方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、
送信ＬＳＩチップの最上金属層に送信金属パッドを配置するとともに、受信ＬＳＩチップの最上金属層に受信金属パッドを配置し、前記送信金属パッドと前記受信金属パッドとが容量性結合を形成するように前記送信ＬＳＩチップと前記受信ＬＳＩチップとを近接して配置し、前記容量性結合を利用して信号の授受を行うことを特徴とする、信号授受方式に関する。
【０００８】
本発明によれば、送信ＬＳＩチップ及び受信ＬＳＩチップを近接させて配置し、これらの最上金属層に設けた送信金属パッド及び受信金属パッド間に形成された容量性結合を用いて、物理的な接触を用いることなく信号の授受を行うようにしている。送受信金属パッドは保護膜で覆われているため、ＥＳＤ回路は必要なく、ボンディングのための大きなパッドが不要になるため、パッドに対する容量性付加が低減される。その結果、入出力系の容量が従来の物に比較して約３桁減少し、低電力化が達成される。
【０００９】
また、複数のチップを非常に近距離に置くことができるので、信号が伝播する距離が短くなり、高速なチップ間通信が可能になる。
【００１０】
さらに、送受信に使用する前記送信金属パッド及び前記受信金属パッドの大きさが、従来のものに比べて約２桁小さくすることができるので、同一チップ上により多くのパッドを配置することができる。また、チップ最上金属層にパッドを形成するので、従来のようにチップ周辺にだけしかパッドを配置できない場合に比較して、設計の自由度を増大させることができる。
【００１１】
また、送受信系にインピーダンスマッチングなどの特別な回路設計技術が要求されないので、短期間に設計を完了することができる。さらに、システムオンチップなどに比べて低コストでシステムを組み上げることができる。また、複数のチップを物理的に接続しないので、チップの取り外し、再取り付けなどが可能になり、柔軟なシステム設計が可能となる。
【００１２】
【発明の実施の形態】
以下、本発明を発明の実施の形態に基づいて詳細に説明する。
図１は、本発明の信号授受方式に用いる送信ＬＳＩチップ及び受信ＬＳＩチップの概要を示す構成図である。図１に示すように、送信ＬＳＩチップの最上金属層には送信金属パッドが設けられ、受信ＬＳＩチップの最上金属層には受信金属パッドが設けられている。前記送信ＬＳＩチップ及び前記受信ＬＳＩチップを所定の距離まで近接して配置すると、図２に示すように、送信金属パッド及び受信金属パッド間に容量性結合が形成される。
【００１３】
このような容量性結合が形成されると、所定の信号は前記容量性結合を介して送受信することができるようになる。
【００１４】
図３は、図１に示す信号受信方式に用いる送受信系の回路図を示すものである。図３に示す回路図においては、上側に送信ＬＳＩチップ（送信回路系）が配置され、下側に受信ＬＳＩチップ（受信回路系）が示されている。送信ＬＳＩチップの、送信金属パッドＮ１にはＶＤＤ／２の電圧が印加され、受信ＬＳＩチップの、受信金属パッドＮ２にもＶＤＤ／２の電圧が印加されている。
【００１５】
そして、前記送信ＬＳＩチップにおいて、データ“１”を送信する際には、ＶＤＤ／２からＶＤＤに変化させ、データ“０”を送信する場合は、ＶＤＤ／２から０に変化させる。また、前記受信ＬＳＩチップにおいては、上述した前記送信ＬＳＩチップの電圧変化に伴って、前記容量性結合に基づき、前記受信金属パッドＮ２の電位が変化するようになるので、その小振幅信号を例えばセンスアンプで増幅した後、検知することによってデータ“１”又は“０”の信号の受信を完了する。
【００１６】
図４は、図３に示すような送受信系を用いて実施した信号の授受の様子を表すグラフである。図４から明らかなように、送信金属パッドＮ１の電圧変化（信号の送信）に伴って、受信金属パッドＮ２の電圧も変化しており、送信ＬＳＩチップ及び受信ＬＳＩチップ間の容量性結合を利用して、信号の送受信が実行されていることが分かる。
【００１７】
なお、上記送信金属パッド及び受信金属パッドは、それぞれＬＳＩチップの本体と別個に設けることもできるが、ＬＳＩチップの最上金属層に位置する保護層などで覆われた金属層などからも構成することができる。
【００１８】
以上、具体例を挙げながら発明の実施の形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００１９】
【発明の効果】
以上説明したように、本発明によれば、容量性結合を用い、物理的なコンタクトを用いることのない新規な信号授受方式を提供することができる。
【図面の簡単な説明】
【図１】本発明の信号授受方式に用いる送信ＬＳＩチップ及び受信ＬＳＩチップの概要を示す構成図である。
【図２】送信金属パッド及び受信金属パッド間に形成された容量性結合を示す図である。
【図３】図１に示す信号受信方式に用いる送受信系の回路図である。
【図４】本発明の信号授受方式における信号の授受の様子を表すグラフである。
【発明の属する技術分野】
本発明は、ＬＳＩチップなどのチップ間通信方式などに好ましく用いることのできる、信号授受方式に関する。
【０００２】
【従来の技術】
従来のチップ間通信方式には大きく分けて４つの方式が存在する。第１の方法としては、ラムバス方式に代表される高速インターフェイスで、インピーダンス整合をとり、信号振幅を小さくし、高度なアナログ回路を送受信系回路に用いることによって、高速な信号授受を可能にするものである。このような方式では、設計の複雑さ、コスト、及び電力の増大などの問題があった。
【０００３】
第２の方法としては、ｅＤＲＡＭ（組み込みＤＲＡＭ）に代表されるシステムオンチップ（ＳＯＣ）がある。チップ間通信の場所は同一チップ上に移行されるので、低電力化と高速化とが達成される。しかしながら、製造工程が複雑化すること、一つのチップサイズが大きくなるので歩留まりが低下すること、設計期間が延びることなどの短所があり、用途が制限される。
【０００４】
第３の方法としては、３次元ＬＳＩを用いる方法があるが、この方法によれば最も複雑なシステムを最もコンパクトに作製できる反面、高度かつ高価なマイクロマシン技術を用いるため量産に向かないという短所がある。
【０００５】
第４の方法としては、マイクロバンプに代表される、微小なバンプを用いてチップを接触させる方法がある。この方法によれば、一つのチップ上に多数の入出力パッドを載置できる。また、近距離で信号の授受を行うことができるため、高速性と低電力性とを両立することができる。しかしながら、この方法では、チップ上部に絶縁物質で保護されていない金属が露出するため、チップアセンブリする際にチップ内部の回路が静電破壊を起こさないようにＥＳＤ回路を搭載する必要があり、入出力回路及びパッドをある程度以下に小さくすることができないという問題がある。したがって、達成可能な通信速度及び電力にも限界があった。
【０００６】
【発明が解決しようとする課題】
本発明は、上記問題に鑑み、新規な信号授受方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、
送信ＬＳＩチップの最上金属層に送信金属パッドを配置するとともに、受信ＬＳＩチップの最上金属層に受信金属パッドを配置し、前記送信金属パッドと前記受信金属パッドとが容量性結合を形成するように前記送信ＬＳＩチップと前記受信ＬＳＩチップとを近接して配置し、前記容量性結合を利用して信号の授受を行うことを特徴とする、信号授受方式に関する。
【０００８】
本発明によれば、送信ＬＳＩチップ及び受信ＬＳＩチップを近接させて配置し、これらの最上金属層に設けた送信金属パッド及び受信金属パッド間に形成された容量性結合を用いて、物理的な接触を用いることなく信号の授受を行うようにしている。送受信金属パッドは保護膜で覆われているため、ＥＳＤ回路は必要なく、ボンディングのための大きなパッドが不要になるため、パッドに対する容量性付加が低減される。その結果、入出力系の容量が従来の物に比較して約３桁減少し、低電力化が達成される。
【０００９】
また、複数のチップを非常に近距離に置くことができるので、信号が伝播する距離が短くなり、高速なチップ間通信が可能になる。
【００１０】
さらに、送受信に使用する前記送信金属パッド及び前記受信金属パッドの大きさが、従来のものに比べて約２桁小さくすることができるので、同一チップ上により多くのパッドを配置することができる。また、チップ最上金属層にパッドを形成するので、従来のようにチップ周辺にだけしかパッドを配置できない場合に比較して、設計の自由度を増大させることができる。
【００１１】
また、送受信系にインピーダンスマッチングなどの特別な回路設計技術が要求されないので、短期間に設計を完了することができる。さらに、システムオンチップなどに比べて低コストでシステムを組み上げることができる。また、複数のチップを物理的に接続しないので、チップの取り外し、再取り付けなどが可能になり、柔軟なシステム設計が可能となる。
【００１２】
【発明の実施の形態】
以下、本発明を発明の実施の形態に基づいて詳細に説明する。
図１は、本発明の信号授受方式に用いる送信ＬＳＩチップ及び受信ＬＳＩチップの概要を示す構成図である。図１に示すように、送信ＬＳＩチップの最上金属層には送信金属パッドが設けられ、受信ＬＳＩチップの最上金属層には受信金属パッドが設けられている。前記送信ＬＳＩチップ及び前記受信ＬＳＩチップを所定の距離まで近接して配置すると、図２に示すように、送信金属パッド及び受信金属パッド間に容量性結合が形成される。
【００１３】
このような容量性結合が形成されると、所定の信号は前記容量性結合を介して送受信することができるようになる。
【００１４】
図３は、図１に示す信号受信方式に用いる送受信系の回路図を示すものである。図３に示す回路図においては、上側に送信ＬＳＩチップ（送信回路系）が配置され、下側に受信ＬＳＩチップ（受信回路系）が示されている。送信ＬＳＩチップの、送信金属パッドＮ１にはＶＤＤ／２の電圧が印加され、受信ＬＳＩチップの、受信金属パッドＮ２にもＶＤＤ／２の電圧が印加されている。
【００１５】
そして、前記送信ＬＳＩチップにおいて、データ“１”を送信する際には、ＶＤＤ／２からＶＤＤに変化させ、データ“０”を送信する場合は、ＶＤＤ／２から０に変化させる。また、前記受信ＬＳＩチップにおいては、上述した前記送信ＬＳＩチップの電圧変化に伴って、前記容量性結合に基づき、前記受信金属パッドＮ２の電位が変化するようになるので、その小振幅信号を例えばセンスアンプで増幅した後、検知することによってデータ“１”又は“０”の信号の受信を完了する。
【００１６】
図４は、図３に示すような送受信系を用いて実施した信号の授受の様子を表すグラフである。図４から明らかなように、送信金属パッドＮ１の電圧変化（信号の送信）に伴って、受信金属パッドＮ２の電圧も変化しており、送信ＬＳＩチップ及び受信ＬＳＩチップ間の容量性結合を利用して、信号の送受信が実行されていることが分かる。
【００１７】
なお、上記送信金属パッド及び受信金属パッドは、それぞれＬＳＩチップの本体と別個に設けることもできるが、ＬＳＩチップの最上金属層に位置する保護層などで覆われた金属層などからも構成することができる。
【００１８】
以上、具体例を挙げながら発明の実施の形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００１９】
【発明の効果】
以上説明したように、本発明によれば、容量性結合を用い、物理的なコンタクトを用いることのない新規な信号授受方式を提供することができる。
【図面の簡単な説明】
【図１】本発明の信号授受方式に用いる送信ＬＳＩチップ及び受信ＬＳＩチップの概要を示す構成図である。
【図２】送信金属パッド及び受信金属パッド間に形成された容量性結合を示す図である。
【図３】図１に示す信号受信方式に用いる送受信系の回路図である。
【図４】本発明の信号授受方式における信号の授受の様子を表すグラフである。
Claims (6)
- 送信ＬＳＩチップの最上金属層に送信金属パッドを配置するとともに、受信ＬＳＩチップの最上金属層に受信金属パッドを配置し、前記送信金属パッドと前記受信金属パッドとが容量性結合を形成するように前記送信ＬＳＩチップと前記受信ＬＳＩチップとを近接して配置し、前記容量性結合を利用して信号の授受を行うことを特徴とする、信号授受方式。
- 前記送信金属パッド及び前記受信金属パッドの少なくとも一方は、電源電圧ＶＤＤの半分の値（ＶＤＤ／２）にプリチャージすることを特徴とする、請求項１に記載の信号授受方式。
- 前記送信金属パッドの電圧値は、信号の送信に応じて前記ＶＤＤ／２からＶＤＤ又は０に変化させることを特徴とする、請求項１又は２に記載の信号授受方式。
- 前記送信金属パッドは、前記送信ＬＳＩチップの最上金属層に位置するメタル層からなることを特徴とする、請求項１〜３のいずれか一に記載の信号授受方式。
- 前記受信金属パッドは、前記受信ＬＳＩチップの最上金属層に位置するメタル層からなることを特徴とする、請求項１〜４のいずれか一に記載の信号授受方式。
- 前記信号をセンスアンプで増幅することを特徴とする、請求項１〜５のいずれか一に記載の信号授受方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003146545A JP2004349558A (ja) | 2003-05-23 | 2003-05-23 | 信号授受方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003146545A JP2004349558A (ja) | 2003-05-23 | 2003-05-23 | 信号授受方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004349558A true JP2004349558A (ja) | 2004-12-09 |
Family
ID=33533368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003146545A Pending JP2004349558A (ja) | 2003-05-23 | 2003-05-23 | 信号授受方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004349558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006108439A1 (en) * | 2005-04-15 | 2006-10-19 | Qimonda Ag | Ic chip package, test equipment and interface for performing a functional test of a chip contained within said chip package |
| WO2009119166A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本電気株式会社 | 半導体光配線装置及び半導体光配線方法 |
-
2003
- 2003-05-23 JP JP2003146545A patent/JP2004349558A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006108439A1 (en) * | 2005-04-15 | 2006-10-19 | Qimonda Ag | Ic chip package, test equipment and interface for performing a functional test of a chip contained within said chip package |
| WO2009119166A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本電気株式会社 | 半導体光配線装置及び半導体光配線方法 |
| US8363989B2 (en) | 2008-03-24 | 2013-01-29 | Nec Corporation | Semiconductor optical interconnection device and semiconductor optical interconnection method |
| JP5429160B2 (ja) * | 2008-03-24 | 2014-02-26 | 日本電気株式会社 | 半導体光配線装置及び半導体光配線方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060328 |