DE10312202A1 - Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere einer Halbleiterstruktur mit Grabenkondensatoren, und entsprechende Verwendung der Ätzmaske - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 39
- 239000003990 capacitor Substances 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 239000000126 substance Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- 239000005388 borosilicate glass Substances 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 210000002381 plasma Anatomy 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000011161 development Methods 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 239000003518 caustics Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
- H02J7/0042—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries characterised by the mechanical construction
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
- H02J7/007—Regulation of charging or discharging current or voltage
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Die vorliegende Erfindung schafft ein Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere Halbleiterstruktur mit einem oder mehreren Grabenkondensatoren (5), welches folgende Schritte aufweist: Vorsehen einer unteren ersten, einer mittleren zweiten und einer oberen dritten Hartmaskenschicht (60; 70; 80) auf einer Oberfläche der Mikrostruktur, wobei die dritte Hartmaskenschicht (80) wesentlich dünner als die erste und zweite Hartmaskenschicht (60; 70) ist; Vorsehen einer Photolackmaske (100) oberhalb der dritten Hartmaskenschicht (80); ätzchemisches Strukturieren der dritten Hartmaskenschicht (80) unter Verwendung der Photolackmaske (100); ätzchemisches Strukturieren der zweiten Hartmaskenschicht (70) unter Verwendung der strukturierten dritten Hartmaskenschicht (80), wobei gleichzeitig die Photolackmaske (100) entfernt wird; ätzchemisches Strukturieren der ersten Hartmaskenschicht (60) unter Verwendung der strukturierten zweiten Hartmaskenschicht (70), wobei gleichzeitig die dritte Hartmaskenschicht (80) entfernt wird; und Entfernen der strukturierten zweiten Hartmaskenschicht (70).
Description
- Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere einer Halbleiterstruktur mit Grabenkondensatoren, und eine entsprechende Verwendung der Ätzmaske.
- Unter Mikrostruktur sollen dabei im Folgenden sowohl mikroelektronische als auch mikromechanischen Struktur verstanden werden.
- Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte Speicherschaltungen in Silizium-Technologie erläutert.
- Mit Einführung der 110 nm-Speichertechnologie und spätestens mit der Einführung der 90 nm-Speichertechnologie ist ein Umstieg der Lithographie auf die 193-nm-Generation verbunden, um die erforderlichen kleinsten Strukturen abbilden zu können.
- Die Einführung immer kürzerer Wellenlängen führt nach dem Rayleigh-Kriterium zu einer Einschränkung der Fokustiefe, und daher ist es erforderlich, extrem dünne Fotolackschichten der Grössenordnung 100 nm einzusetzen und möglichst planare Waferoberflächen vor der jeweiligen Lithographieebene zu erzeugen.
- Insbesondere die Strukturierung von aktiven Gebieten in DRAM-Technologien durch eine STI(Shallow Trench Isolation)-Ätzung mit einer minimalen Strukturgröße von 90 nm und kleiner stellt eine große Herausforderung dar, da das Problem der Strukturierung mit den immer kleiner werdenden Photolackdikken mit üblichen Lösungsansätzen nicht ausreichend gut gelöst werden kann.
- Eine Möglichkeit, das Problem zu mildern, sieht die Verwendung entweder von einer oder zwei Hartmasken vor, die mittels separaten Hartmasken-Ätzprozessen strukturiert werden, bevor die STI-Hauptätzung durchgeführt wird. Der Hauptnachteil solch einer Variante mit einer Hartmaske, z.B. aus Siliziumoxid, ist das mangelhafte Photolack-Budget, um die Strukturierung von einer ausreichend dicken Hartmaske dimensionstreu durchführen zu können. Um diesen Nachteil zu umgehen, wurden Doppelhartmasken-Konzepte, z.B. eine Polysilizium-Hartmaske und eine darunter befindliche Siliziumoxid-Maske, angedacht, die durch eine hohe Komplexität, d.h. mehrere Abscheide- und Ätzschritte, und demzufolge hohe Kosten gekennzeichnet sind.
- Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere einer Halbleiterstruktur mit Grabenkondensatoren, und entsprechende Verwendungen anzugeben, die die Anwendung extrem dünner Photolackschichten ermöglichen
- Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellensverfahren gelöst.
- Die der Erfindung zugrunde liegende Idee sieht die Abscheidung von drei Hartmaskenschichten auf die zu strukturierende Mikrostruktur vor. Diese Schichten lassen sich hinsichtlich der Ätzselektivität derart gestalten, dass die mittlere Hartmaskenschicht eine zum Photolack vergleichbare Ätzrate hat und die unterste und oberste Hartmaskenschicht eine nahezu vergleichbare Ätzrate. Zusätzlich ist es zweckmäßig, daß die mittlere Hartmaskenschicht mit einer sehr hohen Selektivität zur obersten Hartmaskenschicht geätzt werden kann. Die oberste Hartmaskenschicht ist wesentlich dünner als die mittlere und untere Hartmaskenschicht, so dass eine Strukturierung mit einer sehr dünnen Lackmaske möglich ist.
- Beispielsweise eine Schichtkombination Borsilikat-Glas als unterste Hartmaskenschicht, amorpher wasserstoffhaltiger Kohlenstoff (a-C:H) als mittlere Hartmaskenschicht und SiON als oberste Hartmaskenschicht erfüllt alle geforderten Bedingungen.
- Ein besonderer Vorteil des erfindungsgemäßen Verfahrens ist die Möglichkeit, ätztechnisch das laterale Maß der aktiven Gebiete so zu verändern, ohne dass das Profil der darunterliegenden Hartmasken beeinflusst wird.
- Die Einführung von drei Hartmaskenschichten mit aufeinander und auf den Photolack angepassten Selektivitätsverhältnissen ermöglicht eine Vereinfachung des Gesamtprozesses und den Einsatz von existierenden Plasma-Ätzanlagen, in denen alle Strukturierungsprozesse für die drei Hartmaskenschichten sequentiell durchgeführt werden können. Zusätzlich wird das Prozessfenster signifikant erweitert, so dass eine maßgerechte STI-Strukturierung für die zukünftigen Technologien gewährleistet werden kann.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Herstellungsverfahrens.
- Gemäss einer bevorzugten Weiterbildung wird zwischen der dritten Hartmaskenschicht und der Photolackmaske eine Antireflexionsschicht vorgesehen, die vor dem ätzchemisches Strukturieren der dritten Hartmaskenschicht unter Verwendung der Photolackmaske strukturiert wird und beim ätzchemischen Strukturieren der zweiten Hartmaskenschicht unter Verwendung der strukturierten dritten Hartmaskenschicht entfernt wird.
- Gemäss einer weiteren bevorzugten Weiterbildung besteht die erste Hartmaskenschicht aus Borsilikatglas.
- Gemäss einer weiteren bevorzugten Weiterbildung besteht die zweite Hartmaskenschicht aus einem kohlenstoffhaltigen Material, insbesondere aus amorphem C:H.
- Gemäss einer weiteren bevorzugten Weiterbildung besteht die dritte Hartmaskenschicht aus Siliziumoxinitrid.
- Gemäss einer weiteren bevorzugten Weiterbildung sind die zweite und dritte Hartmaskenschicht derart beschaffen, dass sie ätzchemisch mit einer Selektivität größer 100:1, insbesondere größer 200:1, strukturierbar sind.
- Gemäss einer weiteren bevorzugten Weiterbildung werden das ätzchemische Strukturieren der ersten, zweiten und dritten Hartmaskenschicht sequentiell in ein und derselben Plasmaätzkammer durchgeführt.
- Gemäss einer weiteren bevorzugten Weiterbildung weisen die erste und zweite Hartmaskenschicht eine Dicke von 100 bis 400 nm, insbesondere 200 bis 300 nm, auf.
- Gemäss einer weiteren bevorzugten Weiterbildung weist die dritte Hartmaskenschicht eine Dicke von 10 bis 40 nm, insbesondere 20 bis 30 nm, auf.
- Gemäss einer weiteren bevorzugten Weiterbildung weist die Photolackmaske eine Dicke von weniger oder gleich 150 nm.
- Gemäss einer weiteren bevorzugten Weiterbildung ist die Mikrostruktur eine Halbleiterstruktur mit einem oder mehreren Grabenkondensatoren, worauf sich eine weitere Hartmaske für die vorhergehenden Herstellung des oder der Grabenkondensatoren befindet, wobei beim Vorsehen der ersten Hartmaskenschicht ein Auffüllen einer gegenüber der Oberfläche einge senkten Kondensatorfüllung des oder der Grabenkondensatoren vollzogen wird.
- Eine bevorzugte Verwendung der erfindungsgemäß hergestellten Ätzmaske finden sich in Anspruch 12.
- Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
-
1a–f schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellensverfahrens für eine Ätzmaske auf einer Mikrostruktur, insbesondere Halbleiterstruktur, als Ausführungsform der vorliegenden Erfindung. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
- In
1a bezeichnet Bezugszeichen1 ein Silizium-Halbleitersubstrat, in dem ein Grabenkondensator5 einer nicht weiter illustrierten Halbleiterspeichervorrichtung vorgesehen ist. Der Grabenkondensator5 weist eine leitende Füllung40 auf, die durch ein Kondensatordielektrikum20 vom umliegenden Substrat isoliert ist. Im oberen Bereich des Grabenkondensators5 befindet sich ein Isolationskragen30 , oberhalb dessen der Grabenkondensator5 zur Verbindung mit einem nicht gezeigten Auswahltransistor an das Halbleitersubstrat1 angeschlossen ist. - Ausgehend vom Prozesszustand, bei dem die leitende Kondensatorfüllung
40 gegenüber der Oberfläche einer Hartmaske50 aus Siliziumnitrid in das Substrat1 eingesenkt worden ist, beginnt die Herstellung der Ätzmaske gemäß dem Ausführungsbeispiel. - Dazu sei bemerkt, dass die Hartmaske
50 aus Siliziumnitrid zuvor zur Herstellung des Grabenkondensators5 bzw. dessen Füllung40 und dessen Isolationskragen30 verwendet worden ist. - In einem ersten Schritt wird auf einer Oberfläche O der Hartmaske
50 aus Siliziumnitrid und den eingesenkten Grabenkondensatoren5 eine Schicht aus Borsilikat-Glas zur Einebnung abgeschieden, welche gleichzeitig als erste Hartmaskenschicht60 dient. Die erste Hartmaskenschicht60 weist dabei eine Dicke von ca. 200 nm bis 300 nm oberhalb der Oberfläche O der Hartmaske50 auf. - Als nächstes wird über der resultierenden Struktur eine zweite Hartmaskenschicht
70 aus amorphem, wasserstoffhaltigen Kohlenstoff (a-C:H) mit einer Dicke von ebenfalls 200 nm bis 300 nm abgeschieden. - Als dritte Hartmaskenschicht
80 wird schließlich Siliziumoxynitrid mit einer Dicke von 20 nm bis 30 nm über der zweiten Hartmaskenschicht80 abgeschieden. - Auf der obersten dritten Hartmaskenschicht
80 wird bei diesem Ausführungsbeispiel noch eine an sich optionelle Antireflexionsschicht90 vorgesehen. - Auf der resultierenden Struktur wird dann eine Photolackmaske
100 mit einer Dicke von ungefähr 100 nm gebildet, welche Öffnungen OE1, OE2 aufweist, die jeweils einen Teil des Grabenkondensators5 und der daneben befindlichen Hartmaske50 überlappen. - Gemäß
1b erfolgt dann ein Ätzschritt unter Verwendung eines fluorhaltigen Ätzplasmas in einer Ätzkammer, um mittels der Photolackmaske100 die Antireflexionsschicht90 und die darunterliegende dritte Hartmaskenschicht80 gemäß den Öff nungen OE1, OE2 zu strukturieren. Anschließend erfolgt ebenfalls mit Bezug auf1b ein Ätzschritt unter Verwendung der strukturierten dritten Hartmaske als Maske, um die darunterliegende zweite Hartmaskenschicht70 entsprechend der Öffnungen OE1, OE2 zu strukturieren. Bei diesem zweiten Ätzschritt, der unmittelbar im Anschluss an den ersten Ätzschritt in derselben Ätzkammer erfolgt, wird ein O2/N2-Plasma zum Ätzen der mittleren Hartmaskenschicht70 verwendet. In diesem Plasma-Ätzschritt erfolgt neben der Strukturierung der mittleren Hartmaskenschicht70 auch ein Entfernen der Photolackmaske100 und der darunterliegenden strukturierten Antireflexionsschicht90 . - Mit Bezug auf
1c wird darauf wiederum ein fluorhaltiges Plasma in der Plasma-Ätzkammer auf die resultierende Struktur angewendet, das einerseits zur Strukturierung der untersten Hartmaskenschicht60 gemäß der Öffnungen OE1, OE2 führt und der darunterliegenden freigelegten Hartmaskenschicht50 aus Siliziumnitrid führt, wobei gleichzeitig ein Teil der mittleren Hartmaskenschicht70 aus amorphem, wasserstoffhaltigen Kohlenstoff verbraucht wird. Dieser Ätzprozess stoppt auf dem Halbleitersubstrat1 und der elektrisch leitenden Füllung 40 im Grabenkondensator5 . - Mit Bezug auf
1d erfolgt ein weiterer Ätzschritt in einem O2/N2-Plasma in derselben Ätzkammer, um den Rest der zweiten Hartmaskenschicht70 von der resultierenden Struktur zu entfernen. - Wie in
1e gezeigt, erfolgt dann die Ätzung von Isolationsgräben STI entsprechend der auf die unterste Hartmaskenschicht60 übertragenen Öffnungen OE1, OE2, welche sich bis in den Isolationsgrabenbereich des Grabenkondensators5 und das umliegende Halbleitersubstrat1 erstrecken. - Schließlich wird mit Bezug auf den in
1f gezeigten Prozesszustand die verbleibende unterste Hartmaskenschicht60 in einem fluorhaltigen Plasma in derselben Ätzkammer entfernt. - Die auf den in
1f gezeigten Prozesszustand folgenden Schritte sind im Stand der Technik wohl bekannt und umfassen u.a. ein Abscheiden eines isolierenden Füllmaterials über den Isolationsgräben STI und ein Rückpolieren des isolierenden Füllmaterials bis zur Oberfläche O der Hartmaske50 aus Siliziumnitrid. - Obwohl die vorliegende Erfindung anhand eines bevorzugten Ausführungsbeispiel erläutert wurde, ist sie darauf nicht beschränkt, sondern vielfältig variierbar.
- Insbesondere ist die Auswahl der genannten Materialien für die erste, zweite und dritte Hartmaskenschicht bzw. die Auswahl der Ätzplasmen nur beispielhaft und vielfältig variierbar.
- Auch ist die vorliegende Erfindung nicht auf die gezeigte Mikrostruktur in Form der Grabenkondensatoren beschränkt, sondern bei beliebigen mikroelektronischen und mikromechanischen Mikrostrukturen anwendbar.
-
- 1
- Silizium-Halbleitersubstrat
- 5
- Grabenkondensator
- 20
- Kondensatordielektrikum
- 30
- Isolationskragen
- 40
- Kondensatorfüllung
- 50
- Siliziumnitridschicht
- 60
- erste Hartmaskenschicht, z.B. Borsilikatglas
- 70
- zweite Hartmaskenschicht, z.B. amorpher C:H
- 80
- dritte Hartmaskenschicht, z.B. SiON
- 90
- Antireflexionsschicht
- 100
- Photolackmaske
- O
- Oberfläche
- STI
- Isolationsgräben
- OE1, OE2
- Öffnungen der Photomaske 100
Claims (12)
- Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere Halbleiterstruktur mit einem oder mehreren Grabenkondensatoren (
5 ), welches folgende Schritte aufweist: Vorsehen einer unteren ersten, einer mittleren zweiten und einer oberen dritten Hartmaskenschicht (60 ;70 ;80 ) auf einer Oberfläche (O) der Mikrostruktur, wobei die dritte Hartmaskenschicht (80 ) wesentlich dünner als die erste und zweite Hartmaskenschicht (60 ;70 ) ist; Vorsehen einer Photolackmaske (100 ) oberhalb der dritten Hartmaskenschicht (80 ); ätzchemisches Strukturieren der dritten Hartmaskenschicht (80 ) unter Verwendung der Photolackmaske (100 ); ätzchemisches Strukturieren der zweiten Hartmaskenschicht (70 ) unter Verwendung der strukturierten dritten Hartmaskenschicht (80 ), wobei gleichzeitig die Photolackmaske (100 ) entfernt wird; ätzchemisches Strukturieren der ersten Hartmaskenschicht (60 ) unter Verwendung der strukturierten zweiten Hartmaskenschicht (70 ), wobei gleichzeitig die dritte Hartmaskenschicht (80 ) entfernt wird; und Entfernen der strukturierten zweiten Hartmaskenschicht (70 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zwischen der dritten Hartmaskenschicht (
80 ) und der Photolackmaske (100 ) eine Antireflexionsschicht (90 ) vorgesehen wird, die vor dem ätzchemisches Strukturieren der dritten Hartmaskenschicht (80 ) unter Verwendung der Photolackmaske (100 ) strukturiert wird und beim ätzchemischen Strukturieren der zweiten Hartmaskenschicht (70 ) unter Verwendung der strukturierten dritten Hartmaskenschicht (80 ) entfernt wird. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Hartmaskenschicht (
60 ) aus Borsilikatglas besteht. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Hartmaskenschicht (
70 ) aus einem kohlenstoffhaltigen Material, insbesondere aus amorphem C:H, besteht. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die dritte Hartmaskenschicht (
80 ) aus Siliziumoxinitrid besteht. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite und dritte Hartmaskenschicht (
70 ;80 ) derart beschaffen sind, dass sie ätzchemisch mit einer Selektivität größer 100:1, insbesondere größer 200:1, strukturierbar sind. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das ätzchemische Strukturieren der ersten, zweiten und dritten Hartmaskenschicht (
60 ;70 ;80 ) sequentiell in ein und derselben Plasmaätzkammer durchgeführt werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste und zweite Hartmaskenschicht (
60 ;70 ) eine Dicke von 100 bis 400 nm, insbesondere 200 bis 300 nm, aufweisen. - Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die dritte Hartmaskenschicht (
80 ) eine Dicke von 10 bis 40 nm, insbesondere 20 bis 30 nm, aufweist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Photolackmaske (
100 ) eine Dicke von weniger oder gleich 150 nm aufweist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Mikrostruktur eine Halbleiterstruktur mit einem oder mehreren Grabenkondensatoren (
5 ) ist, worauf sich eine weitere Hartmaske (50 ) für die vorhergehenden Herstellung des oder der Grabenkondensatoren (5 ) befindet, wobei beim Vorsehen der ersten Hartmaskenschicht (60 ) ein Auffüllen einer gegenüber der Oberfläche (O) eingesenkten Kondensatorfüllung (40 ) des oder der Grabenkondensatoren (5 ) vollzogen wird. - Verwendung einer nach dem Verfahren gemäss Anspruch 11 hergestellten Ätzmaske zum Herstellen von Isolationsgräben (STI) zum Isolieren der Grabenkondensatoren (
5 ), wobei ein ätzchemisches Strukturieren der weitere Hartmaske (50 ) für die vorhergehenden Herstellung des oder der Grabenkondensatoren (5 ) nach dem ätzchemischen Strukturieren der ersten Hartmaskenschicht (60 ) unter Verwendung der strukturierten zweiten Hartmaskenschicht (70 ) und ein bereichsweises Einsenken der ersten Hartmaskenschicht (6 ) bis zur eingesenkten Kondensatorfüllung (40 ) des oder der Grabenkondensatoren (5 ) stattfinden.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10312202A DE10312202B4 (de) | 2003-03-19 | 2003-03-19 | Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere einer Halbleiterstruktur mit Grabenkondensatoren, und entsprechende Verwendung der Ätzmaske |
US10/801,781 US7037777B2 (en) | 2003-03-19 | 2004-03-16 | Process for producing an etching mask on a microstructure, in particular a semiconductor structure with trench capacitors, and corresponding use of the etching mask |
KR1020040018782A KR100591525B1 (ko) | 2003-03-19 | 2004-03-19 | 트렌치 캐패시터를 갖는 반도체 구조의 에칭 마스크 제조공정 및 이때의 공정을 이용하여 제조되는 에칭 마스크 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10312202A DE10312202B4 (de) | 2003-03-19 | 2003-03-19 | Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere einer Halbleiterstruktur mit Grabenkondensatoren, und entsprechende Verwendung der Ätzmaske |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10312202A1 true DE10312202A1 (de) | 2004-10-07 |
DE10312202B4 DE10312202B4 (de) | 2005-06-02 |
Family
ID=32945985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10312202A Expired - Fee Related DE10312202B4 (de) | 2003-03-19 | 2003-03-19 | Verfahren zum Herstellen einer Ätzmaske auf einer Mikrostruktur, insbesondere einer Halbleiterstruktur mit Grabenkondensatoren, und entsprechende Verwendung der Ätzmaske |
Country Status (3)
Country | Link |
---|---|
US (1) | US7037777B2 (de) |
KR (1) | KR100591525B1 (de) |
DE (1) | DE10312202B4 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100726150B1 (ko) * | 2005-12-29 | 2007-06-13 | 주식회사 하이닉스반도체 | 새들형 핀 트랜지스터 제조방법 |
JP5143382B2 (ja) * | 2006-07-27 | 2013-02-13 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
DE102007016135A1 (de) | 2007-03-29 | 2008-10-09 | Robert Bosch Gmbh | Verfahren zur Strukturiering eines Substratmaterials und eines mikromechanischen Bauelements |
US10950506B2 (en) * | 2019-05-28 | 2021-03-16 | International Business Machines Corporation | Forming single and double diffusion breaks |
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Publication number | Priority date | Publication date | Assignee | Title |
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DE19958904C2 (de) * | 1999-12-07 | 2002-01-24 | Infineon Technologies Ag | Verfahren zur Herstellung einer Hartmaske auf einem Substrat |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
US6013937A (en) * | 1997-09-26 | 2000-01-11 | Siemens Aktiengesellshaft | Buffer layer for improving control of layer thickness |
US6809368B2 (en) * | 2001-04-11 | 2004-10-26 | International Business Machines Corporation | TTO nitride liner for improved collar protection and TTO reliability |
-
2003
- 2003-03-19 DE DE10312202A patent/DE10312202B4/de not_active Expired - Fee Related
-
2004
- 2004-03-16 US US10/801,781 patent/US7037777B2/en not_active Expired - Fee Related
- 2004-03-19 KR KR1020040018782A patent/KR100591525B1/ko not_active IP Right Cessation
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DE10000003C2 (de) * | 2000-01-03 | 2001-12-06 | Infineon Technologies Ag | Verfahren zur Herstellung von Gräben für DRAM Zellanordnungen |
Also Published As
Publication number | Publication date |
---|---|
KR20040082989A (ko) | 2004-09-30 |
US20040203238A1 (en) | 2004-10-14 |
DE10312202B4 (de) | 2005-06-02 |
KR100591525B1 (ko) | 2006-06-19 |
US7037777B2 (en) | 2006-05-02 |
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OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
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R081 | Change of applicant/patentee |
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|
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|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |