DE10258509A1 - Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstandes - Google Patents

Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstandes Download PDF

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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstandes, wobei ein Graben (6) im Bereich eines Sägerahmens (4) an der Vorderseite des scheibenförmigen Gegenstandes (1) ausgebildet und mit einem schubspannungsfesten Material (7) aufgefüllt wird. Auf diese Weise lassen sich die im scheibenförmigen Gegenstand (1) auftretenden Schubspannungen wesentlich verringern, wodurch eine Gefahr der Zerbrechlichkeit insbesondere von ultradünnen Halbleiterwafern verringert wird.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstandes und insbesondere auf ein Verfahren zur Herstellung eines ultradünnen bruchfesten Halbleiterwafers, wie er bei der Herstellung von integrierten Halbleiterschaltungen verwendet wird.
  • Für eine Vielzahl von gegenwärtigen und zukünftigen Anwendungen von elektronischen Bauelementen und insbesondere von integrierten Schaltungen (IC) ist es vorteilhaft, die Gesamtdicke dieser integrierten Schaltungen bzw. Halbleiterschaltungen auf wenige Mikrometer zu beschränken. Derart dünne Halbleiterschaltungen bzw. Chips haben eine sehr geringe Masse und eine sehr geringe Bauhöhe, weshalb sie für eine Vielzahl von Anwendungsfeldern beispielsweise in der zukünftigen Wegwerf-Elektronik sowie für Chipkarten und Smartcards von Bedeutung sind.
  • Derartige ultradünne Wafer können beispielsweise anhand von herkömmlichen Halbleiterwafern hergestellt werden, die eine Ausgangsdicke von ca. 500 bis 1000 μm aufweisen und nach der Herstellung von jeweiligen Schaltelementen bis auf eine entsprechende Dicke dünngeschliffen werden.
  • Da jedoch für zukünftige Halbleiterbauelemente Dicken von deutlich weniger als 200 μm erwünscht sind, wobei ferner insbesondere eine beidseitige Strukturierung zur Ausbildung von beidseitig strukturierten Halbleiterbauelementen gefordert ist, besteht ein wesentliches Problem bei der Herstellung von ultradünnen Halbleiterschaltungen in der Vermeidung eines Bruches von Dünnwafern bzw. ultradünnen Halbleiterwafern.
  • Zum besseren Verständnis wird zunächst die Ursache der hohen Bruchgefahr von ultradünnen Halbleiterwafern im Einzelnen beschrieben.
  • 1 zeigt eine vereinfachte Seitenansicht eines scheibenförmigen Gegenstands wie zum Beispiel eines Halbleiterwafers 1 mit einer Standarddicke von ca. 500 bis 1000 μm, wenn er beispielsweise in einer Horde abgestellt wird. Unter einer Horde versteht man üblicherweise ein Magazin für Halbleiterwafer, in dem bis zum 25 Stück stehend aufbewahrt werden können.
  • Beim Ablegen eines derartigen herkömmlichen Halbleiterwafers 1 erfährt dieser an einem Auflagepunkt eine sogenannte Auflagereaktion FH, die zumindest seinem Eigengewicht G entspricht. Diese Auflagereaktion FH bewirkt in erster Näherung Druckkräfte, die parallel zur Waferoberfläche wirken. Sogenannte Schubspannungen treten bei derartigen dicken Halbleiterwafern 1 üblicherweise nicht auf.
  • Demgegenüber zeigt 2 eine vereinfachte Seitenansicht bei der Ablage eines Dünnwafers 1A in einer entsprechenden Horde bzw. einem Magazin für Halbleiterwafer. Da ein derartiger Dünnwafer aufgrund seiner geringen Schichtdicken < 200 μm und eines asymmetrischen Schichtaufbaus grundsätzlich verbogen ist, spaltet sich gemäß 2 die Auflagereaktion FH in eine sogenannte Normalkomponente FN und eine Querkraftkomponente FQ vektoriell auf. Wiederum ist die Auflagereaktion FH mindestens so groß wie das Gewicht G des Dünnwafers bzw. ultradünnen Halbleiterwafers 1A.
  • Zur Veranschaulichung der auf den und im Dünnwafer 1A wirkenden Kräfte sind in 3A bis 3D die Schnittkräfte FM, die Querkräfte FQ, sowie die Schubspannungen τ in Abhängigkeit von einer Entfernung x für den vereinfachten Fall eines einseitig eingespannten Trägers dargestellt.
  • 3A zeigt eine vereinfachte Darstellung eines derartigen bei x = 0 eingespannten Trägers, wobei in einer Entfernung x eine Belastung F = FQ wirkt. Gemäß 3B sind demzufolge im Träger bzw. im Trägermaterial die Schnittkräfte FM im Einspannpunkt 0 maximal und im Belastungspunkt x minimal, wobei sie dazwischen linear verlaufen. Gemäß 3C sind die Querkräfte FQ in Abhängigkeit vom Ort dargestellt, wobei man für dieses Beispiel eine konstante Querkraft FQ vom Einspannpunkt 0 bis zum Belastungspunkt x erhält. Die Schnittkräfte FM wirken hierbei als Drehmoment, welches jedoch keine Bruchgefahr darstellt, da es nur Zug- und Druckspannungen hervorruft, denen der Halbleiterwafer und insbesondere Silizium mühelos standhält.
  • Die in 3C dargestellte Querkraft FQ ruft jedoch im Material die in 3D dargestellten Schubspannungen r hervor, die in der Mitte eines nicht dargestellten Querschnitts ihren Maximalwert aufweisen. Wenn der in 3A dargestellte Träger überall denselben Querschnitt aufweist, sind die Schubspannungen τ konstant für einen Einspannpunkt 0 bis zu einem Belastungspunkt x. Dies gilt jedoch nicht für einen scheibenförmigen Gegenstand wie beispielsweise einen Halbleiterwafer.
  • Insbesondere bei Halbleiterwafern wird die äußere Belastung auch durch eine Beanspruch bzw. den Stress einer Oxidschicht an einer Vorderseite eines Halbleiterwafers ersetzt. Demzufolge gibt es auch Schubspannungen τ, besonders nach der äußeren Krafteinwirkung durch eine Auflagereaktion beispielsweise beim Ablegen eines Halbleiterwafers in einer Horde oder dem Ansaugen eines verbogenen Dünnwafers auf einem Vakuumchuck.
  • 4 zeigt eine Teil-Draufsicht eines derartigen scheibenförmigen Gegenstandes, wie er beispielsweise als ultradünner Halbleiterwafer 1A bekannt ist.
  • Gemäß 4 wird der ultradünne Halbleiterwafer 1A, der eine Vielzahl von integrierten Halbleiterschaltungen 3 bzw. Chips mit dazwischenliegenden Säge- bzw. Ritzrahmen 4 aufweist, über seinen Umfangsrand 2 auf einen Auflagepunkt AP beispielsweise in einer Horde abgelegt. Unter einem Säge- bzw. Ritzrahmen 4 wird nachfolgend der Abstand zwischen zwei Halbleiterschaltugen 3 verstanden. An diesem Auflagepunkt AP werden demzufolge die vorstehend beschriebenen Auflagereaktionen FH erzeugt, woraus auch die unerwünschten Schubspannungen τ resultieren. Da jedoch insbesondere monokristallines Silizium, wie es üblicherweise für Halbleiterwafer verwendet wird, nahezu keine Schubspannungen τ aushält, entsteht nun gemäß 4 ein Haarriss 5 im Bereich des Auflagepunktes AP.
  • 5 zeigt eine vereinfachte perspektivische Ansicht dieses Vorgangs gemäß 4, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 5 wird demzufolge am Auflagepunkt AP eine Schubspannung τ⌀z erzeugt. Genauer gesagt greift demzufolge eine Kraft an der nach ⌀ orientierten infinitesimalen Fläche in z-Richtung an. Das Material des scheibenförmigen Gegenstandes und insbesondere monokristallines Silizium-Halbleitermaterial kann diesen Schubspannungen τ jedoch nicht widerstehen und verändert daher sprungartig seine Ortskoordinaten von der einen Seite des Haarrisses 5 zu der anderen Seite. Derartige Haarrisse 5 pflanzen sich sehr leicht insbesondere in ultradünnen Halbleiterwafern 1A fort, weshalb sie eine wesentliche Ursache für die außerordentlich Bruchgefahr bei derartigen ultradünnen Halbleiterwafern darstellen.
  • Zur Vermeidung einer derartigen Zerbrechlichkeit von ultradünnen Halbleiterwafern wurden entweder speziell adaptierte Transportvorrichtungen und sogenannte Chucks in den Bearbeitungsmaschinen mit beispielsweise speziellen Transporthorden zur Verfügung gestellt, wobei ein Waferbruch nur reduziert, jedoch nicht ausgeschlossen werden kann. Insbesondere mit der Zunahme eines Durchmessers von Halbleiterwafern von 150 mm auf über 300 mm können derartige Probleme jedoch nicht vollständig beseitigt werden.
  • Gemäß einer alternativen Lösungsmöglichkeit werden Trägerwafer verwendet, wobei ein ultradünner Produktwafer auf einem normal dicken Trägerwafer mit hoch- oder mitteltemperaturfesten Verbindungsmaterialien verbunden wird.
  • Nachteilig bei einer derartigen Trägertechnik sind jedoch die zusätzlichen Investitionen sowie hohen Herstellungskosten.
  • Ein weiterer Ansatz, die Zerbrechlichkeit insbesondere von ultradünnen Halbleiterwafern zu vermindern, ist beispielsweise das Nachbearbeiten der Kante bzw. des Umfangsrandes mit einem kombinierten Wasserstrahl-Laserschneidegerät. Der Waferbruch lässt sich dadurch jedoch nur um einen bestimmten Prozentsatz verringern.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstands zu schaffen, wobei die Zerbrechlichkeit insbesondere von ultradünnen scheibenförmigen Gegenständen wesentlich verringert ist.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 1 gelöst.
  • Insbesondere durch das Ausbilden einer Vielzahl von Gräben im Wesentlichen im Sägerahmen an einer Vorderseite des scheibenförmigen Gegenstandes und das Auffüllen der Vielzahl von Gräben mit einem schubspannungsfesten Material können die für die Zerbrechlichkeit von ultradünnen Halbleiterwafern verantwortlichen Schubspannungen sehr effektiv aufgefangen werden, wodurch ein Waferbruch wesentlich verringert ist.
  • Vorzugsweise besitzt die Vielzahl von Gräben eine Grabentiefe, die größer ist als eine Enddicke eines gedünnten scheibenförmigen Gegenstandes. Demzufolge liegt weniger ein Graben sondern vielmehr eine längliche Öffnung bzw. Nut vor, die mit schubspannungsfestem Material aufgefüllt ist und das unerwünschte Wirken der vorstehend beschriebenen Schubspannungen zuverlässig verhindert.
  • Vorzugsweise wird die Vielzahl von Gräben mit einer Grabenbreite von 10 μm bis 100 μm ausgebildet, wodurch man ein einfaches Auffüllen des Grabens mit schubspannungsfestem Material erhält.
  • Vorzugsweise wird als schubspannungsfestes Material Photoimid aufgeschleudert und zur Realisierung einer Randpassivierung fotolithografisch strukturiert. Auf diese Weise können gleichzeitig schubspannungsfeste Gebiete sowie eine ohnehin notwendige Randpassivierung ausgebildet werden.
  • Alternativ kann die Vorderseite des scheibenförmigen Gegenstands auch vollständig in Epoxidharz eingebettet werden, das als schubspannungsfestes Material auch in die Gräben eindringt und abschließend bis auf Kontaktpads rückgebildet werden kann.
  • Vorzugsweise wird der scheibenförmige Gegenstand von seiner Rückseite bis zu einer Enddicke < 200 μm gedünnt, wodurch nicht nur ultradünne Halbleiterwafer sondern auch beidseitig strukturierbare Halbleiterwafer mit hoher Bruchfestigkeit hergestellten werden können.
  • In den weiteren Ansprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend an Hand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen
  • 1 eine vereinfachte Seitenansicht eines herkömmlichen Halbleiterwafers bei der Ablage in einer Horde;
  • 2 eine vereinfachte Seitenansicht eines ultradünnen Halbleiterwafers bei der Ablage in einer Horde;
  • 3A bis 3D grafische Darstellungen zur Veranschaulichung einer Schnittkraft, einer Querkraft und einer Schubspannung für einen einseitig eingespannten Träger;
  • 4 eine vereinfachte Teil-Draufsicht eines herkömmlichen Halbleiterwafers mit Haarriss;
  • 5 eine vereinfachte perspektivische Teilansicht eines herkömmlichen Halbleiterwafers mit Haarriss;
  • 6 eine vereinfachte Teil-Schnittansicht eines bruchfesten Halbleiterwafers vor einem Dünnen;
  • 7 eine vereinfachte Teil-Schnittansicht eines bruchfesten ultradünnen Halbleiterwafers; und
  • 8 eine vergrößerte Teil-Schnittansicht des ultradünnen bruchfesten Halbleiterwafers nach einer beidseitigen Strukturierung.
  • 6 zeigt eine vereinfachte Teil-Schnittansicht eines bruchfesten Halbleiterwafers 1 vor einem Dünnen, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten wie die in 1 bis 5 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 6 besteht der scheibenförmige Gegenstand beispielsweise aus einem Halbleiterwafer und insbesondere aus einem Silizium-Halbleiterwafer mit einer herkömmlichen Anfangsdicke DA von ca. 500 bis 1000 μm.
  • Zur Erhöhung einer Bruchfestigkeit wird gemäß 6 im Bereich des Sägerahmens bzw. Ritz-Rahmens 4 eine Vielzahl von Gräben 6 an der Vorderseite des Halbleiterwafers 1 ausgebildet.
  • Da der Sägerahmen 4 gemäß 4 und 5 im Wesentlichen eine gitterförmige Struktur aufweist und die einzelnen integrierten Schaltungen 3 voneinander beabstandet, besitzen auch die im Bereich des Sägerahmens 4 ausgebildeten Gräben 6 im Wesentlichen eine gitterförmige Struktur. Die Ausbildung der im Wesentlichen matrixförmigen, d.h. in Zeilen und Spalten ausgebildeten Gräben 6 kann beispielsweise mittels Plasmaätzen, nasschemischem Ätzen in einer Kalilauge, lichtinduziertem Ätzen, anodischem Siliziumätzen, Laserschneiden und/oder mechanischem Sägen durchgeführt werden.
  • Vorzugsweise ist eine Grabentiefe TG der Gräben 6 größer als eine in 7 dargestellte Enddicke DE eines gedünnten bzw. ultradünnen Halbleiterwafers 1A.
  • Bei der Realisierung von üblichen ultradünnen Halbleiterwafern 1A beträgt demzufolge die Grabentiefe TG mindestens 50 bis 200 μm.
  • Eine Grabenbreite BG wird in Abhängigkeit von einem verwendeten Füllmaterial derart dimensioniert, dass das später einzubringende Füllmaterial möglichst einfach in die Gräben 6 eingebracht werden kann. Vorzugsweise besitzen die Gräben 6 eine Grabenbreite BG von 10 μm bis 100 μm und können demzufolge problemlos innerhalb des Sägerahmens 9 positioniert werden.
  • Nach dem Ausbilden der Gräben 6 im Bereich der Sägerahmen 4 erfolgt anschließend ein Auffüllen der Gräben 6 mit einem schubspannungsfesten Material 7. Beispielsweise wird hierbei ein Kunststoff verwendet, der eine gute Verbindung mit dem Material des Halbleiterwafers 1 eingeht. Vorzugsweise kann ein Duroplast im Bereich des Sägerahmens 4 aufgebracht und anschließend vernetzt bzw. gehärtet werden, wodurch man ein mitteltemperaturfestes Material zum Kompensieren der eingangs erwähnten Schubspannungen erhält.
  • Neben derartigen Duroplasten sind jedoch auch Silikonharze und/oder metallische Materialien als schubspannungsfeste Materialien 7 zum Auffüllen der Gräben 6 geeignet, wobei für metallische Materialien im Wesentlichen ein ganzflächiges Abscheiden mit nachfolgender Planarisierung möglich ist oder an den Grabenwänden selektive Galvanik betrieben werden kann.
  • Andererseits kann die Vorderseite des Halbleiterwafers 1 mit seinen zumindest teilweise realisierten Halbleiterschaltungen 3 vollständig in Epoxidharz eingebettet werden, wodurch nicht nur die Gräben 6 aufgefüllt, sondern auch noch die Vorderseite vollständig bedeckt wird. Zur Realisierung der notwendigen Anschlusskontakte kann sofort oder zu einem späteren Zeitpunkt ein Rückbilden und vorzugsweise ein mechanisches Abschleifen des Epoxidharzes bis zu den Kontaktpads der Halbleiterschaltung 3 durchgeführt werden. Auf diese Weise können besonders bruchfest Halbleiterwafer hergestellt werden.
  • Gemäß einem bevorzugten Ausführungsbeispiel wird jedoch gemäß 6 als schubspannungsfestes Material 7 Photoimid ganzflächig aufgeschleudert, wodurch man die in 6 dargestellte ca. 5 bis 10 μm dicke Fotolackschicht 7 erhält. Das Photoimid bzw. der Fotolack 7 dient hierbei nicht nur als schubspannungsfestes Material innerhalb der Gräben 6, sondern dient zugleich zur Realisierung einer jeweiligen Randpassivierung 8 der integrierten Halbleiterschaltung 3, wie sie in 7 dargestellt ist. Genauer gesagt wird hierbei nach dem Aufschleudern des Photoimids 7 und Auffüllen der Gräben 6 anschließend eine fotolithographische Strukturierung durchgeführt, wobei vorzugsweise in den Bereichen der Gräben 6 eine Belichtung erfolgt, und somit das Photoimid anschließend vom Bereich der Halbleiterschaltung 3 entfernt bzw. gestrippt werden kann. Da Photoimid in einer Vielzahl von Standardprozessen verwendet wird und bis ca. 400°C temperaturbeständig ist, ist es als schubspannungsfestes Material sehr gut für Prozessschritte in einem nachfolgenden Mitteltemperaturbereich geeignet. Darüber hinaus ist ein derartiges schubspannungsfestes Material bis ca. 5 μm fotolithographisch strukturierbar, weshalb es eine ausreichend hohe Strukturierungs-Genauigkeit aufweist.
  • Anschließend erfolgt nunmehr das Dünnen des Halbleiterwafers 1 von seiner Rückseite bis zu einer Enddicke DE zur Realisierung eines ultradünnen Halbleiterwafers 1A, wie er in 7 dargestellt ist.
  • 7 zeigt eine vereinfachte Teil-Schnittansicht eines gedünnten bzw. ultradünnen Halbleiterwafers 1A, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bzw. Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Üblicherweise wird für dieses Dünnen ein mechanisches Schleifen und ein abschließendes Ätzen durchgeführt, wobei durch das abschließende Ätzen die durch das Schleifen hervorgerufenen Kristallfehler bzw. Verspannungen entfernt werden.
  • Vorzugsweise ist gemäß 7 die Enddicke DE des ultradünnen Halbleiterwafers 1A kleiner als die Grabentiefe TG der Gräben 6, weshalb spätestens mit dem Ätzschritt das schubspannungsfeste Material 7 auch von einem Grabenbodenbereich des Bodens freigelegt wird und somit aus den Gräben eine durchgehende Längsöffnung bzw. -Nut entsteht, die mit schubspannungsfestem Material 7 aufgefüllt ist.
  • Insbesondere bei einer derartigen Dimensionierung der Grabentiefe TG und der Enddicke DE des Halbleiterwafers 1A erhält man eine optimale Blockade gegen die vorstehend beschriebenen Schubspannungen τ, wodurch die Zerbrechlichkeit insbesondere von ultradünnen Halbleiterwafern 1A wesentlich verringert werden kann.
  • Gemäß 7 ist an der Vorderseite des ultradünnen Halbleiterwafers 1A eine integrierte Halbleiterschaltung 3 mit Passivierungsstrukturen 8 angedeutet, die aus dem gleichen Material wie das schubspannungsfeste Material in den Gräben 6 besteht. Bei einer derartigen kombinierten Ausbildung des schubspannungsfesten Materials 7 nicht nur in den Gräben 6, sondern auch an der Oberfläche des Halbleiterwafers 1A seitlich der Gräben 6 erhält man eine verbesserte mechanische Stabilität und somit eine weiter verbesserte Bruchfestigkeit von ultradünnen Halbleiterwafern 1A.
  • Insbesondere auf Grund der gitterförmigen Ausbildung der Gräben 6 in den gitterförmigen Sägerahmen 4 erhält man darüber hinaus eine erhöhte Redundanz, da am Waferrand auftretende Haarrisse 5, wie sie beispielsweise in 4 oder 5 dargestellt sind, spätestens von einem zweiten oder nachfolgenden mit schubspannungsfestem Material 7 aufgefüllten Graben 6 im Sägerahmen 4 aufgefangen wird.
  • 8 zeigt eine vergrößerte Teil-Schnittansicht eines bruchfesten Halbleiterwafers nach einer Rückseiten-Prozessierung, wobei gleiche Bezugszeichen wiederum gleiche oder entsprechende Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Insbesondere zur Realisierung von beidseitig strukturierten integrierten Halbleiterschaltungen 3A kann gemäß 8 nach dem Dünnen des Halbleiterwafers, wie es in 7 dargestellt ist, nunmehr auch eine Strukturierung bzw. Prozessierung von der Rückseite 9 des ultradünnen Halbleiterwafers 1A erfolgen, wodurch völlig neuartige Halbleiterschaltungen ermöglicht werden.
  • Die Bruchfestigkeit ist auf Grund der mit schubspannungsfestem Material gefüllten Grabenstrukturen 6 und insbesondere auf Grund der pilzförmig bzw. T-förmig über den Graben 6 hin aus reichenden Passivierungsstrukturen 8 ausreichend gewährleistet.
  • Gemäß 8 können demzufolge in nachfolgenden Prozessschritten an der Rückseite Dotiergebiete 10 ausgebildet werden, die beispielsweise mittels einer Ionenimplantation realisiert werden. Ferner kann an der Rückseite 9 des ultradünnen Halbleiterwafers 1A eine sogenannte Rückseiten-Metallisierung 11 ganzflächig ausgebildet werden, wodurch man verbesserte Anschlusswiderstände erhält und man die ultradünnen Chips auch auf ein Substrat auflöten kann.
  • Die in 8 dargestellte integrierte Halbleiterschaltung 3A besitzt an ihrer Vorderseite ferner beispielsweise aus Diffusionsgebieten 12 und Isolations- oder elektrisch leitenden Schichten 13 bestehende Halbleiterbauelemente.
  • Auf diese Weise können folglich erstmalig beidseitig strukturierte Halbleiterschaltungen 3A bei geringer Wahrscheinlichkeit für einen Waferbruch hergestellt werden, wodurch sich die Herstellungskosten wesentlich verringern lassen.
  • Obwohl die Grabentiefe TG der Gräben 6 vorzugsweise größer ist als eine Enddicke DE dieses Halbleiterwafers 1A, erhält man auch eine Verbesserung der Bruchfestigkeit, wenn die Gräben 6 lediglich an einer Oberfläche des Halbleiterwafers, wie in 6 dargestellt, ausgebildet sind und folglich keine durchgehenden Öffnungen bzw. Nuten darstellen.
  • Die Erfindung wurde vorstehend anhand eines Silizium-Halbleiterwafers beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch andere Halbleitermaterialien.
  • In gleicher Weise können als schubspannungsfeste Materialien auch andere Materialien als Photoimid, Epoxidharz oder Duroplaste verwendet werden, die ähnliche Eigenschaften zur Verringerung bzw. Verhinderung der eingangs genannten Schubspannungen aufweisen.
  • 1, 1A
    Halbleiterwafer
    2
    Umfangsrand
    3, 3A
    integrierte Halbleiterschaltung
    4
    Sägerahmen
    5
    Haarriss
    6
    Graben
    7
    Schubspannungsfestes Material
    8
    Passivierungsstruktur
    9
    Rückseite
    10
    Rückseitendotierung
    11
    Rückseiten-Metallisierung
    12
    Diffusionsgebiete
    13
    Isolationsschicht/leitende Schicht
    AP
    Auflagepunkt
    FH
    Auflagereaktion
    FN
    Normalkraft
    FQ
    Querkraft
    FM
    Schnittkraft
    τ
    Schubspannung
    TG
    Grabentiefe
    DA
    Anfangsdicke
    DE
    Enddicke
    BG
    Grabenbreite

Claims (13)

  1. Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstands mit den Schritten: a) Vorbereiten eines scheibenförmigen Gegenstands (1) mit einer Anfangsdicke (DA) und einem Sägerahmen (4); b) Ausbilden einer Vielzahl von Gräben (6) im Wesentlichen im Bereich des Sägerahmens (4) an einer Vorderseite des scheibenförmigen Gegenstands (1); c) Auffüllen der Vielzahl von Gräben (6) mit einem schubspannungsfesten Material (7); und d) Dünnen des scheibenförmigen Gegenstands (1) von seiner Rückseite (9) bis zu einer Enddicke (DE) zur Realisierung eines gedünnten scheibenförmigen Gegenstands (1A), wobei in Schritt b) die Vielzahl von Gräben (6) mit einer Grabentiefe (TG) ausgebildet werden, die größer ist als die Enddicke (DE) des gedünnten scheibenförmigen Gegenstands (1A).
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass in Schritt b) die Vielzahl von Gräben (6) mit einer Grabenbreite (BG) von 10 μm bis 100 μm ausgebildet werden.
  3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt b) ein Laserschneiden, Plasmaätzen, nasschemisches Ätzen, lichtinduziertes Ätzen, anodisches Ätzen und/oder Sägen durchgeführt wird.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass in Schritt c) das schubspannungsfeste Material (7) nur im Bereich des Sägerahmens (4) ausgebildet wird.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass in Schritt c) das schubspannungsfeste Material ganzflächig ausgebildet wird.
  6. Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass in Schritt c) Photoimid als schubspannungsfestes Material (7) aufgeschleudert und zur Realisierung einer Randpassivierung (8) einer integrierten Halbleiterschaltung (3) fotolithographisch strukturiert wird.
  7. Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass in Schritt c) die Vorderseite des scheibenförmigen Gegenstands (1) in Epoxidharz als schubspannungsfestes Material (7) vollständig eingebettet wird.
  8. Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass in Schritt c) ein Duroplast- und/oder ein metallisches Material als schubspannungsfestes Material (7) in der Vielzahl von Gräben (6) aufgefüllt wird.
  9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass in Schritt d) ein mechanisches Schleifen mit abschließendem Ätzen durchgeführt wird.
  10. Verfahren nach einem der Patentansprüche 2 bis 9, dadurch gekennzeichnet, dass in Schritt b) bis zu einer Enddicke (DE) von 50 μm bis 200 μm gedünnt wird.
  11. Verfahren nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass der scheibenförmige Gegenstand (1) einen Halbleiterwafer darstellt.
  12. Verfahren nach Patentanspruch 11, dadurch gekennzeichnet, dass vor Schritt d) zumindest eine Teilbearbeitung des Halbleiterwafers (1) zur zumindest teilweisen Realisierung von zumindest einer Halbleiterschaltung (3) durchgeführt wird.
  13. Verfahren nach Patentanspruch 11 oder 12, gekennzeichnet durch e) Durchführen einer Rückseiten-Prozessierung an einer Rückseite (9) des gedünnten scheibenförmigen Gegenstands (1A) zur Realisierung einer beidseitig prozessierten Halbleiterschaltung (3A).
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004050390A1 (de) * 2004-10-15 2006-05-04 Infineon Technologies Ag Verfahren zum Vereinzeln einer Vielzahl von Chips eines Wafers und Chip-Vereinzelungs-Anordnung
DE112015002389B4 (de) 2014-05-19 2024-01-11 Idt Europe Gmbh Verfahren zum herstellen strahlungsundurchlässiger mittel für eine funktionseinheit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099547B2 (en) * 2011-10-04 2015-08-04 Infineon Technologies Ag Testing process for semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
WO1999025019A1 (en) * 1997-11-11 1999-05-20 Irvine Sensors Corporation Method for thinning semiconductor wafers with circuits and wafers made by the same
EP1014444A1 (de) * 1999-05-14 2000-06-28 Siemens Aktiengesellschaft Integrierter Schaltkreis mit Schutzschicht und Verfahren zu dessen Herstellung
WO2001056063A2 (en) * 2000-01-26 2001-08-02 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
WO1999025019A1 (en) * 1997-11-11 1999-05-20 Irvine Sensors Corporation Method for thinning semiconductor wafers with circuits and wafers made by the same
EP1014444A1 (de) * 1999-05-14 2000-06-28 Siemens Aktiengesellschaft Integrierter Schaltkreis mit Schutzschicht und Verfahren zu dessen Herstellung
WO2001056063A2 (en) * 2000-01-26 2001-08-02 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004050390A1 (de) * 2004-10-15 2006-05-04 Infineon Technologies Ag Verfahren zum Vereinzeln einer Vielzahl von Chips eines Wafers und Chip-Vereinzelungs-Anordnung
DE112015002389B4 (de) 2014-05-19 2024-01-11 Idt Europe Gmbh Verfahren zum herstellen strahlungsundurchlässiger mittel für eine funktionseinheit

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