DE102019218942B4 - Herstellung von Verbindungsstrukturen mit Luftspalten und Verbindungen bedeckt mit einem Dielektrikum - Google Patents

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Abstract

Verfahren, umfassend:
ein Bilden einer Metallisierungsebene (16), die eine erste Verbindung und eine zweite Verbindung (14) in einer dielektrischen Zwischenschicht (10) mit einem ersten und einem zweiten Abschnitt umfasst;
ein selektives Abscheiden eines ersten Abschnitts (24) einer ersten dielektrischen Schicht (22) auf einer ersten oberen Oberfläche der ersten Verbindung (14), eines zweiten Abschnitts (24) der ersten dielektrischen Schicht (22) auf einer zweiten oberen Oberfläche der zweiten Verbindung (14) und eines dritten Abschnitts (26) der ersten dielektrischen Schicht (22) auf dem zweiten Abschnitt der dielektrischen Zwischenschicht (10), wobei der erste Abschnitt und der zweite Abschnitt (24) der ersten dielektrischen Schicht (22) aus Aluminiumnitrid und der dritte Abschnitt (26) der ersten dielektrischen Schicht (22) aus Aluminiumoxynitrid gebildet sind;
ein Entfernen des dritten Abschnitts (26) der ersten dielektrischen Schicht (22), das bezüglich dem ersten Abschnitt und dem zweiten Abschnitt (24) der ersten dielektrischen Schicht (22) selektiv ist;
nach dem Bilden der ersten dielektrischen Schicht (22), ein Entfernen des ersten Abschnitts der dielektrischen Zwischenschicht (10), um eine Aussparung (36) mit einem Zugang zwischen der ersten Verbindung und der zweiten Verbindung (14) zu bilden; und
ein Abscheiden einer zweiten dielektrischen Schicht (40) auf Oberflächen, die die Aussparung (36) umgeben, wobei sich die zweite dielektrische Schicht (40) abschnürt, um einen Luftspalt (42) in der Aussparung (36) einzukapseln.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Verfahren zum Bilden einer Struktur mit Verbindungen.
  • Eine Verbindungsstruktur kann verwendet werden, um Verbindungen mit Vorrichtungsstrukturen bereitzustellen, die durch eine Front-End-of-Line-Verarbeitung (FEOL-Verarbeitung) hergestellt werden. Ein Back-End-of-Line-Abschnitt (BEOL-Abschnitt) der Verbindungsstruktur kann Metallisierungsebenen enthalten, die unter Verwendung eines Damascene-Prozesses gebildet werden, bei dem Via- oder Durchkontaktierungsöffnungen und Gräben in eine dielektrische Zwischenschicht geätzt und mit Metall gefüllt werden, um Vias oder Durchkontaktierungen und Leitungen der verschiedenen Metallisierungsebenen zu erzeugen. Die dielektrische Zwischenschicht kann aus dielektrischen Low-k-Materialien gebildet werden, die eine verringerte Kapazität bereitstellen.
  • Weitere Verringerungen der Kapazität können durch die Verwendung von Luftspalten erreicht werden, die eine kleinste erreichbare Permittivität aufweisen. Die Luftspalte werden gebildet, nachdem die Leitungen der Metallisierungsebene in der dielektrischen Zwischenschicht gebildet werden. Es wird ein Ätzprozess verwendet, um die dielektrische Zwischenschicht zwischen den Leitungen zu entfernen und Aussparungen in Bereichen zu definieren, in denen Luftspalte erwünscht sind. Eine konforme dielektrische Schicht wird abgeschieden, die die Oberflächen beschichtet, die die Aussparungen umgeben, und die sich am Zugang der Aussparungen abschnürt, um die Luftspalte zu umgeben und einzukapseln. Der Ätzprozess kann das Metall beschädigen, das die Leitungen bildet, insbesondere wenn ein Überätzen erforderlich ist, um die dielektrische Zwischenschicht zu entfernen. Zum Beispiel kann der Ätzprozess die Ecken der Leitungen erodieren und abschrägen oder abrunden. Der Verlust des Metalls an den Ecken der Leitungen führt zu einem erhöhten Widerstand, der die Leistung verschlechtert und der den der Einführung von Luftspalten zugrundeliegende Zweck zur Verringerung der Kapazität zumindest teilweise zunichte macht.
  • Es sind verbesserte Strukturen mit Verbindungen und Verfahren zum Bilden einer Struktur mit Verbindungen erforderlich.
  • Bekannt sind dabei aus DE 10 2016 116 084 A1 , US 7 790 601 B1 sowie aus DE 10 2016 117 486 A1 dielektrische Schichtsysteme mit Luftspalten in Verdrahtungsschichten.
  • ZUSAMMENFASSUNG
  • Erfindungsgemäß ist ein Verfahren nach Anspruch oder nach Anspruch 2.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in diese Beschreibung einbezogen sind und einen Teil davon bilden, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung die Ausführungsbeispiele der Erfindung.
    • 1-6 sind Querschnittsansichten einer Struktur in aufeinanderfolgenden Herstellungsphasen eines Verarbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 7 ist eine Querschnittsansicht einer Struktur gemäß alternativen Ausführungsformen der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Unter Bezugnahme auf 1 und gemäß Ausführungsformen der Erfindung umfasst eine Metallisierungsebene 16 eine auf einem Substrat 12 angeordnete dielektrische Zwischenschicht 10 und in Öffnungen 18 gebildete Verbindungen 14, die in der dielektrischen Zwischenschicht 10 definiert sind. Die dielektrische Zwischenschicht 10 kann z. B. aus einem dielektrischen Low-k-Material, wie mit Wasserstoff angereichertem Siliziumoxycarbid (SiCOH), das aus einem Octamethylcyclotetrasiloxan (OMCTS) -Precursor hergestellt wird, oder eine andere Art von dielektrischem Low-k- oder Ultra-Low-k-Material gebildet sein, das Sauerstoff umfasst. Das Substrat 12 kann Vorrichtungsstrukturen umfassen, die durch Front-End-of-Line-Prozesse (FEOL-Prozesse) in einer Halbleiterschicht gebildet werden, sowie eine oder mehrere Metallisierungsebenen, die durch Middle-of-Line-Verarbeitung (MOL-Verarbeitung) oder durch eine Back-End-of-Line-Verarbeitung (BEOL-Verarbeitung) gebildet werden.
  • Die Öffnungen 18 in der dielektrischen Zwischenschicht 10 können durch Lithographie- und Ätzprozesse an ausgewählten Stellen gebildet werden, die über den Oberflächenbereich der dielektrischen Zwischenschicht 10 verteilt sind. Die Öffnungen 18 können Kontaktöffnungen, Durchgangsöffnungen oder Gräben sein und können diesbezüglich ein Aspektverhältnis von Höhe zu Breite aufweisen, das für eine Kontaktöffnung, eine Durchkontaktierung oder einen Graben charakteristisch ist. In einer Ausführungsform können die Öffnungen 18 Gräben sein, die in der dielektrischen Zwischenschicht 10 ausgebildet sind.
  • Die Verbindungen 14 können eine Leiterschicht 19 und eine Barrieren/Liner-Schicht 20 umfassen, die zwischen der Leiterschicht 19 und den Oberflächen der dielektrischen Zwischenschicht 10 angeordnet sind, die an jede der Öffnungen 18 angrenzt. Die Barrieren/Liner-Schicht 20 beschichtet die Öffnungen 18 mit einer gegebenen konformen Dicke und ist zwischen der Leiterschicht 19 und der dielektrischen Zwischenschicht 10 angeordnet. Die Barrieren/Liner-Schicht 20 kann aus einem oder mehreren leitfähigen Materialien (d.h. Leitern) wie Titannitrid (TiN), Tantalnitrid (TaN), Tantal (Ta), Titan (Ti), Wolfram (W), Wolframnitrid (WN), Kobalt (Co), Ruthenium (Ru), Rhenium (Re), einem Schichtstapel aus diesen leitenden Materialien (z. B. eine Doppelschicht aus Ti und TiN) oder einer Kombination aus diesen leitenden Materialien gebildet sein, die beispielsweise durch eine physikalische Gasphasenabscheidung oder eine chemische Gasphasenabscheidung abgeschieden werden. Die Leiterschicht 19 der Verbindungen 14 wird in den Öffnungen 18 abgeschieden, nachdem die Barrieren/Liner-Schicht 20 abgeschieden wurde. Die Leiterschicht 19 kann aus einem Metall wie Kupfer (Cu), Kobalt (Co), Wolfram (W) oder Ruthenium (Ru) gebildet sein, das durch eine stromlose oder elektrolytische Abscheidung unter Verwendung einer Keimschicht abgeschieden wird. Die jeweiligen Materialien der Barrieren/Liner-Schicht 20 und der Leiterschicht 19 scheiden sich ebenfalls im Feldbereich auf der oberen Oberfläche 11 der dielektrischen Zwischenschicht 10 ab und können mit einem chemisch-mechanischen Polierverfahren (CMP) aus dem Feldbereich entfernt werden.
  • Nach dem CMP-Prozess weist jede der Verbindungen 14 eine obere Oberfläche 13 auf, die im Wesentlichen koplanar zur oberen Oberfläche 11 der dielektrischen Zwischenschicht 10 ist. Die obere Oberfläche 13 von jeder der Verbindungen 14 weist eine Oberfläche mit Abmessungen auf, die durch eine Breite W1 und eine Länge in einer Längsrichtung quer zur Breite definiert wird.
  • Unter Bezugnahme auf 2 beziehen sich gleiche Bezugszeichen auf gleiche Merkmale in 1 und in einer nachfolgenden Herstellungsphase wird eine dielektrische Schicht 22 durch Abscheidung und/oder Wachstum auf der dielektrischen Zwischenschicht 10 und auf den Verbindungen 14 gebildet. Die dielektrische Schicht 22 kann eine Verbundstruktur mit Abschnitten 24, die auf den Verbindungen 14 angeordnet sind, und Abschnitten 26 sein, die auf der dielektrischen Zwischenschicht 10 angeordnet sind. In einer Ausführungsform stehen die Abschnitte 24 der dielektrischen Schicht 22 jeweils in direktem Kontakt mit den Verbindungen 14 und die Abschnitte 26 der dielektrischen Schicht 22 stehen jeweils in direktem Kontakt mit der dielektrischen Zwischenschicht 10. In einer Ausführungsform stehen die Abschnitte 24 der dielektrischen Schicht 22 in direktem Kontakt mit den jeweiligen oberen Oberflächen 13 der Verbindungen 14 und die Abschnitte 26 der dielektrischen Schicht 22 stehen jeweils in direktem Kontakt mit der oberen Oberfläche 11 der dielektrischen Zwischenschicht 10. Die dielektrische Schicht 22 kann durch einen Atomlagenabscheidungsprozess gebildet werden, bei dem die Abschnitte 24, 26 gleichzeitig gebildet werden. Die Abschnitte 24 der dielektrischen Schicht 22 sind neben den Abschnitten 26 der dielektrischen Schicht 22 angeordnet.
  • Einer der Abschnitte 24 der dielektrischen Schicht 22 ist auf der oberen Oberfläche 13 von jeder Verbindung 14 angeordnet. Jeder Abschnitt 24 weist eine Fläche mit Abmessungen auf, die durch eine Breite W2 und eine Länge in Längsrichtung quer zur Breite definiert sein können. Die Fläche jedes Abschnitts 24 kann gleich oder im Wesentlichen gleich der Oberfläche der Zwischenverbindung 14 sein, auf der sie angeordnet ist.
  • Die Abschnitte 24 der dielektrischen Schicht 22 weisen gegenüber den Abschnitten 26 der dielektrischen Schicht 22 eine andere Zusammensetzung auf. In einer Ausführungsform können die Abschnitte 26 der dielektrischen Schicht 22 eine Konzentration eines Elements aufweisen, das von der dielektrischen Zwischenschicht 10 stammt, und den Abschnitten 24 der dielektrischen Schicht 22 kann das Element fehlen. Das Element kann durch Festphasendiffusion von der dielektrischen Zwischenschicht 10 zu den Abschnitten 26 der dielektrischen Schicht 22 transportiert werden. Den Verbindungen 14 fehlt das Element und daher steht das Element nicht zum Transport von den Verbindungen 14 zu den Abschnitten 24 der dielektrischen Schicht 22 zur Verfügung. In einer Ausführungsform kann das Element, das von der dielektrischen Zwischenschicht 10 zu den darüber liegenden Abschnitten 26 der dielektrischen Schicht 22 transportiert wird, Sauerstoff sein. In einer Ausführungsform können die Abschnitte 24 der dielektrischen Schicht 22 aus Aluminiumnitrid gebildet sein, die Abschnitte 26 der dielektrischen Schicht 22 können aus Aluminiumoxynitrid gebildet sein und die Verbindungen 14 können aus Kupfer gebildet sein.
  • In einer Ausführungsform kann die dielektrische Schicht 22 nach ihrer Abscheidung thermisch ausgeheilt (thermal anneal) werden, um die Dicke der Abschnitte 26 der dielektrischen Schicht 22 zu erhöhen. Beispielsweise kann das thermische Ausheilen bei einer Substrattemperatur von weniger als oder gleich 400°C in einer Atmosphäre durchgeführt werden, die entweder Stickstoff oder ein reduzierendes Gas wie Wasserstoff umfasst.
  • In einer alternativen Ausführungsform können die Abscheidungsbedingungen, die zum Bilden der dielektrischen Schicht 22 verwendet werden, so abgestimmt werden, dass sich die Abschnitte 26 der dielektrischen Schicht 22 nicht bilden. Stattdessen werden unter dem ausgewählten Satz von abgestimmten Abscheidungsbedingungen nur die Abschnitte 24 der dielektrischen Schicht 22 auf den Verbindungen 14 gebildet.
  • Unter Bezugnahme auf 3, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 2 beziehen, und in einer nachfolgenden Herstellungsphase können die Abschnitte 26 der dielektrischen Schicht 22 durch einen Ätzprozess entfernt werden, der für die Abschnitte 24 der dielektrischen Schicht 22 selektiv ist. Gemäß der Verwendung hierin bedeutet der Begriff „selektiv“ für einen Materialentfernungsprozess (z. B. Ätzen), dass die Materialentfernungsrate (d.h. die Ätzrate) für das Zielmaterial höher ist als die Materialentfernungsrate (d.h. die Ätzrate) für mindestens ein anderes Material, das dem Materialentfernungsprozess ausgesetzt ist. In einer Ausführungsform kann der Ätzprozess ein nasschemischer Ätzprozess sein. Das Vorhandensein des Elements (z. B. Sauerstoff) in den Abschnitten 26 der dielektrischen Schicht 22 wird bei der Auswahl des Ätzprozesses genutzt, um die Selektivität bereitzustellen. Zum Beispiel kann der Ätzprozess, der ein nasschemischer Ätzprozess sein kann, der auf verdünnter oder gepufferter Flusssäure beruht, ausgewählt werden, um Abschnitte 26 aus Aluminiumoxynitrid zu entfernen, die für die Abschnitte 24 aus Aluminiumnitrid selektiv sind. Das Entfernen der Abschnitte 26 der dielektrischen Schicht 22 kann wirksam sein, um die Streukapazität zwischen den Verbindungen 14 zu beseitigen. Die obere Oberfläche 11 der dielektrischen Zwischenschicht 10 ist frei von dem dielektrischen Material der dielektrischen Schicht 22 und ist insbesondere frei von den entfernten Abschnitten 26 der dielektrischen Schicht 22, während die Abschnitte 24 der dielektrischen Schicht 22 weiterhin die Verbindungen 14 bedecken, nachdem die Abschnitte 26 entfernt wurden.
  • Eine dielektrische Schicht 30 wird über der dielektrischen Zwischenschicht 10 und den Abschnitten 24 der dielektrischen Schicht 22 abgeschieden und dann strukturiert, um einen Bereich 32 freizulegen, in dem anschließend Luftspalte zwischen den Verbindungen 14 gebildet werden. Die dielektrische Schicht 30 kann aus einem dielektrischen Material, wie z. B. Siliziumnitrid oder einem an Kohlenstoff reichen Siliziumnitrid, das durch chemische Gasphasenabscheidung abgeschieden wird, gebildet werden und kann mit Lithographie- und Ätzprozessen strukturiert werden, die für die Materialien der dielektrischen Zwischenschicht 10 und die Abschnitte 24 der dielektrischen Schicht 22 selektiv sind. Die dielektrische Zwischenschicht 10 ist zwischen einem oder mehreren benachbarten Paaren der Verbindungen 14, die durch die Abschnitte 24 der dielektrischen Schicht 22 maskiert und bedeckt sind, nicht maskiert.
  • In einer alternativen Ausführungsform kann der Ätzprozess, der die Abschnitte 26 der dielektrischen Schicht 22 vor der Bildung der dielektrischen Schicht 30 entfernt, weggelassen werden, wenn die Abschnitte 26 nicht als Folge der Abstimmung der Abscheidungsbedingungen gebildet werden.
  • Mit Bezug auf 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, und in einer nachfolgenden Herstellungsphase wird ein oberer Abschnitt 34 der dielektrischen Zwischenschicht 10, der durch die strukturierte dielektrische Schicht 30 und zwischen den benachbarten Verbindungen 14 freigelegt ist, modifiziert, um die Ätzrate im Vergleich zu einem nicht modifizierten Zustand zu erhöhen. Der Modifizierungsprozess kann während seiner Durchführung so gesteuert werden, dass ein unterer Abschnitt der dielektrischen Zwischenschicht 10 unter dem oberen Abschnitt 34 nicht modifiziert wird und dadurch gegenüber dem oberen Abschnitt 34 eine geringere Ätzrate aufweist.
  • In einer Ausführungsform kann der Modifizierungsprozess einem Plasma ausgesetzt werden, das aus einem Quellgasgemisch von beispielsweise Stickstoff und Wasserstoff erzeugt wird. In einer Ausführungsform kann der Modifizierungsprozess das nicht maskierte dielektrische Material des oberen Abschnitts 34 der dielektrischen Zwischenschicht 10 beschädigen. In einer Ausführungsform kann der Modifizierungsprozess das nicht maskierte dielektrische Material des oberen Abschnitts 34 der dielektrischen Zwischenschicht 10 dadurch beschädigen, dass es einem Plasma, das aus einem Gasgemisch aus Stickstoff und Wasserstoff erzeugt wird, ausgesetzt ist. Beispielsweise kann das nicht maskierte dielektrische Material der dielektrischen Zwischenschicht 10 beschädigt werden, indem es Radikalen (d.h. einer ungeladenen oder neutralen Spezies) ausgesetzt wird, die aus einem Gasgemisch aus Stickstoff und Wasserstoff in einem entfernten Plasma erzeugt werden. Die Beschädigung kann eine Umlagerung innerhalb des dielektrischen Materials des oberen Abschnitts 34 der dielektrischen Zwischenschicht 10 verursachen, in der die Zielatome von ihren ursprünglichen Positionen zu neuen Positionen verschoben sind, an denen die ursprüngliche lokale Atomkoordination nicht wiederhergestellt wird, wodurch gebrochene Atombindungen erzeugt werden.
  • Unter Bezugnahme auf 5, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 4 beziehen, und in einer anschließenden Herstellungsphase werden Hohlräume 36 zwischen den Verbindungen 14 im Bereich 32 gebildet, indem das dielektrische Material des oberen Abschnitts 34 der dielektrischen Zwischenschicht 10 entfernt wird, das für das dielektrische Material des unteren Abschnitts der dielektrischen Zwischenschicht 10 selektiv ist. Die Beschädigung des oberen Abschnitts 34 der dielektrischen Zwischenschicht 10 erhöht ihre Empfindlichkeit gegenüber dem Ätzprozess (d.h. der Ätzrate während des Ätzprozesses) im Vergleich zu dem unbeschädigten unteren Abschnitt der dielektrischen Zwischenschicht 10, der durch den Schaden nicht modifiziert wird.
  • Die Abschnitte 24 der dielektrischen Schicht 22 wirken als Kappen, die die Verbindungen 14 maskieren und bedecken, so dass die Verbindungen 14, die durch die strukturierte dielektrische Schicht 30 im Bereich 32 freigelegt sind, während des Ätzprozesses geschützt werden. Der durch die Abschnitte 24 der dielektrischen Schicht 22 gebotene Schutz verhindert die Erosion der Ecken der Verbindungen 14 durch den Ätzprozess, was im Gegensatz zu herkömmlichen Luftspaltbildungsprozessen steht, bei denen die Verbindungen dem Ätzprozess ausgesetzt sind und eine Erosion von Ecken erleiden können. Die Abwesenheit von Erosion vermeidet eine Erhöhung des Widerstands der Verbindungen 14, die an dem beschädigten oberen Abschnitt 34 der dielektrischen Zwischenschicht 10 anliegen. Die Abschnitte 24 der dielektrischen Schicht 22 können durch den Ätzprozess erodiert, aber nicht vollständig entfernt werden.
  • Unter Bezugnahme auf 6, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 5 beziehen, und in einer anschließenden Herstellungsphase wird eine dielektrische Schicht 40 als ein Liner in den Aussparungen 36 abgeschieden und auch über der dielektrischen Schicht 30 und den Abschnitten 24 der dielektrischen Schicht 22 abgeschieden. Die dielektrische Schicht 40 kann mit einer Dicke konform sein, die im Wesentlichen gleich oder konstant ist, unabhängig von der Geometrie der zugrundeliegenden Merkmale. Die dielektrische Schicht 40 kann aus einem dielektrischen Material oder einem dielektrischen Low-k-Material gebildet sein, wie z. B. Siliziumnitrid (SiNx), Siliziumoxynitrid (SiON) oder Siliziumkohlenstoffnitrid (SiCN), das durch Atomlagenabscheidung abgeschieden wird. Die dielektrische Schicht 40 beschichtet die Oberflächen in jeder Aussparung 36 und schnürt sich während der Abscheidung an ihrem Zugang 35 ab, um Luftspalte 42 zu bilden, die von der dielektrischen Schicht 40 eingekapselt (d.h. vollständig umgeben) sind. Der Zugang 35 zu jeder Aussparung 36 wird geschlossen, bevor das Aussparungsvolumen durch das abscheidende dielektrische Material gefüllt werden kann, so dass die Luftspalte 42 innerhalb der Aussparungen 36 geschlossen und eingekapselt werden.
  • Die Luftspalte 42 können durch eine Permittivität oder Dielektrizitätskonstante von nahezu Eins (d. h. Vakuumpermittivität) gekennzeichnet sein. Die Luftspalte 42 können mit atmosphärischer Luft bei oder nahe dem Atmosphärendruck gefüllt sein, können mit einem anderen Gas bei oder nahe dem Atmosphärendruck gefüllt sein oder können atmosphärische Luft oder ein anderes Gas bei einem Unterdruck (z. B. einem Teilvakuum) umfassen. Aufgrund der verringerten Permittivität im Vergleich zu einem festen dielektrischen Material verringert die Bildung der Luftspalte 42 die Kapazität eines lokalisierten Abschnitts der Metallisierungsebene 16.
  • Die BEOL-Verarbeitung kann weiterhin zusätzliche Metallisierungsebenen über der Deckschicht 46 bilden. In einer Ausführungsform kann die Metallisierungsebene 16 die niedrigste BEOL-Metallisierungsebene darstellen, die zu den FEOL-Vorrichtungsstrukturen am nächsten gestapelt ist.
  • Mit Bezug auf 7, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 6 beziehen, und gemäß alternativen Ausführungsformen können die Abschnitte 26 der dielektrischen Schicht 22 intakt bleiben und können nicht durch einen Ätzprozess entfernt werden, der für die Abschnitte 24 der dielektrischen Schicht 22 selektiv ist. Die dielektrische Schicht 30 wird über der dielektrischen Zwischenschicht 10 abgeschieden und die Abschnitte 24, 26 der dielektrischen Schicht 22 und der dielektrischen Schicht 30 werden dann in dem Bereich 32 strukturiert, in dem anschließend die Luftspalte 42 zwischen den Verbindungen 14 gebildet werden. Die Abschnitte 26 der dielektrischen Schicht 22 werden im Bereich 32 als Teil des Prozesses zum Bilden der Aussparungen 36 entfernt. Die Abschnitte 26 der dielektrischen Schicht 22 außerhalb des Bereichs 32 sind im endgültigen Aufbau der Metallisierungsebene 16 enthalten.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von IC-Chips verwendet. Die resultierenden integrierten Schaltkreischips können vom Hersteller in der Form von rohen Wafern (z. B. als einzelner Wafer mit mehreren unverpackten Chips), als nackter Chip oder in verpackter Form verteilt werden. Der Chip kann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder eines Zwischenprodukts oder eines Endprodukts integriert sein. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltkreischips enthält, wie beispielsweise Computerprodukte mit einem Zentralprozessor oder Smartphones.
  • Bezugnahmen hierin auf Begriffe, die durch eine ungefähre Sprache modifiziert sind, wie „ungefähr“, „etwa“ und „im Wesentlichen“, sollen nicht auf den genauen spezifizierten Wert beschränkt sein. Die ungefähre Sprache kann der Genauigkeit eines Instruments entsprechen, das zur Messung des Wertes verwendet wird, und kann, sofern nicht anders angegeben, +/-10% des angegebenen Wertes (der angegebenen Werte) anzeigen.
  • Bezugnahmen hierin auf Begriffe wie „vertikal“, „horizontal“ usw. werden beispielhaft und nicht einschränkend gemacht, um einen Bezugsrahmen zu erstellen. Der Begriff „horizontal“, wie er hier verwendet wird, ist definiert als eine Ebene parallel zu einer herkömmlichen Ebene eines Halbleitersubstrats, unabhängig von seiner tatsächlichen dreidimensionalen räumlichen Orientierung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zur Horizontalen, wie sie gerade definiert wurde. Der Begriff „seitlich“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Ein Merkmal, das mit einem anderen Merkmal „verbunden“ oder „gekoppelt“ ist, kann direkt mit dem anderen Merkmal verbunden oder gekoppelt sein, oder es können stattdessen ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Merkmale vorhanden sind. Ein Merkmal kann mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist. Ein Merkmal, das ein anderes Merkmal „ein“ oder „kontaktiert“, kann direkt in oder in direktem Kontakt mit dem anderen Merkmal sein, oder stattdessen können ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann „direkt an“ oder „direkt in Kontakt“ mit einem anderen Merkmal sein, wenn keine dazwischenliegenden Merkmale vorhanden sind. Ein Merkmal kann „indirekt an“ oder „indirekt in Kontakt“ mit einem anderen Merkmal sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist.

Claims (8)

  1. Verfahren, umfassend: ein Bilden einer Metallisierungsebene (16), die eine erste Verbindung und eine zweite Verbindung (14) in einer dielektrischen Zwischenschicht (10) mit einem ersten und einem zweiten Abschnitt umfasst; ein selektives Abscheiden eines ersten Abschnitts (24) einer ersten dielektrischen Schicht (22) auf einer ersten oberen Oberfläche der ersten Verbindung (14), eines zweiten Abschnitts (24) der ersten dielektrischen Schicht (22) auf einer zweiten oberen Oberfläche der zweiten Verbindung (14) und eines dritten Abschnitts (26) der ersten dielektrischen Schicht (22) auf dem zweiten Abschnitt der dielektrischen Zwischenschicht (10), wobei der erste Abschnitt und der zweite Abschnitt (24) der ersten dielektrischen Schicht (22) aus Aluminiumnitrid und der dritte Abschnitt (26) der ersten dielektrischen Schicht (22) aus Aluminiumoxynitrid gebildet sind; ein Entfernen des dritten Abschnitts (26) der ersten dielektrischen Schicht (22), das bezüglich dem ersten Abschnitt und dem zweiten Abschnitt (24) der ersten dielektrischen Schicht (22) selektiv ist; nach dem Bilden der ersten dielektrischen Schicht (22), ein Entfernen des ersten Abschnitts der dielektrischen Zwischenschicht (10), um eine Aussparung (36) mit einem Zugang zwischen der ersten Verbindung und der zweiten Verbindung (14) zu bilden; und ein Abscheiden einer zweiten dielektrischen Schicht (40) auf Oberflächen, die die Aussparung (36) umgeben, wobei sich die zweite dielektrische Schicht (40) abschnürt, um einen Luftspalt (42) in der Aussparung (36) einzukapseln.
  2. Verfahren, umfassend: ein Bilden einer Metallisierungsebene (16), die eine erste Verbindung und eine zweite Verbindung (14) in einer dielektrischen Zwischenschicht (10) mit einem ersten und zweiten Abschnitt umfasst; ein selektives Abscheiden eines ersten Abschnitts (24) einer ersten dielektrischen Schicht (22) auf einer ersten oberen Oberfläche der ersten Verbindung (14), eines zweiten Abschnitts (24) der ersten dielektrischen Schicht (22) auf einer zweiten oberen Oberfläche der zweiten Verbindung (14) und eines dritten Abschnitts (26) der ersten dielektrischen Schicht (22) auf dem zweiten Abschnitt der dielektrischen Zwischenschicht (10), wobei der dritte Abschnitt (26) der ersten dielektrischen Schicht (22) eine andere Zusammensetzung aufweist als der erste Abschnitt und der zweite Abschnitt (24) der ersten dielektrischen Schicht (22); ein Erwärmen der ersten dielektrischen Schicht (22) mit einem Ausheilprozess, wobei der dritte Abschnitt (26) der ersten dielektrischen Schicht (22) während des Ausheilprozesses in der Dicke zunimmt; nach dem Bilden der ersten dielektrischen Schicht (22), ein Entfernen des ersten Abschnitts der dielektrischen Zwischenschicht (10), um eine Aussparung (36) mit einem Zugang zwischen der ersten Verbindung und der zweiten Verbindung (14) zu bilden; und ein Abscheiden einer zweiten dielektrischen Schicht (40) auf Oberflächen, die die Aussparung (36) umgeben, wobei sich die zweite dielektrische Schicht (40) abschnürt, um einen Luftspalt (42) in der Aussparung (36) einzukapseln.
  3. Verfahren nach Anspruch 2, wobei der erste Abschnitt und der zweite Abschnitt (24) der ersten dielektrischen Schicht (22) aus Aluminiumnitrid und der dritte Abschnitt (26) der ersten dielektrischen Schicht (22) aus Aluminiumoxynitrid gebildet sind.
  4. Verfahren nach Anspruch 1 oder 2, ferner umfassend: ein Abscheiden einer dritten dielektrischen Schicht (30), die zumindest teilweise über dem ersten Abschnitt und dem zweiten Abschnitt (24) der ersten dielektrischen Schicht (22) angeordnet ist, wobei die dritte dielektrische Schicht (30) eine Öffnung (32) umfasst, die über dem ersten Abschnitt der dielektrischen Zwischenschicht (10) angeordnet ist.
  5. Verfahren nach Anspruch 1 oder 2, wobei die zweite dielektrische Schicht (40) über dem ersten Abschnitt und dem zweiten Abschnitt (24) der ersten dielektrischen Schicht (22) angeordnet ist.
  6. Verfahren nach Anspruch 1 oder 2, ferner umfassend: ein Abscheiden einer dritten dielektrischen Schicht (30), die zumindest teilweise über dem ersten Abschnitt und dem zweiten Abschnitt (24) der ersten dielektrischen Schicht (22) angeordnet ist, wobei die dritte dielektrische Schicht (30) eine Öffnung (32) umfasst, die über dem ersten Abschnitt der dielektrischen Zwischenschicht (10) angeordnet ist, und die dritte dielektrische Schicht (30) teilweise zwischen der zweiten dielektrischen Schicht (40) und dem ersten Abschnitt und dem zweiten Abschnitt (24) der ersten dielektrischen Schicht (22) angeordnet ist.
  7. Verfahren nach Anspruch 1 oder 2, ferner umfassend: ein Abscheiden einer dritten dielektrischen Schicht (30), die zumindest teilweise über dem ersten Abschnitt, dem zweiten Abschnitt (24) und dem dritten Abschnitt (26) der ersten dielektrischen Schicht (22) angeordnet ist, wobei die dritte dielektrische Schicht (30) eine Öffnung (32) umfasst, die über dem ersten Abschnitt der dielektrischen Zwischenschicht (10) angeordnet ist.
  8. Verfahren nach Anspruch 1 oder 2, wobei das Entfernen des ersten Abschnitts der dielektrischen Zwischenschicht (10) zum Bilden der Aussparung (36) mit dem Eingang (35) zwischen der ersten Verbindung und der zweiten Verbindung (14) umfasst: eine Beschädigung des ersten Abschnitts der dielektrischen Zwischenschicht (10); und ein Ätzen des ersten Abschnitts der dielektrischen Zwischenschicht (10) selektiv zu dem zweiten Abschnitt der dielektrischen Zwischenschicht (10) unter dem ersten Abschnitt der dielektrischen Zwischenschicht (10) mit einem Ätzverfahren, wobei der erste Abschnitt (24) der ersten dielektrischen Schicht (22) und der zweite Abschnitt (24) der ersten dielektrischen Schicht (22) jeweils die erste Verbindung und die zweite Verbindung (14) während des Ätzprozesses bedecken.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790601B1 (en) 2009-09-17 2010-09-07 International Business Machines Corporation Forming interconnects with air gaps
DE102016116084A1 (de) 2015-12-30 2017-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Herstellungsverfahren
DE102016117486A1 (de) 2015-12-30 2017-07-06 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und herstellungsverfahren dafür

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492732B2 (en) 1997-07-28 2002-12-10 United Microelectronics Corp. Interconnect structure with air gap compatible with unlanded vias
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Necエレクトロニクス株式会社 半導体装置およびその製造方法
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
JP5773306B2 (ja) * 2010-01-15 2015-09-02 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated 半導体素子構造を形成する方法および装置
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
CN104103575B (zh) * 2013-04-10 2017-12-29 中芯国际集成电路制造(上海)有限公司 铜互连线的形成方法
KR102229206B1 (ko) * 2014-04-07 2021-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9496224B2 (en) 2014-05-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having air gap structures and method of fabricating thereof
US9881870B2 (en) * 2015-12-30 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9553019B1 (en) 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
US10534273B2 (en) * 2016-12-13 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-aligned patterning and dielectric with voids

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790601B1 (en) 2009-09-17 2010-09-07 International Business Machines Corporation Forming interconnects with air gaps
DE102016116084A1 (de) 2015-12-30 2017-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Herstellungsverfahren
DE102016117486A1 (de) 2015-12-30 2017-07-06 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und herstellungsverfahren dafür

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